JPH04275455A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スタティックＲＡＭの
回路および構造等の半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体素子の高密強化、高集積化
、微細化の傾向は著しい。この状況の中で、スタティッ
クＲＡＭは、ダイナミックＲＡＭと比べ、情報の読み取
り、書き込みのアクセス・スピードが速く、またリフレ
ッシュが不要であるため、リフレッシュ用に余分なクロ
ック・サイクルを費やす必要がないことの利点があり、
主として高速性が必要とされる分野で広く使われている
。

【０００３】図４は従来の構成による６トランジスタ構
成のスタティックＲＡＭセルの回路を示したものである
。１はワード線２，３は互いに反転した信号が印加され
るデータ線４，５はＮチャネルエンハンスメント型ＭＯ
Ｓトランジスタ、６，７はデプリーション型ＭＯＳトラ
ンジスタ、８，９はパストランジスタである。

【０００４】図４に示す６トランジスタ・スタティック
ＲＡＭセルは、基本的にはＮチャネルデプリーション型
ＭＯＳトランジスタ６および７を備えたフリップ・フロ
ップである。特定のワード線１が選択され、昇圧される
とパストランジスタ８および９がセルをデータ線２およ
び３に接続する。書き込みモードのときには、データ線
２上の入力の論理値“１”がパストランジスタ８を通じ
てＮチャネルエンハンスメント型ＭＯＳトランジスタ５
のゲートに書き込まれ、その結果Ｎチャネルエンハンス
メント型ＭＯＳトランジスタ５が導通し、Ｎチャネルエ
ンハンスメント型ＭＯＳトランジスタ４が非導通となり
、ＮチャネルＭＯＳトランジスタ４上のデータで決めら
れる論理レベルが保持される。

【０００５】セルデータの読み出しモードのときには、
ワード線１を昇圧することにより、Ｎチャネルエンハン
スメント型ＭＯＳトランジスタ４とＮチャネルデプリー
ション型ＭＯＳトランジスタ６の出力がパストランジス
タ８を介してデータ線２上に出てくる。

【０００６】

【発明が解決しようとする課題】このような従来の構成
においては、スタティックＲＡＭの１つのメモリセルを
構成するのに６個のトランジスタが必要とされ、１つの
メモリセルが１個のトランジタで構成されるダイナミッ
クＲＡＭに比べ、同一の設計ルールを用いた場合、約３
倍のメモリセル面積を必要とした。このためチップ面積
を同一とすると、スタティックＲＡＭの記憶できる情報
量はダイナミックＲＡＭの約３分の１となり、集積度の
点でダイナミックＲＡＭに大きく劣るという問題点があ
った。

【０００７】本発明は上記課題を解決するもので、動作
速度が速く、集積度の高い半導体記憶装置を提供するこ
とを目的としている。

【０００８】

【課題を解決するための手段】この目的を達成するため
に本発明の半導体記憶装置は、第１の端子である。ソー
ス端子をビット線に、ゲート端子をワード線にそれぞれ
接続したＭＯＳトランジスタと、そのＭＯＳトランジス
タの第２の端子であるドレイン端子と電源端子の間に直
列に接続したトンネルダイオードとからなる。

【０００９】

【作用】この構成によって以下に述べるような作用があ
る。トンネルダイオードの順方向電圧を増大させていく
と、トンネルダイオードの順方向電流は、はじめトンネ
ル電流成分により増大し極大値を示した後、トンネル電
流成分の減少にともなって減少し極小値を示す。その後
、通常のダイオードと同様に拡散電流成分による電流が
急激に増大する。このトンネルダイオードにＭＯＳトラ
ンジスタを接続し、そのＭＯＳトランジスタによりトン
ネルダイオードを流れる順方向電流をその順方向特性に
おける極大値と極小値の間で、極小値とほぼ同レベルに
制限する。そうするとトンネルダイオードの０Ｖ近傍の
電圧と、順方向特性における電流の極小の近傍を与える
電圧をそれぞれ論理値の“０”および“１”に対応させ
ることにより、情報の記憶を行なうことができる。

【００１０】書き込みモードのときにはＭＯＳトランジ
スタを導通状態にし、ＭＯＳトランジスタを通じてトン
ネルダイオードに論理値“０”または“１”を書き込ん
だ後、再びＭＯＳトランジスタによりトンネルダイオー
ドに流れる電流を論理値に相当するレベルに制限するこ
とによりトンネルダイオード上のデータで決められる論
理レベルが保持される。

【００１１】セルデータの読み出しモードのときには周
辺回路によりトンネルダイオードの順方向電流を前記の
レベルに制限した状態で、ＭＯＳトランジスタを導通状
態にすることにより、ＭＯＳトランジスタを介してデー
タを読み取ることができる。

【００１２】

【実施例】図１は本発明の一実施例における半導体記憶
装置であるスタティックＲＡＭセルの回路図である。図
１において、１はワード線、１０はビット線、１１はＰ
チャネルエンハンスメント型ＭＯＳトランジスタ、１２
はトンネルダイオードである。その構成はＰチャネルエ
ンハントメント型ＭＯＳトランジスタ１１の第１の端子
であるソース端子をビット線１０を、ゲート端子にワー
ド線１を、第２の端子であるドレイン端子にトンネルダ
イオード１２のアノード端子をそれぞれ接続し、トンネ
ルダイオード１２のカソード端子を接地素子を接続した
ものである。

【００１３】図２は図１に示す半導体記憶装置であるス
タティックＲＡＭセルの断面図である。図２において、
１はワード線、１０はビット線、１３ａ，１３ｂはＰ型
拡散層、１４はＮ型拡散層、１５はゲート酸化膜、１６
はＮウェル、１７はサイドウォール、１８は層間絶縁膜
、１９はＰ型半導体基板、２０は素子分離酸化膜である
。その構造はＰ型半導体基板１９上に形成したＮウェル
１６と、Ｎウェル１６上に形成した素子分離酸化膜２０
と、Ｎウェル１６上の素子分離酸化膜２０を除く素子形
成領域に形成したソース領域となるＰ型拡散層１３ａお
よびドレイン領域となるＰ型拡散層１３ｂと、Ｐ型拡散
層１３ｂと接して形成されたＮ型拡散層１４と、Ｐ型拡
散層１３ａ，１３ｂ上にまたがるゲート酸化膜１５と、
ゲート酸化膜１５上に形成されたゲート電極であるワー
ド線１と、ゲート酸化膜１５とワード線１の側壁に形成
されたサイドウォール１７と、表面全体に形成した層間
絶縁膜１８と、層間絶縁膜１８上に形成した導体でＰ型
拡散層１３ａに接続されたビット線１０とからなる。Ｐ
チャネルエンハンスメント型ＭＯＳトランジスタ１１は
、ソース領域となるＰ型拡散層１３ａおよびドレイン領
域となるＰ型拡散層１３ｂと、ゲート酸化膜１５と、ゲ
ート電極であるワード線１と、チャネル領域となるＮウ
ェル１６で構成される。トンネルダイオード１２はＰチ
ャネルエンハンスメント型ＭＯＳトランジスタ１１のド
レイン領域を兼ねてアノード領域となるＰ型拡散層１３
ｂと、カソード領域となるＮ型拡散層１４で構成される
。ここで、Ｎ型拡散層１４はサイドウォール１７をマス
クとしてＡｓイオン注入を行うことにより形成される。 このため、Ｎ型拡散層１４の面積を設計ルールによる値
より大幅に小さくできる。

【００１４】図３は本発明の一実施例における半導体記
憶装置であるスタティックＲＡＭセルの動作原理の説明
図であり、トンネルダイオード１２に順方向に電圧を印
加した際のトンネルダイオード１２の電流−電圧特性を
示す。図３において、横軸はトンネルダイオード１２の
順方向印加電圧であり、縦軸はトンネルダイオード１２
の順方向電流をその最大値で規格化した値を示しており
、２１はトンネル電流成分による順方向電流Ｉの極大値
（Ｉｐ）、２２は順方向電流Ｉの極小値、２３は拡散電
流成分による順方向電流成分の増大特性、２４はＰチャ
ネルエンハンスメント型ＭＯＳトランジスタ１１により
制限された電流値、２５は論理値“０”に対応する電圧
、２６は論理値“１”に対応する電圧である。

【００１５】次に、スタティックＲＡＭセルの動作を図
１〜図３を用いて説明する。まず、トンネルダイオード
１２の動作としては、トンネルダイオード１２の順方向
印加電圧を増大にさせていくと、トンネルダイオード１
２の順方向電流は初めトンネル電流成分により増大し、
約０．０６Ｖの電圧で極大値２１をとり、続いてトンネ
ル電流成分の減少に伴って減少し、約０．５Ｖの電圧で
極小値２２をとる。その後、さらにトンネルダイオード
１２の順方向印加電圧を増大させていくと、通常のダイ
オードと同じく拡散電流成分による順方向電流が急激に
増大する増大特性２３を示す。

【００１６】スタティックＲＡＭセルの動作としては、
トンネルダイオード１２の順方向電流をＰチャネルエン
ハンスメント型ＭＯＳトランジスタ１１により電流値２
４に制限すると、トンネルダイオード１２の順方向に印
加される電圧は電圧２５あるいは電圧２６のいずれかの
値となる。ここで、０Ｖ近傍の電圧２５を論理値“０”
に対応させ、順方向電流の極小値近傍の電圧２６を論理
値“１”に対応させることにより、情報の記憶を行うこ
とができる。

【００１７】書き込みモードのときはワード線１を降圧
してＰチャネルエンハンスメント型ＭＯＳトランジスタ
１１を導通状態にし、そのＰチャネルエンハンスメント
型ＭＯＳトランジスタ１１を通じて、トンネルダイオー
ド１２に論理値“０”または“１”を書き込んだ後、ワ
ード線１を昇圧してＰチャネルエンハンスメント型ＭＯ
Ｓトランジスタ１１によってトンネルダイオード１２の
順方向電流を電流値２４に制限することにより、トンネ
ルダイオード１２上のデータで決められる論理レベルが
保持される。

【００１８】ここで書き込みモードの際、ビット線１０
に連なるＰ＋拡散層１３ａとＮウェル１６の間のＰＮ接
合に順方向の電圧が印加されることとなるが、書き込み
に用いる電圧として０Ｖから０．４Ｖの電圧を用いるこ
とにより、前記ＰＮ接合の順方向電流は十分小さくなり
、実質的に無視できる。

【００１９】セルデータの読み出しモードでは周辺回路
によりトンネルダイオード１２の順方向電流を電流値２
４に制限した状態でワード線１を降圧し、ＰチャネルＭ
ＯＳトランジスタ１１を導通状態にすることにより、そ
のＰチャネルＭＯＳトランジスタ１１を介してデータを
読み取ることができる。

【００２０】以上述べたように、従来のスタティックＲ
ＡＭが１つのメモリセルに６個のトランジスタを必要と
したのに対し、本発明では１つのメモリセルを１個のト
ランジスタで構成できる。さらに本発明におけるトンネ
ルダイオードは同一設計ルールにおけるＭＯＳトランジ
スタやダイナミックＲＡＭの電荷蓄積用キャパシタの５
分の１以下の面積で実現することが可能であるため、同
一の設計ルール、同一のチップ面積の場合、従来のスタ
ティックＲＡＭの約６倍、ダイナミックＲＡＭの約２倍
の集積度を実現することが可能である。

【００２１】また、動作速度の点でも従来のダイナミッ
クＲＡＭが電荷蓄積用キャパシタの充放電の速度で動作
速度が決まり、従来のスタティックＲＡＭではＭＯＳト
ランジスタのゲート容量の充放電の速度で動作速度が決
まっていたのに対し、本発明ではトンネルダイオードの
トンネル電流を利用するため、ダイナミックＲＡＭや従
来のスタティックＲＡＭと比べても圧倒的に速い動作速
度が実現できる。

【００２２】さらに、本実施例においては、集積度の点
でダイナミックＲＡＭに優り、動作速度の点で従来のス
タティックＲＡＭに優る、画期的なスタティックＲＡＭ
を実現できる。

【００２３】

【発明の効果】以上のように本発明は、第１の端子であ
るソース端子をビット線に、ゲート端子をワード線にそ
れぞれ接続したＭＯＳトランジスタと、そのＭＯＳトラ
ンジスタの第２の端子であるドレイン端子と電源端子の
間に直列に接続したトンネルダイオードとを有する構成
によるので、動作速度が速く、集積度の高い半導体記憶
装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例における半導体記憶装置の回
路図

【図２】半導体記憶装置の断面図

【図３】半導体記憶装置の動作原理説明図

【図４】従来
の半導体記憶装置の回路図

【符号の説明】

１　　ワード線 １０　　ビット線 １１　　Ｐチャネルエンハンスメント型ＭＯＳトランジ
スタ １２　　トンネルダイオード

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１の端子であるソース端子をビット線に
   、ゲート端子をワード線にそれぞれ接続したＭＯＳトラ
   ンジスタと、そのＭＯＳトランジスタの第２の端子であ
   るドレイン端子と電源端子の間に直列に接続したトンネ
   ルダイオードとを有する半導体記憶装置。
2. 【請求項２】一導電型の半導体基板と、その半導体基板
   上に形成した逆導電型のウェルと、そのウェル上に形成
   した素子分離酸化膜と、前記ウェル上の前記素子分離酸
   化膜を除く素子形成領域に形成した第１の端子であるソ
   ース領域となる一導電型の第１の拡散層および第２の端
   子であるドレイン領域となる一導電型の第２の拡散層と
   、前記第２の拡散層と接してトンネルダイオードとなる
   その第２の拡散層とは逆の導電型の第３の拡散層と、前
   記第１および第２の拡散層にまたがるゲート酸化膜と、
   そのゲート酸化膜上に形成されたゲート電極と、そのゲ
   ート電極を含む前記半導体基板表面全体に形成した層間
   絶縁膜と、その層間絶縁膜上に形成されその層間絶縁膜
   の欠如部分を通じて前記第１の拡散層と接続した導電層
   とを有する半導体記憶装置。