JPH02185793A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02185793A JPH02185793A JP1005239A JP523989A JPH02185793A JP H02185793 A JPH02185793 A JP H02185793A JP 1005239 A JP1005239 A JP 1005239A JP 523989 A JP523989 A JP 523989A JP H02185793 A JPH02185793 A JP H02185793A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims abstract description 50
- 230000008878 coupling Effects 0.000 abstract description 14
- 238000010168 coupling process Methods 0.000 abstract description 14
- 238000005859 coupling reaction Methods 0.000 abstract description 14
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 17
- VHMVRYCSSMWIIU-UHFFFAOYSA-N 1H-benzimidazole naphthalene Chemical compound C1=CC=C2NC=NC2=C1.C1=CC=CC2=CC=CC=C21.C1=CC=CC2=CC=CC=C21.C1=CC=CC2=CC=CC=C21.C1=CC=CC2=CC=CC=C21 VHMVRYCSSMWIIU-UHFFFAOYSA-N 0.000 description 11
- 101001084254 Homo sapiens Peptidyl-tRNA hydrolase 2, mitochondrial Proteins 0.000 description 8
- 102100030867 Peptidyl-tRNA hydrolase 2, mitochondrial Human genes 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 238000007667 floating Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000006378 damage Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- QQBPIHBUCMDKFG-UHFFFAOYSA-N phenazopyridine hydrochloride Chemical compound Cl.NC1=NC(N)=CC=C1N=NC1=CC=CC=C1 QQBPIHBUCMDKFG-UHFFFAOYSA-N 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路、特にＤＲＡＭ（ダイナミック
ランダムアクセスメモリ）に関するものである。
ランダムアクセスメモリ）に関するものである。
従来の技術
第５図に従来の技術によるＤＲＡＭの構成図を示す。第
６図中１０はＭＯＳトランジスタとコンデンサからなる
ＤＲＡＭのメモリセルを表わしている。ＤＲＡＭの動作
にそって従来例の構成を説明していく。半導体チップ外
部から入力されたアドレス信号によってロウデコーダ２
０が１本のワード線（例えば）４ｏを選択するとメモリ
セルに書き込まれていた、信号電荷がビット線ＢＩＴ１
〜ＢＩＴＮにそれぞれ読み出され、ＢＩＴｌとＢｉ１２
間・・・・・・ＢＩＴＮとＢＩＴＮ間に微小な電位差が
生じる。
６図中１０はＭＯＳトランジスタとコンデンサからなる
ＤＲＡＭのメモリセルを表わしている。ＤＲＡＭの動作
にそって従来例の構成を説明していく。半導体チップ外
部から入力されたアドレス信号によってロウデコーダ２
０が１本のワード線（例えば）４ｏを選択するとメモリ
セルに書き込まれていた、信号電荷がビット線ＢＩＴ１
〜ＢＩＴＮにそれぞれ読み出され、ＢＩＴｌとＢｉ１２
間・・・・・・ＢＩＴＮとＢＩＴＮ間に微小な電位差が
生じる。
この微小な電位差をセンスアンプ１〜センスアンプＮに
より増幅し、外部に出力させるとともに元のメモリセル
に信号電荷をそれぞれ再書き込みする。ここで配線７０
はセンスアンプ駆動用の引き上げ配線、６ｏは引き抜き
配線である。第５図はワード線とビット線の交点の半数
にメモリセルが存在するいわゆるフォールデッドピット
型アレイの構成になっている。
より増幅し、外部に出力させるとともに元のメモリセル
に信号電荷をそれぞれ再書き込みする。ここで配線７０
はセンスアンプ駆動用の引き上げ配線、６ｏは引き抜き
配線である。第５図はワード線とビット線の交点の半数
にメモリセルが存在するいわゆるフォールデッドピット
型アレイの構成になっている。
ワード線４ｏに接続されたメモリセルの情報を読み出し
、増幅し、再書き込みする場合、読み出しデータパター
ンによっては、非選択のワード線３ｏにビット線からの
結合ノイズかのシ、非選択のワード線３ｏに接続されて
いるメモリセルＭ３１・・・９Ｍ３．・・’ｒ ＭａＮ
のデータが破壊されてしまうという現象が発生する。こ
れについて詳しく以下に説明する。
、増幅し、再書き込みする場合、読み出しデータパター
ンによっては、非選択のワード線３ｏにビット線からの
結合ノイズかのシ、非選択のワード線３ｏに接続されて
いるメモリセルＭ３１・・・９Ｍ３．・・’ｒ ＭａＮ
のデータが破壊されてしまうという現象が発生する。こ
れについて詳しく以下に説明する。
第６図は、第５図の６０の領域の半導体集積回路部分の
構造を示す。６００はシリコン半導体基板ワード線３０
．４０はポリシリコンよりなり、ビット線ＢＩＴはアル
ミ等の配線である。６０１゜５０２はＳｉＯ！膜、６０
３はゲート酸化膜である。
構造を示す。６００はシリコン半導体基板ワード線３０
．４０はポリシリコンよりなり、ビット線ＢＩＴはアル
ミ等の配線である。６０１゜５０２はＳｉＯ！膜、６０
３はゲート酸化膜である。
５０４はセル容量を構成する酸化膜、６３はセルプレー
ト、５２はセル容量のノード、６１はトランジスタの一
方の領域、５４はフィールド酸化膜である。第６図にお
いて、ワード線３０とビット線及びビット線（例えばＢ
ＩＴｉ、ＢＩＴｉ ）間の結合容量の内、メモリセルが
つながっている側をＣ１゜メモリセルのつながっていな
い側をＣ８とすると、第６図に示すように Ｃｓ＝ＣＧ５＋ＣＣＷ＋Ｃ０ でτ＝Ｃ と表わせる。
ト、５２はセル容量のノード、６１はトランジスタの一
方の領域、５４はフィールド酸化膜である。第６図にお
いて、ワード線３０とビット線及びビット線（例えばＢ
ＩＴｉ、ＢＩＴｉ ）間の結合容量の内、メモリセルが
つながっている側をＣ１゜メモリセルのつながっていな
い側をＣ８とすると、第６図に示すように Ｃｓ＝ＣＧ５＋ＣＣＷ＋Ｃ０ でτ＝Ｃ と表わせる。
ここで第６図中６０はビット線（ＢＩＴ）とＭＯＳトラ
ンジスタ（Ｍ２Ｒ）との接続部であるソース領域であシ
、ｃＧｓはメモリセル内のスイッチングトランジスタの
ゲートソース間に起因する容量、Ｃｃｙｌｄビット線の
コンタクト部においてビット線（ＢＩＴ）とワード線４
０間の結合容量、Ｃ０はワード＃３０及び４０の上面に
おけるビット線とワード線間の結合容量である。これか
らＣ，）Ｃ，−である。
ンジスタ（Ｍ２Ｒ）との接続部であるソース領域であシ
、ｃＧｓはメモリセル内のスイッチングトランジスタの
ゲートソース間に起因する容量、Ｃｃｙｌｄビット線の
コンタクト部においてビット線（ＢＩＴ）とワード線４
０間の結合容量、Ｃ０はワード＃３０及び４０の上面に
おけるビット線とワード線間の結合容量である。これか
らＣ，）Ｃ，−である。
ところで近年半導体の集積度が増すにつれ、スケーリン
グによｆｉ、ＭＯＳトランジスタのゲート酸化膜が薄く
なっていく傾向にある。このためｃＧｓは増加する傾向
にある。他方、平面的な面積の縮小のために、セルファ
ラインコンタクト等の導入によりコンタクト部において
、ビット線とワード線がますます接近しつつあシ、結果
的にＣｃｗも近年増加の傾向にある。このため近年Ｃ、
））Ｃｉ となる。即ち、ワード線とビット線間の結
合容量の内、メモリセルがつながっている側が極端に大
きくなる傾向にある。
グによｆｉ、ＭＯＳトランジスタのゲート酸化膜が薄く
なっていく傾向にある。このためｃＧｓは増加する傾向
にある。他方、平面的な面積の縮小のために、セルファ
ラインコンタクト等の導入によりコンタクト部において
、ビット線とワード線がますます接近しつつあシ、結果
的にＣｃｗも近年増加の傾向にある。このため近年Ｃ、
））Ｃｉ となる。即ち、ワード線とビット線間の結
合容量の内、メモリセルがつながっている側が極端に大
きくなる傾向にある。
発明が解決しようとする課題
第７図に従来例の動作波形を示す。
第７図中ａは選択ワード線（第５図中の４０）の電位変
化を示す。選択ワード線に接続されるメモリセル（第６
図中のＭ４１〜Ｍ４Ｎ ）に全て１”もしくは０”、が
書き込まれている場合を考える。
化を示す。選択ワード線に接続されるメモリセル（第６
図中のＭ４１〜Ｍ４Ｎ ）に全て１”もしくは０”、が
書き込まれている場合を考える。
選択されたメモリセル（上述のＭ４１〜Ｍ４１）に全て
”１”が書き込まれていた場合の選択されたメモリセル
に接続されたビット線（第３図中のＢＩＴ１〜ＢＩＴＮ
）の電位変化は第７図中のＣに示す波形となシ、相補ビ
ット線（第３図中のＢＩＴ１〜ＢＩＴＮ）の電位変化は
、第７図中のｂに示す波形となる。即ち、第７図におい
て、時刻０〜Ｔ１においてピット線対（ＢＩＴｌ、ＢＩ
Ｔ１〜ＢＩＴＮ。
”１”が書き込まれていた場合の選択されたメモリセル
に接続されたビット線（第３図中のＢＩＴ１〜ＢＩＴＮ
）の電位変化は第７図中のＣに示す波形となシ、相補ビ
ット線（第３図中のＢＩＴ１〜ＢＩＴＮ）の電位変化は
、第７図中のｂに示す波形となる。即ち、第７図におい
て、時刻０〜Ｔ１においてピット線対（ＢＩＴｌ、ＢＩ
Ｔ１〜ＢＩＴＮ。
ＢＩＴＮ）はプリチャージされている。時刻Ｔ、でワー
ド線電位が上昇し始め、メモリセルに書き込まれていた
信号電荷が”１″もしくは”０”に応じてビット線に微
小電位差ΔＶ もしくはΔｖ０（第８図中に示す）がそ
れぞれ発生する。時刻Ｔ２において、センスアンプ１′
〜センスアンプＮによって信号は第７図に示すように増
幅される。時刻Ｔ３において、ワード線の電位が下り始
めメモリセルへのデータの再書き込みが終了することに
なる。次の読み出しサイクルに備えて時間Ｔ４でプリチ
ャージが始る。反対に選択ワード線（第５図中の４０）
に接続されるメモリセル（第６図中のＭ４１−Ｍ４Ｎ
）に全て”０″が書き込まれていた場合の選択されたメ
モリセルに接続されたビット線（第５図中のＢＩＴ１〜
ＢＩＴＮの電位変化は第７図中のｂに示す波形となり、
相補ビット線（第５図中のＢＩＴ１〜ＢＩＴＮ）の電位
変化は、第７図中のＣに示す波形となる。
ド線電位が上昇し始め、メモリセルに書き込まれていた
信号電荷が”１″もしくは”０”に応じてビット線に微
小電位差ΔＶ もしくはΔｖ０（第８図中に示す）がそ
れぞれ発生する。時刻Ｔ２において、センスアンプ１′
〜センスアンプＮによって信号は第７図に示すように増
幅される。時刻Ｔ３において、ワード線の電位が下り始
めメモリセルへのデータの再書き込みが終了することに
なる。次の読み出しサイクルに備えて時間Ｔ４でプリチ
ャージが始る。反対に選択ワード線（第５図中の４０）
に接続されるメモリセル（第６図中のＭ４１−Ｍ４Ｎ
）に全て”０″が書き込まれていた場合の選択されたメ
モリセルに接続されたビット線（第５図中のＢＩＴ１〜
ＢＩＴＮの電位変化は第７図中のｂに示す波形となり、
相補ビット線（第５図中のＢＩＴ１〜ＢＩＴＮ）の電位
変化は、第７図中のＣに示す波形となる。
この時、先に述べたように、ワード線とビット線間の結
合容量の内、メモリセルがつながっている間をＣ１，メ
モリセルのつながっていない側をＣ，とすると、Ｃ，＞
＞Ｃｉ 即ち、メモリセルのつながっている側の結合容
量の方が大きいため、その差ΔＣ−Ｃ、−Ｃ、が、ビッ
ト線からワードへのノイズに寄与する容量となる。第７
図中に非選択ワード線（第６図中のＳＯ）にのるノイズ
をｄ及びｄ′で示す。このノイズは、第７図中の波形Ｃ
及びｂ中のＮｃ及びＮｂの部分に対応するノイズである
。
合容量の内、メモリセルがつながっている間をＣ１，メ
モリセルのつながっていない側をＣ，とすると、Ｃ，＞
＞Ｃｉ 即ち、メモリセルのつながっている側の結合容
量の方が大きいため、その差ΔＣ−Ｃ、−Ｃ、が、ビッ
ト線からワードへのノイズに寄与する容量となる。第７
図中に非選択ワード線（第６図中のＳＯ）にのるノイズ
をｄ及びｄ′で示す。このノイズは、第７図中の波形Ｃ
及びｂ中のＮｃ及びＮｂの部分に対応するノイズである
。
即ち、メモリセ）Ｌｔ （たとえばＭ４〒）への再書き
込み時、及びプリチャージに、非選択ワード線（第６図
中の３０）にノイズが発生することになる。
込み時、及びプリチャージに、非選択ワード線（第６図
中の３０）にノイズが発生することになる。
このノイズが非選択ワード線に接続されるメモリセ）ｖ
（例えばＭ３１）のデータを破壊することになるわけ
であるが、これについて、より詳しく説明する。
（例えばＭ３１）のデータを破壊することになるわけ
であるが、これについて、より詳しく説明する。
第８図（、）は、メモリセルの等価回路図、第８図（ロ
）は、スイッチングトランジスタのカットオフ特性、い
わゆるＶｇ−１ｏｇＩＤグラフである。このＶｇ−１０
ｇｌＤグラフで、ヌレッシュホールド電圧ｖＴよシ低い
電圧における電流特性（第８図ｂ中のＳの領域）は、サ
ブスレッシュホールド領域とよばれ、メモリセルの保持
特性に大きな影響を与える。
）は、スイッチングトランジスタのカットオフ特性、い
わゆるＶｇ−１ｏｇＩＤグラフである。このＶｇ−１０
ｇｌＤグラフで、ヌレッシュホールド電圧ｖＴよシ低い
電圧における電流特性（第８図ｂ中のＳの領域）は、サ
ブスレッシュホールド領域とよばれ、メモリセルの保持
特性に大きな影響を与える。
なぜなら、先に述べたノイズによりワード線電位、即ち
ゲート電位が過渡的に上昇した時、その上昇した電位が
Ｖ７に達しなくても、トランジスタを流れる電流は、対
数的に増加し、結果的に信号電荷の流出が起ることにな
る。それによシ保持特性が劣化するわけである。従来の
技術では、この対策のために、スイッチングトランジス
タのサブスレッシュホールド領域（第８図Ｓ）の傾きを
より急勾配になるようなプロセス設計を行う。また、ビ
ット線−ワード線間の結合容量の聡量を減らすために、
ワード線に接続されるメモリセルの数を減らす等の対策
が行われる。ところがこのような対策は、メモリチップ
の集積度が増大するにつれますます困難になりつつある
。なぜなら、高集積化が進むにつれ、トランジスタの構
造がますます複雑になシ、制御すべき量が著しく増大し
、その結果、サブスレッシュホールド領域のみを最適化
することが困難になる。また、ワード線に接続されるメ
モリセルの数を減らそうとして、メモリチップ内のアレ
イ分割数を増やそうとすると、チップ面積が増大すると
いう問題が発生するためである。
ゲート電位が過渡的に上昇した時、その上昇した電位が
Ｖ７に達しなくても、トランジスタを流れる電流は、対
数的に増加し、結果的に信号電荷の流出が起ることにな
る。それによシ保持特性が劣化するわけである。従来の
技術では、この対策のために、スイッチングトランジス
タのサブスレッシュホールド領域（第８図Ｓ）の傾きを
より急勾配になるようなプロセス設計を行う。また、ビ
ット線−ワード線間の結合容量の聡量を減らすために、
ワード線に接続されるメモリセルの数を減らす等の対策
が行われる。ところがこのような対策は、メモリチップ
の集積度が増大するにつれますます困難になりつつある
。なぜなら、高集積化が進むにつれ、トランジスタの構
造がますます複雑になシ、制御すべき量が著しく増大し
、その結果、サブスレッシュホールド領域のみを最適化
することが困難になる。また、ワード線に接続されるメ
モリセルの数を減らそうとして、メモリチップ内のアレ
イ分割数を増やそうとすると、チップ面積が増大すると
いう問題が発生するためである。
このように従来の技術では、ビット線から非選択ワード
線に結合するノイドによって、セル内のデータが破壊さ
れるという問題点がある。
線に結合するノイドによって、セル内のデータが破壊さ
れるという問題点がある。
従来の技術では、ビット線から非選択ワード線に結合す
るノイズによって非選択ワード線に接続されたセル内の
データが破壊されるという問題があり、本発明は、この
問題を解決しようとするものである。
るノイズによって非選択ワード線に接続されたセル内の
データが破壊されるという問題があり、本発明は、この
問題を解決しようとするものである。
課題を解決するだめの手段
本発明は、“０”の論理値に対応するメモリセル内の電
位を非選択ワード線電位より０．３Ｖ以上高くすること
により、上述のデータ破壊を防ごうとするものである。
位を非選択ワード線電位より０．３Ｖ以上高くすること
により、上述のデータ破壊を防ごうとするものである。
本発明の具体的な回路として、たとえば、第１のビット
線が接続された第１のノード、第２のビット線が接続さ
れた第２のノード、第３のノードと第１の電源線間にソ
ー７及びドレインが接続された第１の導伝性を有する第
１のＭＯＳ）フンジスタ、前記第３のノードと前記第１
のノード間にソース及びドレインが接続され前記第２の
ノードにゲートが接続された第２の導伝性を有する第２
のＭＯＳトランジスタ、前記第３０ノードと前記第２の
ノード間にソース及びドレインが接続され前記第１のノ
ードにゲートが接続された第２の導電性を有する第３の
ＭＯＳ）ランジヌタ、第４のノードと第２の電源線間に
ソース及びドレインが接続された第２の導電性を有する
第４のＭＯＳトランジスタ、前記第４のノードと前記第
１のノード間にソース及びドレインが接続され前記第２
のノードにゲートが接続された第１の導伝性を有する第
６のＭＯＳトランジスタ、前記第４のノードと前記第２
のノード間にソース及びドレインが接続され前記第１の
ノードにゲートが接続された第１の導電性を有する第６
のＭＯＳトランジスタからなる回路を用いることにより
、上述の特性を実現しようとするものである。
線が接続された第１のノード、第２のビット線が接続さ
れた第２のノード、第３のノードと第１の電源線間にソ
ー７及びドレインが接続された第１の導伝性を有する第
１のＭＯＳ）フンジスタ、前記第３のノードと前記第１
のノード間にソース及びドレインが接続され前記第２の
ノードにゲートが接続された第２の導伝性を有する第２
のＭＯＳトランジスタ、前記第３０ノードと前記第２の
ノード間にソース及びドレインが接続され前記第１のノ
ードにゲートが接続された第２の導電性を有する第３の
ＭＯＳ）ランジヌタ、第４のノードと第２の電源線間に
ソース及びドレインが接続された第２の導電性を有する
第４のＭＯＳトランジスタ、前記第４のノードと前記第
１のノード間にソース及びドレインが接続され前記第２
のノードにゲートが接続された第１の導伝性を有する第
６のＭＯＳトランジスタ、前記第４のノードと前記第２
のノード間にソース及びドレインが接続され前記第１の
ノードにゲートが接続された第１の導電性を有する第６
のＭＯＳトランジスタからなる回路を用いることにより
、上述の特性を実現しようとするものである。
作用
本発明は、′０”の論理値に対応するメモリ七ル内の電
位を非選択ワード線電位より、０．３Ｖ以上高くするこ
とによシ、ビット線からワード線への容量結合によって
、非選択のワード線が電気的に浮き上っても、“０”の
論理値に対応するメモリ七μ内電位を越えないという作
用によシデータ破壊を防ぐものである。
位を非選択ワード線電位より、０．３Ｖ以上高くするこ
とによシ、ビット線からワード線への容量結合によって
、非選択のワード線が電気的に浮き上っても、“０”の
論理値に対応するメモリ七μ内電位を越えないという作
用によシデータ破壊を防ぐものである。
実施例
本発明の半導体記憶装置の実施例における動作波形を第
２図に示す。従来の例との違いは、まず′０”の論理値
に対応するメモリ七ル内の電位、即ち′０”の論理値に
対応する再書き込み電圧が第２図のＶＢに示すだけ高く
なっている点である。
２図に示す。従来の例との違いは、まず′０”の論理値
に対応するメモリ七ル内の電位、即ち′０”の論理値に
対応する再書き込み電圧が第２図のＶＢに示すだけ高く
なっている点である。
これにより、ビット線からワード線への容量結合によシ
第２図中ｄに示すように非選択ワード線の電位が瞬間的
に上昇しても、“０”の論理値に対応するメモリ七ル内
電位を越えることはなく、データ破壊も発生しない。本
発明の第１の実施例として、ＶＢが具体的な値として０
．３Ｖ以上あれば十分なことを次に示す。第３図ａは、
ワード線とビット線の関係を示す図である。１１はメモ
リセル、３３はワード線（第５図の３０又は４０）、４
４はワード線ドライブ回路、６６はビット線（第６図の
ＢＩＴ１〜ＢＩＴＮ）である。ビット線６６０大多数の
電位が上昇し、結合容量Ｃ０によす、非選択ワード線３
３の電位が上昇するために、データ破壊が起るわけであ
る。これをンユミレーシ目ンするために用いた等価回路
図を第３図すに示す。
第２図中ｄに示すように非選択ワード線の電位が瞬間的
に上昇しても、“０”の論理値に対応するメモリ七ル内
電位を越えることはなく、データ破壊も発生しない。本
発明の第１の実施例として、ＶＢが具体的な値として０
．３Ｖ以上あれば十分なことを次に示す。第３図ａは、
ワード線とビット線の関係を示す図である。１１はメモ
リセル、３３はワード線（第５図の３０又は４０）、４
４はワード線ドライブ回路、６６はビット線（第６図の
ＢＩＴ１〜ＢＩＴＮ）である。ビット線６６０大多数の
電位が上昇し、結合容量Ｃ０によす、非選択ワード線３
３の電位が上昇するために、データ破壊が起るわけであ
る。これをンユミレーシ目ンするために用いた等価回路
図を第３図すに示す。
第３図すにおいて、２ｏｏはワード線ドライブ回路にお
けるプルダウン側ＭＯ８Ｉ−ランジスタである。ＤＲＡ
Ｍでは一般に、ワード線遅延を低減させるために、ポリ
シリコンよりなるワード線に平行に走らせたアルミ配線
にワード線をところどころで接続するという手法（アル
ミの裏打ち）をとるが、この時のアルミ配線の抵抗をア
ルミ配線ＲＡＬ（１ｏｏ、１１０，１２０，１３０）と
する。ＲＰＳ １５０はワード線となるポリシリコン
の抵抗、Ｃ９はビット線群６６とワード線との間の結合
容量とする（第３図Ｃに構造図を示す）。
けるプルダウン側ＭＯ８Ｉ−ランジスタである。ＤＲＡ
Ｍでは一般に、ワード線遅延を低減させるために、ポリ
シリコンよりなるワード線に平行に走らせたアルミ配線
にワード線をところどころで接続するという手法（アル
ミの裏打ち）をとるが、この時のアルミ配線の抵抗をア
ルミ配線ＲＡＬ（１ｏｏ、１１０，１２０，１３０）と
する。ＲＰＳ １５０はワード線となるポリシリコン
の抵抗、Ｃ９はビット線群６６とワード線との間の結合
容量とする（第３図Ｃに構造図を示す）。
第３図において６００は絶縁膜で、接続部Ａ、Ａ’のア
ルミにて、ワード線とアルミ配線が接続されて裏打ち構
造が形成されている。この等価回路図を用い、１ ｅＭ
ＤＲＡＭ相当の回路パラメータを想定し、プルダウント
ランジスタ２００のチャンネル幅とワード線の浮き上シ
ミ圧ＶＢの間の関係を求めたものを第４図に示す。
ルミにて、ワード線とアルミ配線が接続されて裏打ち構
造が形成されている。この等価回路図を用い、１ ｅＭ
ＤＲＡＭ相当の回路パラメータを想定し、プルダウント
ランジスタ２００のチャンネル幅とワード線の浮き上シ
ミ圧ＶＢの間の関係を求めたものを第４図に示す。
このシュミレーシロンで用いた主なパラメータは、ビッ
ト線立ち上り最高速度（第２図中のＮｃの部分）を約１
ｏ８ｖ／Ｓ、ポリシリコンシート抵抗を６ｏΩ／口、裏
打ちアルミンート抵抗を０．０６Ω／口、配線幅をポリ
シリコンおよびアルミとも０．７μｍ、プルダウントラ
ンジスタのチャンネル長０．７μｍ、ワード線ビット線
間結合容量（Ｃ，）を約２ ｆＦ／ｂｉｔ、 １本のワ
ード線に接続されるメモリセル数２０４８個、またシミ
レーションは、回路シミュレータ５ＰＩＣＥを用いて行
った。
ト線立ち上り最高速度（第２図中のＮｃの部分）を約１
ｏ８ｖ／Ｓ、ポリシリコンシート抵抗を６ｏΩ／口、裏
打ちアルミンート抵抗を０．０６Ω／口、配線幅をポリ
シリコンおよびアルミとも０．７μｍ、プルダウントラ
ンジスタのチャンネル長０．７μｍ、ワード線ビット線
間結合容量（Ｃ，）を約２ ｆＦ／ｂｉｔ、 １本のワ
ード線に接続されるメモリセル数２０４８個、またシミ
レーションは、回路シミュレータ５ＰＩＣＥを用いて行
った。
第４図かられかるように、ドライバ回路内のプルダウン
トランジスタのサイズＷＮが大きくなってもワード線の
浮き上シ（第４図点線、第３図す中ＯＢの電位）は、ワ
ード線に平行に走らせた７μミ配線の電位の浮き上シ（
第４図実線、第３図ｂ中のＡの電位）を較べて小さくな
らず、ある−定値的２００ ｍＡに収束する。実際のＤ
ＲＡＭの回路では、ＷＮは１０μｍ程度以上であり、そ
の場合、最大ワード線浮き上り電圧は、３００ ｍＶ以
下である。これよシ、”０″の論理値に対応するメモリ
セル内の電位は、ワード線非選択時の電位より、０．３
ｖ以上高ければ十分であることが分る。
トランジスタのサイズＷＮが大きくなってもワード線の
浮き上シ（第４図点線、第３図す中ＯＢの電位）は、ワ
ード線に平行に走らせた７μミ配線の電位の浮き上シ（
第４図実線、第３図ｂ中のＡの電位）を較べて小さくな
らず、ある−定値的２００ ｍＡに収束する。実際のＤ
ＲＡＭの回路では、ＷＮは１０μｍ程度以上であり、そ
の場合、最大ワード線浮き上り電圧は、３００ ｍＶ以
下である。これよシ、”０″の論理値に対応するメモリ
セル内の電位は、ワード線非選択時の電位より、０．３
ｖ以上高ければ十分であることが分る。
実施例の説明に先行して本実施例がよく理解できるよう
センスアンプとセンスアンプコントロール回路（通称引
き抜きトランジスタと引き上げトランジスタ）の関係を
説明しておく。一般的なりＲＡＭは、第６図の共通線６
０及び７ｏを通して、センスアンプ１〜Ｎから電流がそ
れぞれに引きぬき及び引き上げられるという構成を一般
的なりＲＡＭはとる。
センスアンプとセンスアンプコントロール回路（通称引
き抜きトランジスタと引き上げトランジスタ）の関係を
説明しておく。一般的なりＲＡＭは、第６図の共通線６
０及び７ｏを通して、センスアンプ１〜Ｎから電流がそ
れぞれに引きぬき及び引き上げられるという構成を一般
的なりＲＡＭはとる。
本発明の実施例として、上述の条件（即ち、”０”の論
理値に対応するメモリセル内の電位をワード線非選択時
の電位より０．３ｖ以上高くする）を実現するためのひ
とつの回路をとシ上げる。
理値に対応するメモリセル内の電位をワード線非選択時
の電位より０．３ｖ以上高くする）を実現するためのひ
とつの回路をとシ上げる。
第１図に実施例の回路図を示す。
第１図に基づき、本実施例を説明する。本実施例のポイ
ントは、通常Ｎ型であるセンスアンプの引き抜き側トラ
ンジスタ（第１図中のＭ４）をＰ型にすることにより、
ワード線の浮きを防ぐというものである。第１のピッ）
＃（ＢＩＴ）が接続された第１のノード１、第２のビッ
ト線（ＢＩＴ）が接続された第２のノード２、第３のノ
ード３（これが第６゛図における引き上げ配線Ｔｏに相
当する）と第１の電源線５間にソース及びドレインが接
続されたＮ型ＭＯＳ トランジスタＭ４、前記ノード３
と前記ノード１の間にソース及びドレインが接続され、
前記ノード２にゲートが接続されたＰ型ＭＯ８トランジ
スタＭ２、前記ノード３のノードと前記ノード２の間に
、ソース及びドレインが接続され、前記ノード１にゲー
トが接続された、Ｐ型ＭＯ８トランジスタＭ３、第４０
ノード４（これが第５図における引き抜き配線６ｏに相
当する）と第２の電源線（接地線）６の間にソース及び
ドレインが接続されたＰ型ＭＯ８トランジスタＭ４、前
記ノード４と前記ノード１の間にソース及びドレインが
接続され、前記ノード２にゲートが接続されたＮ型ＭＯ
ＳトランジスタＭ６、前記ノード４とノード２の間にソ
ース及びドレインが接続され、ノード１にゲートが接続
されたＮ型ＭＯＳトランジスタＭ６がらなシ立っている
ＣＭＯ８型Ｏ８ツプフロツプ回路をセンスアンプとする
ものである。ここで、Ｍ２．Ｍ３．Ｍ６゜Ｍ６で構成さ
れる回路が第５図中のセンスアンプ１′〜センスアンプ
Ｎに相当する。従来のセンスアンプに、マイナス（接地
）電源θ側への引きぬきトランジスタＭ４がＮ型ではな
くＰ型となっている点である。プラス電源電圧をｓＶ、
マイナス（接地）電源をｏＶとすると、本実施例におけ
るセンスアンプを用いた場合のビーット線電位変化は第
２図のＣ及びｂに示される波形となる。ここで、ワード
線の非選択レベルとｏ″の論理値に対応するセル内電位
の差ＶＢはＰ型ＭＯＳトランジスタのスレシュホールド
電圧ｖＴＰ（約１ｖ）に等しくなる。なぜなら、第１図
においてノード４はＰ型ＭＯ８トランジスタＭ４のソー
ス側であり、ゲ−）Ｇ４をＯＶにし、Ｍ４を作動させる
わけであるが、ソースフォロアの回路となっているため
にノード４の電位はｖＴＰ（約１ｖ）より下ることがで
きないためである。
ントは、通常Ｎ型であるセンスアンプの引き抜き側トラ
ンジスタ（第１図中のＭ４）をＰ型にすることにより、
ワード線の浮きを防ぐというものである。第１のピッ）
＃（ＢＩＴ）が接続された第１のノード１、第２のビッ
ト線（ＢＩＴ）が接続された第２のノード２、第３のノ
ード３（これが第６゛図における引き上げ配線Ｔｏに相
当する）と第１の電源線５間にソース及びドレインが接
続されたＮ型ＭＯＳ トランジスタＭ４、前記ノード３
と前記ノード１の間にソース及びドレインが接続され、
前記ノード２にゲートが接続されたＰ型ＭＯ８トランジ
スタＭ２、前記ノード３のノードと前記ノード２の間に
、ソース及びドレインが接続され、前記ノード１にゲー
トが接続された、Ｐ型ＭＯ８トランジスタＭ３、第４０
ノード４（これが第５図における引き抜き配線６ｏに相
当する）と第２の電源線（接地線）６の間にソース及び
ドレインが接続されたＰ型ＭＯ８トランジスタＭ４、前
記ノード４と前記ノード１の間にソース及びドレインが
接続され、前記ノード２にゲートが接続されたＮ型ＭＯ
ＳトランジスタＭ６、前記ノード４とノード２の間にソ
ース及びドレインが接続され、ノード１にゲートが接続
されたＮ型ＭＯＳトランジスタＭ６がらなシ立っている
ＣＭＯ８型Ｏ８ツプフロツプ回路をセンスアンプとする
ものである。ここで、Ｍ２．Ｍ３．Ｍ６゜Ｍ６で構成さ
れる回路が第５図中のセンスアンプ１′〜センスアンプ
Ｎに相当する。従来のセンスアンプに、マイナス（接地
）電源θ側への引きぬきトランジスタＭ４がＮ型ではな
くＰ型となっている点である。プラス電源電圧をｓＶ、
マイナス（接地）電源をｏＶとすると、本実施例におけ
るセンスアンプを用いた場合のビーット線電位変化は第
２図のＣ及びｂに示される波形となる。ここで、ワード
線の非選択レベルとｏ″の論理値に対応するセル内電位
の差ＶＢはＰ型ＭＯＳトランジスタのスレシュホールド
電圧ｖＴＰ（約１ｖ）に等しくなる。なぜなら、第１図
においてノード４はＰ型ＭＯ８トランジスタＭ４のソー
ス側であり、ゲ−）Ｇ４をＯＶにし、Ｍ４を作動させる
わけであるが、ソースフォロアの回路となっているため
にノード４の電位はｖＴＰ（約１ｖ）より下ることがで
きないためである。
同様に、ワード線の選択時の選択ワード線電位レベルを
プラス側電源レベルと同電位に設定した場合、ワード線
選択時の電位レベルと１”の論理データに対応するメモ
リセル内電位の差ｖＵはＶＴＮｌＩ Ｖ ）即ちＮ型Ｍ
ｏＳトランジスタＭ１のスレシュホールド電圧に等しく
なる。またこの時メモリセル内のスイッチングトランジ
スタのソースドレイン間の最大電圧を３ｖにできトラン
ジスタの信頼性を増大させることができる。このように
、本実施例では、容易に、“０”の論理値に対応するメ
モリセル内の電位を非選択ワード線電位より、Ｏ，ＳＶ
以上高くすることが可能となる。
プラス側電源レベルと同電位に設定した場合、ワード線
選択時の電位レベルと１”の論理データに対応するメモ
リセル内電位の差ｖＵはＶＴＮｌＩ Ｖ ）即ちＮ型Ｍ
ｏＳトランジスタＭ１のスレシュホールド電圧に等しく
なる。またこの時メモリセル内のスイッチングトランジ
スタのソースドレイン間の最大電圧を３ｖにできトラン
ジスタの信頼性を増大させることができる。このように
、本実施例では、容易に、“０”の論理値に対応するメ
モリセル内の電位を非選択ワード線電位より、Ｏ，ＳＶ
以上高くすることが可能となる。
また、本発明を用いると、半導体集積化メモリにおいて
周辺回路から発生する基板ノイズによる影響を受けにく
くすることが可能となる。すなわち、通常、周辺回路ノ
イズが基板に伝わシ、基板電位が上昇し、基板にＰＮダ
イオードを含む構成として形成されているメモリセル内
の電位がダイオードのターンオン電圧（約ｏ、ｅＶ）を
こえると、たとえばＯｖが書き込まれているセルの情報
が破壊される。しかるに、本発明では、′０″の論理値
に対応するメモリセル内の電位は基板電位よりも０．３
Ｖ以上高いため、０．６ｖと０．３ｖの和約０．９〜１
ｖ以上のノイズが基板に集るまでデータの破壊は生じな
いという効果も発揮される。
周辺回路から発生する基板ノイズによる影響を受けにく
くすることが可能となる。すなわち、通常、周辺回路ノ
イズが基板に伝わシ、基板電位が上昇し、基板にＰＮダ
イオードを含む構成として形成されているメモリセル内
の電位がダイオードのターンオン電圧（約ｏ、ｅＶ）を
こえると、たとえばＯｖが書き込まれているセルの情報
が破壊される。しかるに、本発明では、′０″の論理値
に対応するメモリセル内の電位は基板電位よりも０．３
Ｖ以上高いため、０．６ｖと０．３ｖの和約０．９〜１
ｖ以上のノイズが基板に集るまでデータの破壊は生じな
いという効果も発揮される。
以上の実施例では、トランジスタＭ１ をＮ型にし、セ
ンスアンプ等を構成するトランジスタの最大ソースドレ
イン間電圧を下げ、その信頼性を増大させているわけで
あるが、もし、デバイス的な信頼性に余裕がある場合、
引き上げトランジスタＭ１は従来通りＰ型でもよく、こ
の場合は、高速なセンス系を形成することが可能となる
。
ンスアンプ等を構成するトランジスタの最大ソースドレ
イン間電圧を下げ、その信頼性を増大させているわけで
あるが、もし、デバイス的な信頼性に余裕がある場合、
引き上げトランジスタＭ１は従来通りＰ型でもよく、こ
の場合は、高速なセンス系を形成することが可能となる
。
捷た、本実施例ではセンスアンプにはＣＭＯＳ型フリッ
プフロップを用いているが、マイナス（接地）電源側へ
の引きぬきトランジスタをＮ型ではなくＰ型にすること
により、ＮＭＯ８のみで構成した他のセンスアンプ方式
等でも同様の効果を得ることができる。またメモリセル
内スイッチングトランジスタがＰ型で構成されている場
合、上述の説明において、Ｎ型とＰ型を入れかえ、電源
とグランドを入れかえても本発明を実現することが可能
となる。
プフロップを用いているが、マイナス（接地）電源側へ
の引きぬきトランジスタをＮ型ではなくＰ型にすること
により、ＮＭＯ８のみで構成した他のセンスアンプ方式
等でも同様の効果を得ることができる。またメモリセル
内スイッチングトランジスタがＰ型で構成されている場
合、上述の説明において、Ｎ型とＰ型を入れかえ、電源
とグランドを入れかえても本発明を実現することが可能
となる。
発明の効果
以上のように本発明によれば、ビット線からワード線へ
の容量結合によってメモリセルのデータが破壊されると
いう問題を解決することができる。
の容量結合によってメモリセルのデータが破壊されると
いう問題を解決することができる。
さらに、”ｏ”の論理値に対応するメモリセル内の電位
は、基板電位よシも０．３Ｖ以上高いために、周辺回路
が発生する基板ノイズによる影響を受けにくいという効
果も発揮される。さらに、本発明によれば、内部電圧発
生回路を必要としないために、ＤＲＡＭのシステムを容
易に構成できるという効果もあり、信頼性の高い大規模
な半導体記憶装置の実現に大きく寄与するものである。
は、基板電位よシも０．３Ｖ以上高いために、周辺回路
が発生する基板ノイズによる影響を受けにくいという効
果も発揮される。さらに、本発明によれば、内部電圧発
生回路を必要としないために、ＤＲＡＭのシステムを容
易に構成できるという効果もあり、信頼性の高い大規模
な半導体記憶装置の実現に大きく寄与するものである。
第１図は本発明の一実施例のセンスアンプ付近の要部回
路構成図、第２図は本実施例における動作波形図、第３
図とはワード線浮き上り検討用回路図、同すは同５ＰＩ
ＣＥ用回路図、同Ｃはワード線の概略図、第４図はワー
ド線浮き上り電圧特性を示す図、第６図はＤＲＡＭの要
部回路構成図、第６図はセル部断面図、第７図は従来の
回路における動作波形図、第８図ａはメモリセル等価回
路図、同すはＭＯＳトランジスタスイッテ特性を示す図
である。 ＭＭＭ ・・・・・・Ｎ型ＭＯ８トランジスタ、Ｍ２
．Ｍ３．Ｍ４・・・・・・Ｐ型ＭＯ３トランジスタ、１
〜４・・・・・・ノード、６，６・・・・・・電源、１
′〜Ｎ・・・・・・センスアンプ。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第１
図 第 図 Ｎ （７ｊｍ） 第 図 第 図 ５５ピリド縛 第 図 Ｃ７ａ Ｃｏ ？ Ｃｃｗ＊ Ｃａ５ Ｃｉ ＝ Ｃ。 区
路構成図、第２図は本実施例における動作波形図、第３
図とはワード線浮き上り検討用回路図、同すは同５ＰＩ
ＣＥ用回路図、同Ｃはワード線の概略図、第４図はワー
ド線浮き上り電圧特性を示す図、第６図はＤＲＡＭの要
部回路構成図、第６図はセル部断面図、第７図は従来の
回路における動作波形図、第８図ａはメモリセル等価回
路図、同すはＭＯＳトランジスタスイッテ特性を示す図
である。 ＭＭＭ ・・・・・・Ｎ型ＭＯ８トランジスタ、Ｍ２
．Ｍ３．Ｍ４・・・・・・Ｐ型ＭＯ３トランジスタ、１
〜４・・・・・・ノード、６，６・・・・・・電源、１
′〜Ｎ・・・・・・センスアンプ。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第１
図 第 図 Ｎ （７ｊｍ） 第 図 第 図 ５５ピリド縛 第 図 Ｃ７ａ Ｃｏ ？ Ｃｃｗ＊ Ｃａ５ Ｃｉ ＝ Ｃ。 区
Claims (3)
- （１）“０”の論理値に対応する記憶電位と“１”の論
理値に対応する記憶電位の２つの電位をとりうるメモリ
セルを有し、前記゛０”の論理値に対応する記憶電位を
非選択コード線電位より０．３Ｖ以上前記“１”の論理
値に対応する記憶電位に近づけたことを特徴とする半導
体記憶装置。 - （２）第１のビット線が接続された第１のノード、第２
のビット線が接続された第２のノード、第３のノードと
第１の電源線間にソース及びドレインが接続された第１
の導伝性を有する第１のＭＯＳトランジスタ、前記第３
のノードと前記第１のノード間にソース及びドレインが
接続され前記第２のノードにゲートが接続された第２の
導伝性を有する第２のＭＯＳトランジスタ、前記第３の
ノードと前記第２のノード間にソース及びドレインが接
続され、前記第１のノードにゲートが接続された第２の
導伝性を有する第３のＭＯＳトランジスタ、第４のノー
ドと第２の電源線間にソース及びドレインが接続された
第２の導伝性を有する第４のＭＯＳトランジスタ、前記
第４のノードと前記第１のノード間にソース及びドレイ
ンが接続され、前記第２のノードにゲートが接続された
第１の導伝性を有する第５のＭＯＳトランジスタ、前記
第４のノードと前記第２のノード間にソース及びドレイ
ンが接続され、前記第１のノードにゲートが接続された
第１の導伝性を有する第６のＭＯＳトランジスタからな
るセンス系回路を有することを特徴とする半導体記憶装
置。 - （３）第１のＭＯＳトランジスタの導電性を第２の導電
性としたことを特徴とする特許請求の範囲第２項記載の
半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005239A JPH07111830B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体記憶装置 |
| US07/463,077 US5128896A (en) | 1989-01-12 | 1990-01-10 | Semiconductor memory drive |
| KR1019900000313A KR940007726B1 (ko) | 1989-01-12 | 1990-01-12 | 다이나믹 랜덤억세스 메모리장치 |
| US07/787,859 US5151878A (en) | 1989-01-12 | 1991-11-05 | Semiconductor memory device |
| US08/312,589 USRE35430E (en) | 1989-01-12 | 1994-09-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005239A JPH07111830B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185793A true JPH02185793A (ja) | 1990-07-20 |
| JPH07111830B2 JPH07111830B2 (ja) | 1995-11-29 |
Family
ID=11605648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005239A Expired - Lifetime JPH07111830B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5128896A (ja) |
| JP (1) | JPH07111830B2 (ja) |
| KR (1) | KR940007726B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5299154A (en) * | 1991-07-02 | 1994-03-29 | Kabushiki Kaisha Toshiba | MOS semiconductor device with memory cells each having storage capacitor and transfer transistor |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5398206A (en) * | 1990-03-02 | 1995-03-14 | Hitachi, Ltd. | Semiconductor memory device with data error compensation |
| JPH0536277A (ja) * | 1991-07-30 | 1993-02-12 | Fujitsu Ltd | 半導体メモリ装置 |
| US5301160A (en) * | 1992-02-24 | 1994-04-05 | Texas Instruments Incorporated | Computer including an integrated circuit having a low power selection control arrangement |
| KR950011643B1 (ko) * | 1992-04-17 | 1995-10-07 | 현대전자산업주식회사 | 반도체장치 및 그 제조방법 |
| JPH05342872A (ja) * | 1992-06-05 | 1993-12-24 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
| US5546036A (en) * | 1992-08-27 | 1996-08-13 | Siemens Aktiengesellschaft | Circuit array for amplifying and holding data with different supply |
| US6016390A (en) * | 1998-01-29 | 2000-01-18 | Artisan Components, Inc. | Method and apparatus for eliminating bitline voltage offsets in memory devices |
| EP1039470A3 (en) | 1999-03-25 | 2000-11-29 | SANYO ELECTRIC Co., Ltd. | Semiconductor memory device |
| JP2001006373A (ja) * | 1999-06-23 | 2001-01-12 | Hitachi Ltd | 伝送回路とこれを用いた半導体集積回路及び半導体メモリ |
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| JPH0152835B2 (ja) |
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