KR940007726B1 - 다이나믹 랜덤억세스 메모리장치 - Google Patents

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마쓰시다 덴기 산교 가부시기가이샤
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Abstract

내용 없음.

Description

다이나믹 랜덤억세스 메모리장치
제 1 도는 본 발명에 따른 메모리장치에서 센서증폭기 부근에서의 구조를 나타내는 회로도.
제 2 도는 제 1 도의 실시예에서의 파형 설명도.
제3a도 및 제3b도는 워드라인에서의 전위상승을 설명하기 위한 다이어그램.
제3c도는 메모리장치의 부분 단면도.
제 4 도는 제 1 도의 실시예에서 워드라인의 전위상상을 나타내는 그래프.
제 5 도는 메모리장치를 설명하기 위한 다이어그램.
제 6 도는 메모리셀의 단면도.
제 7 도는 종래장치에서 워드라인의 전위상승을 나타내는 그래프.
제8a도는 메모셀의 등가회로도.
제8b도는 트랜지스터의 스위칭 특성을 나타내는 그래프.
제 9 도는 종래 메모리장치에서 센서증폭기의 부근을 설명하기 위한 다이어그램.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 다이나믹 랜덤억세스 메모리장치(Dynamic Random Access Memory Device ; 이하 DRAM이라 함)에 관한 것이다.
제 5 도는 메모리셀로 이루어진 DRAM을 개략적으로 나타낸다. 메모리셀은 MOS 트랜지스터와 콘덴서로 구성되며, 제 5 도에서 점선라인(10)으로 도시되어 있다. 종래의 DRAM의 구성에 대하여 DRAM의 작동을 설명하면서 기술한다. 반도체칩 외부로부터 입력된 어드레스신호에 따라, 로(ROW) 디코더(20)가 워드라인 중의 하나(즉, 워드라인(40))를 선택하면, 메모리셀에 기록되어 있던 신호전하가 비트라인(BIT1~BITN)에 각각 독출되어 비트라인 BIT1과 BIT1사이…및 BITN과 BITN사이에서 미소전위차가 발생한다. 이들 미소전위차는 센서증폭기(SA1~SAN)에 의해 증폭되어 출력됨과 동시에 그들 각각의 신호전하는 동일 메모리셀내에 다시 기록된다. 제 5 도에서 참조번호 70은 센서증폭기(SA1~SAN)를 구동하기 위한 풀업배선을 가르키고, 60은 풀다운 배선이다. 제 5 도의 DRAM은 워드라인의 비트라인의 교점중간에 메모리셀이 존재하는 소위 "폴디비트(FOLDED-BIT)" 메모리셀 배열을 갖는다. 워드라인(30)과 비트라인 (BIT1과 BIT1)사이에 결합 용량에는 메모리셀이 접속되는 측에 있는 C1와 메모리셀이 접속되지 않는 측에 있는 C1가 있다.
워드라인(40)에 접속된 메모리셀의 데이터를 독출데이터 패턴에 따라 독출, 증폭 및 재기록하는 경우, 비트라인으로 부터의 결합노이즈가 비선택 워드라인(30)에 들어가게 되어 이 비선택 워드라인(30)에 접속된 메모리셀(M31,…,M31,…,M3N)내의 데이터가 파괴되어 버리는 현상이 야기된다. 이하에 이러한 현상에 대하여 상세하게 기술한다.
제 6 도는 제 5 도에 도시된 사각 점선라인(50) 부분의 구조를 나타낸다. 제 6 도에서 참조번호 500은 실리콘 기판이다. 워드라인(30, 40)은 폴리실리콘으로 형성되고, 비트라인(BITN)은 알루미늄 등의 재료로 형성된다. 501과 502는 SiO2막이고, 503은 게이트 산화막이다. 504는 셀용량을 구성하는 산화막이고, 53은 셀플레이트이며, 52는 셀용량 노드이고, 51은 비트라인(BITN)과 MOS 트랜지스터(M4N)가 접속되는 소오스 영역이며, 54는 필드산화막이다. 결합용량(C1, C1)은 다음의 식으로 나타낼 수 있다.
C1=CGS+CCW+CO
C1=CO
여기에서 CGS는 메모리셀에서의 스위칭 트랜지스터의 게이트와 소오스 사이의 용량이고, CCW는 비트라인(BITN)과 비트라인(BITN)의 접촉부분 내에 있는 워드라인 (40) 사이의 결합용량이며, CO는 비트라인(BITN)과 워드라인(30 또는 40) 사이의 결합용량이다. 상기 식으로부터 C1〉C1의 관계가 있음을 쉽게 알수가 있다.
최근들어 반도체장치의 집적도가 향상됨에 따라 MOS 트랜지스터의 산화막이 더욱 얇아지는 추세에 있다. 따라서, CGS용량이 증가하는 추세에 있다. 한편, 표면영역의 축소에 따른 자기정렬 접촉의 도입으로 접촉영역에서 워드라인과 비트라인이 더욱 더 근접하게 됨으로써 CC량 역시 최근들어 증가 추세에 있다. 따라서 C1〉C1가 된다. 다시 말하면, 워드라인과 비트라인간의 결합용량 중에서, 메모리셀이 접속되어 있는 축의 용량이 과도하게 커지는 경향이 있다.
제 7 도를 참조하여 제 5 도에 도시된 메모리장치의 동작을 기술한다. 제 7 도에서 곡선(a)은 선택워드라인(40)에서의 전위변화를 나타낸다. 여기에서 선택워드라인에 접속된 모든 메모리셀(M4I~M4N)에 "0" 또는 "1"이 기록되어 있다고 가정한다. 모든 선택메모리셀(M4I~M4N)에 "1"이 기록되어 있는 경우, 선택메모리셀에 접속된 비트라인(BIT1~BITN)의 전위 변화는 제 7 도의 c로 나타낸 파형으로 표시되고, 상보 비트라인(BIT1~BITN)에서의 전위변화는 제 7 도는 b로 나타낸 파형으로 표시된다. 다시 말하면, 제 7 도에서 비트라인 쌍(BIT1과BIT1~BITn과 BITN)은 시간 0에서 T1까지 프리챠지 된다. 시간 T1에서 워드라인 전위는 상승하기 시작하고, 메모리셀에 저장된 신호전하는 "1" 또는 "0"에 상응하여 미소전위차(ΔV1또는 ΔV0)를 발생한다(제 7 도에 도시). 시간 T2에서, 제7도에 도시된 바와 같이 센서증폭기(SA1~SAN)에 의해 신호가 증폭된다. 시간 T3에서 워드라인의 전위가 하강하기 시작하고, 메모리셀에서의 데이터의 재기록이 완료된다. 시간 T4에서 프리챠지가 시작되어 다음의 독출사이클을 준비한다. 반대로, 선택워드라인(40)에 접속된 모든 선택메모리셀(M4I~M4N)에 "0"이 기록되어 있는 경우, 선택메모리셀에 접속된 비트라인(BITI~BITN)내의 전위변화는 제 7 도에서 b로 나타낸 파형이되고, 상보 비트라인(BITI~BITN)의 전위변화는 제 7 도에서 c로 파형이 된다.
상술한 바와 같이 메모리셀이 접속되는 측에서의 결합용량이 크기 때문에(즉, C1〉C1), 이 편차 즉, ΔC=C1-C1는 비트라인에서 워드라인으로 들어가는 노이즈 발생에 기여하는 용량이 된다. 비선택 워드라인(30)에 들어가는 노이즈가 제 7 도에 점선(d, d')으로 도시되어 있다. 이러한 노이즈들은 제 7 도에서의 파형(c, b)의 부분(Nc, Nb)에 각각 대응한다. 즉, 메모리셀(즉, 셀 M4I)에 프리챠지되거나 재기록될때에 비선택 워드라인(30)에서 노이즈가 발생된다. 이러한 노이즈들이 비선택 워드라인(30)에 접속된 메모리셀(즉, 셀 M31)의 데이타를 파괴하게 된다. 이에 대해서는 이하에서 더욱 상세히 기술한다.
제8a도는 메모리셀의 등가회로를 나타내고, 제8b도는 스위칭 트랜지스터의 차단 특성을 설명하는 그래프 즉, 소위 Vg-logID 그래프이다. Vg-logID 그래프에서 스레숄드전압 이하의 영역(제8b도에서 영역S)에서의 전류특성은 메모리셀의 유지특성에 커다란 영향을 미치며 이를 서브 스레숄드 영역이라 부른다. 이것은, 워드라인의 전위 (즉, 게이트전위)가 상기 언급한 노이즈로 인해 순간적으로 상승하는 경우, 샹승된 전위가 스레숄드전압(VT)에 도달하지 않더라도, 트랜지스터를 통해 흐르는 전류가 대수적으로 증가하여 신호전하의 유출이 발생하기 때문이다. 이것이 유지특성의 열화 원인이 된다.
종래 기술에 있어서 스위칭 트랜지스터의 서브 스레숄드영역(S)이 더욱 가파르게 되도록 메모리장치를 설계하고, 워드라인에 접속된 메모리셀의 수를 줄여 비트라인과 워드라인의 결합용량을 줄임으로서 이러한 문제점을 처리하고 있다. 그러나 이들 방법은 메모리칩의 집적도가 증가함에 따라 점점 어려워지고 있다. 즉, 집적도가 증가함에 따라 트랜지스터의 구조가 매우 복잡하게 되고 제어하고자 하는 파라메터의 수가 현저하게 증가되므로서, 서브 스레숄드영역만을 최적화하는 것이 어렵게 되었다. 더욱이 워드라인에 접속된 메모리수를 줄이고 메모리칩내의 어레이 분할수를 증가시키려면 칩영역의 증대가 필요하게 된다.
상술한 바와 같이, 종래 기술의 반도체 메모리장치에서는, 비트라인과 비선택 워드라인 사이의 결합에 기인하는 노이즈가 비선택 워드라인에 접속된 메모리셀내에 저장된 데이터를 파괴시킨다는 심각한 문제점이 발생된다.
상술한 종래 기술의 여러가지 결점을 극복하기 위하여, 본 발명의 다이나믹 랜덤억세스 메모리장치는 제 1 및 제 2 전위가 논리값 "0"과 "1"에 각각 대응하는 메모리세를 구성되고, 상기 제 1 전위는 비선택 워드라인의 전위보다 소정값 만큼 상기 제 2 전위에 더 근접하게 된다.
바람직한 실시예에 있어서 소정 값은 0.3V이상이다.
본 발명에 따르면, 다이나믹 랜덤억세스 메모리장치는 제1 및 제 2 비트라인이 제1 및 제 2 노드에 각각 접속되어 있는 센서회로를 구비하고, 이 센서회로는, 제 1 전압라인과 제 3 노드 사이에 접속되는 제 1 도전형의 제 1 MOS 트랜지스터와 ; 상기 제 1 및 제 3 노드 사이에 접속되는 소오스와 드레인을 가진 제 2 도전형의 제 2 MOS 트랜지스터와 ; 상기 제2 및 제 3 노드 사이에 접속되는 소오스와 드레인을 가진 제 2 도전형의 제 3 MOS 트랜지스터와 ; 제2 전압라인과 제 4 노드 사이에 접속된 제 2 도전형의 제 4 MOS 트랜지스터와 ; 상기 제 1 및 제 4 노드 사이에 접속되는 소오스와 드레인을 가진 제1도전형의 제 5 MOS 트랜지스터와, ; 상기 제2 및 제 4 노드 사이에 접속되는 소오스와 드레인을 가진 제 1 도전형의 제 6 MOS 트랜지스터를 포함하며, 상기 제2 및 제 5 MOS 트랜지스터의 게이트가 상기 제 2 노드에 접속되고, 상기 제3 및 제 6 MOS 트랜지스터의 게이트가 상기 제 1 노드에 접속된다.
본 발명에 따르면 다이나믹 랜덤억세스 메모리장치는 제1 및 제 2 비트라인 제1 및 제 2 노드에 각각 접속된 센서회로를 구비하고, 이 센서회로는 제 1 전압라인과 제 3 노드 사이에 접속된 제 1 도전형의 제 1 MOS 트랜지스터와 ; 상기 제1 및 제 3 노드 사이에 접속되는 소오스와 드레인을 가진 제 1 도전형의 제 2 MOS 트랜지스터와 ; 상기 제2 및 제 3 노드 사이에 접속되는 소오스와 드레인을 가진 제 1 도전형의 제 3 MOS 트랜지스터와 ; 제 2 전압라인과 제 4 노드 사이에 접속된 제 1 도전형의 제 4 MOS 트랜지스터와 ; 상기 제1 및 제 4 노드 사이에 접속되는 소오스와 드레인을 가진 제 2 도전형의 제 5 MOS 트랜지스터와 ; 상기 제2 및 제 4 노드 사이에 접속되는 소으스와 드레인을 가진 제2도전형의 제 6 MOS 트랜지스터를 포함하며, 상기 제2 및 제 5 MOS 트랜지스터의 게이트가 상기 제 2 노드에 접속되고, 상기 제3 및 제 6 MOS 트랜지스터의 게이트가 상기 제 1 노드에 접속된다.
따라서 다음에 기술된 본 발명의 목적이 성취된다.
(1) 워드라인과 비트라인 사이의 결합용량에 기인하는 메모리셀 내의 데이터의 파괴를 효과적으로 방지할 수 있는 다이나믹 랜덤억세스 메모리장치를 제공하고, (2) 메모리가 초집적회로 형태이더라도 고 신뢰성을 갖는 다이나믹 랜덤억세스 메모리장치를 제공하며, (3) 주변회로에 의해 발생하는 기판 노이즈에 영향을 받지 않는 다이나믹 랜덤억세스 메모리장치를 제공하고, (4) 내부전압 발생회로를 필요로 하지 않는 다아나믹 랜덤억세스 메모리장치를 제공한다.
본 발명의 여러가지 목적과 장점은 첨부된 도면을 참조하여 이 기술분야에서 숙련된 사람들에 의해 더욱 명백하게 될 것이다.
본 발명에 따르면, 논리값 "0"에 대응하는 메모리셀 내의 전위는 비선택 워드라인의 전위보다 0.3V이상 높다. 따라서 비선택 워드라인의 전위가 비트라인과 워드라인 사이의 용량결합에 의해 상승하더라도 비선택 워드라인의 전위는 논리값 "0"에 대응하는 메모리셀의 전위를 초과하지는 않는다.
제 2 도는 본 발명에 따른 다이나믹 랜덤억세스 메모리장치의 파형도를 나타낸다. 종래의 장치와 달리 논리값 "0"에 대응하는 메모리셀내의 전위 즉, 논리값 "0"에 대응하는 재기록 전압은 제 2 도에서 VB로 표시되는 양만큼 높다.
그러므로 비선택 워드라인의 전위가 워드라인과 비트라인 사이의 용량결합으로 인해 제 2 도에서 곡선(d')으로 표시된 바와 같이 순간적으로 상승하더라도, 논리값 "0"에서 대응하는 메모리셀내의 전위를 초과하지 않으므로 데이터의 파괴가 방지된다. 전압차(VB)의 값은 하기한 바와 같이 0.3V 이상으로 하는 것이 바람직하다. 제3a도는 워드라인(33)과 비트라인(55) 사이의 관계를 나타낸다. 폴리실리콘으로 형성한 제 3 도내의 워드라인(33)은 제 5 도내의 워드라인(30 또는 40)에 대응하고, 비트라인(55)은 제 5 도내의 비트라인(BIT1~BITN)에 대응한다. 참조번호 11은 메모리셀을 나타내고, 44는 워드라인 구동회로이다. 워드라인(33)이 선택되지 않은 경우 비트라인(55)의 대다수의 전위가 상승하고 결합용량(C1)으로 인해 비선택 워드라인(33)의 전위가 상승하게 되므로서 데이터의 파괴가 발생하게 된다. 이러한 현상을 설명하는데 사용되는 등가회로가 제3b도에 도시되어 있다.
제3b도에서 참조번호 200은 워드라인 구동회로(44)에서 풀다운측의 MOS 트랜지스터이고, 34는 제3c도에 도시된 바와같이 워드라인(33)에 평행하고 절연막(600)으로 이어지는 알루미늄 배선이다. 알루미늄 배선(34)은 DRAM에서 워드라인의 지연을 감소시키기 위하여 컨버터(35)에 의해 워드라인(33)의 군데군데에 전기적으로 연결된다. 알루미늄 배선(34)의 각 단면저항은 제3b도에서 RAL로 표시되어 있다. 이들의 등가회로를 사용하여 본 발명들을 다음의 조건하에서 워드라인에서의 전압차(VB)와 풀다운 트랜지스터(200)의 채널폭(WN) 사이의 관계를 알기 위하여 16M DRAM의 회로 파라미터를 추정했다. 그 결과가 제 4 도에 도시되어 있다.
이 시뮬레이션을 회로시뮬레이터 SPICE를 사용하여 실행했다. 비트라인 전위이 최대상승율(즉, 제2도에서의 NC부분)은 대략 108V/S였다. 폴리실리콘의 시트저항은 50
Figure kpo00001
/□이었고, 알루미늄 배선의 시트저항은 0.05
Figure kpo00002
/□였다. 폴리실리콘과 알루미늄 배선 양쪽의 폭은 0.7㎛였다. 워드라인과 비트라인 사이의 결합용량(C1)은 대략 2fF/bit였다. 하나의 워드라인에 접속된 메모리셀의 수는 2048개 였다.
제 4 도에서 보여주는 바와 같이, 풀다운 트랜지스터의 채널길이(WN)가 커지더라도 워드라인(33)에서의 전위상승(제 4 도의 점선, 제3b도의 B부분의 전위)은 워드라인에 평행하게 이어지는 알루미늄 배선(34)(제 4 도의 실선, 제 3 도의 A부분의 전위)에서의 전위상승 보다 더 작아지지 않고 대략 200mV의 일정한 값으로 수렴한다. 실제 DRAM 회로에 있어서, 채널길이(Wn)는 대략 10㎛ 이상이고 이 경우 워드라인 전위의 최대상승은 300mV 이하이다. 이것으로 부터 논리값 "0"에 대응하는 메모리셀내의 전위가 비선택 워드라인의 전위와 0.3V 이상 상승하면 충분하다는 것을 알 수가 있다.
이 실시예의 구체적인 기술에 앞서, 이 실시예의 보다 나은 이해증진을 위해 센서증폭기와 센서증폭기 제어회로(통상의 풀업 트랜지스터와 풀다운 트랜지스터 참조)에 대하여 설명한다. 최상의 DRAM에 있어서 전류는 공통라인(60, 70)을 통해 센서증폭기(SA1-SAN)에서 풀업되고 풀다운 된다(제 5 도).
제 1 도를 참조하여 상술한 조건을 실현하기 위한 회로구성의 일 실시예를 기술한다. 제 1 도에서 도시된 실시예는 워드라인의 전위상승을 방지할 수 있도록 풀다운 트랜지스터(M4)가 P채널이라는 점에 특징이 있다. 전술한 바와 같이, 종래 장치에서의 풀업 트랜지스터는 N채널을 갖는다. 제 1 도의 실시예에서 제 1 비트라인(BIT)은 제 1 노드(1)에 접속되고, 제 2 비트라인(BIT)은 제 2 노드(2)에 접속된다. N채널 MOS 트랜지스터(M1)의 드레인과 소오스는 제 1 전원라인(5)과 제 3 노드(3)에 접속된다. 제 3 노드는 제 5 도에 도시된 공통 풀업라인(70)에 대응한다. P채널 MOS 트랜지스터(M2)는 노드(1,3) 사이에 접속되고, P채널 MOS 트랜지스터(N3)는 노드(2, 3) 사이에 접속된다. P채널 MOS 트랜지스터(M4)의 소오스와 드레인은 제 2 전원라인(6) (이 실시예에서 접지라인)과 공통 풀업라인(60)에 대응하는 제 4 노드(4)에 접속된다. N채널 MOS 트랜지스터 (M5)는 노드)(1, 4) 사이에 접속되고, N채널 MOS 트랜지스터(M6)은 노드(2, 4) 사이에 접속된다. 트랜지스터(M2. M4)의 게이트는 노드(2)에 접속되고, 트랜지스터(M3, M6)의 게이트 노드(1)에 접속된다. MOS 트랜지스터(M2, M3, M5, M6)는 CMOS형 플립플롭회로를 갖는 센서증폭기를 구성하고, 이 회로는 제 5 도에 도시된 센서증폭기 (SA1~SAN)에 대응한다. 본 실시예의 센서증폭기는 풀업트랜지스터(M1)가 P형 대신에 N형이고, 마이너스(접지)레벨에 접속된 풀다운 트랜지스터(M4)가 N형 대신에 P형이라는 점에서 종래의 센서증폭기와는 다르다.
제 1 전원라인(5)의 전압이 5V이고 제 2 전원라인의 전압이 0V이면, 제1도에 도시된 센서증폭기를 사용하는 메모리장치내의 비트라인(BIT1,BIT)의 전위는 각각 제2도에서 곡선 c 및 b로 나타내는 바와 같이 변화한다.
본 발명에 따른 메모리장치에서 논리값 "0"에 저장되는 메모리셀의 전위와 비선택 워드라인의 전원 사이의 전위차(VB)는 다음의 이유 때문에 P채널 MOS 트랜지스터 (M4) (약 1V)의 스레숄드전압(VTP)과 같게된다. P채널 MOS 트랜지스터(M4)의 소오스는 노드(4)에 접속되고 트랜지스터(M4)는 게이트(G4)의 전위에 0V의 전압이 인가되므로서 구동된다. 그러나 트랜지스터(M4)를 내장하는 회로가 소위 소오스 플라워회로로 구성되기 때문에 노드(4)의 전위를 스레숄드전압(VTP) (약 1V) 이하로 낮출수가 없다.
워드라인 선택으로 선택된 워드라인의 전위를 플러스 전원의 전위와 동일 레벨로 설정했을 경우, 논리값 "1"에 대응하는 메모리셀 워드라인 선택에서의 전위레벨 사이의 전위차(VU)는 N채널 MOS 트랜지스터(M1)의 스레숄드전압(VTN) (약 1V)과 동일하게 된다. 메모리셀에서 스위칭 트랜지스터의 드레인과 소오스의 사이에 나타내는 최대전압은 3V로 선택할 수 있다. 따라서 소오스와 드레인사이에 인가되는 큰 전압을 신속하게 저하시킬수가 있기 때문에 트랜지스터의 신뢰성이 증진된다. 제 9 도에 도시된 바와같이 종래 기술에 있어서는 외부 전원공급전압 Vccext(=5V)이 다운컨버터(90)에 의해 내부전압 Vlnt(=3V)으로 감소되고, 내부전압(Vlnt)이 풀업 트랜지스터(91)에 인가되므로, 상대적으로 낮은 전압이 비트라인(BIT, BIT)에 공급된다. 이것으로 인해 스위칭 트래지스터의 소오스 드레인 전압이 3V가 되므로서 트랜지스터의 신뢰성을 보장하고 있다. 실질적으로 점유면적이 넓고 전력소모가 크며 Vccext와 Vlnt양쪽의 배선을 갖는 등의 여러가지 단점을 갖는 다운컨버터를 사용하는 그러한 종래의 구성은 LSI칩으로 구성해야 할 필요가 있다. 본 발명은 이러한 결점들 또한 제거할 수가 있다.
상기한 바로 부터 명백한 바와 같이 바람직한 실시예에서는 논리값 "0"에 대응하는 메모리셀 내의 전위를 비선택 워드라인의 전위보다 0.3V 이상 높게할 수가 있다.
본 발명은 다이나믹 랜덤억세스 메모리장치가 주변회로에서 발생되는 기판노이드에 쉽게 영향을 받지 않는다는 또 다른 장점을 갖는다. 주변회로로부터의 노이즈에 의해 기판의 전위가 상승하고 기판상에형성된 PN 다이오드를 갖는 메모리셀의 전위가 다이오드의 턴온 전압을 초과하게 되면, 종랭 메모리장치의 메모리셀내에 저장된 데이터는 파괴된다. 이와 반대로 본 발명에 따르면, 논리값 "0"에 대응하는 메모리셀 내의 전위는 기판전압의 전위보다 0.3V 이상 높게 설정된다. 따라서 본 발명의 메모리장치에서는 0.6V와 0.3V의 합(즉, 0.9V~1V) 이상의 노이즈가 기판상에 축적될 때까지 데이터의 파괴가 발생하지 않는다.
상술한 실시예에 있어서, N채널 트랜지스터(M1)로 사용하여 센서증폭기를 구성하는 트랜지스터의 최대소오스-드레인 전압을 감소시키므로서 트랜지스터의 신뢰도가 증진된다. 메모리장치가 충분한 신뢰도를 갖도록 설계된 경우 풀업 트랜지스터는 P형으로 해도 된다. 이경우 센서회로는 고속으로 작동한다.
바람직한 실시예에 있어서, 센서증폭기는 CMOS형 플립플롭회로를 구비한다. 마이너스(접지) 전원측에서의 풀업 트랜지스터를 N형 대신에 P형으로 하는 경우, 센서증폭기는 단지 N MOS 트랜지스터로 구성해도 된다.
P형 트랜지스터가 메모리셀에서 스위칭 트랜지스터로 사용되는 경우, 본 발명에 따른 메모리장치는 상술한 각 트랜지스터의 도전형을 다른 도전형으로 대신하여 실현할 수도 있고, 또한 전압공급라인의 연결위치를 서로 재배치하여 실현할 수도 있다. 이경우 제 1 도에서의 전원과 접지의 위치가 서로 바뀌게 되고, 전력원은 부전압을 발생한다. 워드라인의 전위는 0V~-5V가 된다. 워드라인의 전위가 0V인 경우 메모리셀은 선택되지 않고, -5V인 경우 메모리셀은 선택된다. 비트라인의 전위는 -1V( :"0")~-4V( :"1")가 된다.
본 발명은 본 발명의 범위와 취지에 벗어남이 없이 본 기술분야에서 숙련된 사람들에 의해 여러가지 변경이 쉽게 가능한 것으로 이해되어야 한다. 따라서 첨부된 청구범위는 기재된 설명으로 한정하려고 하는 것이 아니라 오히려 본 발명이 속하는 기술분야에서 숙련된 사람들에 의해 동등물로써 취급되어지는 모든 특징을 포함하여 본 발명에 있는 특허받을 만한 신규성의 모든 특징을 포함하는 것으로 해석되어야 한다.

Claims (4)

  1. "0"의 논리값이 기록될 때 제 1 신호전위를 갖는 적어도 하나의 비선택 메모리셀과, "1"의 논리값이 기록될 때 제 2 신호전위를 갖는 적어도 하나의 선택메모리셀을 가진, 사용을 위한 선택과 비선택 상태의 유지가 가능한 복수의 메모리셀과, 상기 선택메모리셀에 접속되어 상기 제 2 신호전위 보다 높은 신호전위를 갖는 제 1 워드라인셋트와, 상기 비선택 메모리셀에 접속되어 상기 제 1 신호전위 보다 소정값 만큼 낮은 신호 전위를 갖는 제 2 워드라인 셋트를 포함하는 것을 특징으로 하는 다이나믹 랜덤억세스 메모리장치.
  2. 제 1 항에 있어서, 상기 소정값이 0.3V 이상인 것을 특징으로 하는 다이나믹 랜덤억세스 메모리장치.
  3. 제1 및 제 2 비트라인이 제1 및 제 2 노드에 각각 접속되어 있는 센서회로를 구비하는 다이나믹 랜덤억세스 메모리장치에 있어서, 상기 센서회로는, 제 1 전압라인과 제 3 노드 사이에 접속되는 N형과 제 1 MOS 트랜지스터와 ; 상기 제1 및 제 3 노드 사이에 접속되는 소오스와 드레인을 가진 P형의 제 2 MOS 트랜지스터와 ; 상기 제2 및 제 3 노드 사이에 접속되는 소오스와 드레인을 가진 P형의 제 3 MOS 트랜지스터와 ; 제 2 전압라인과 제 4 노드 사이에 접속된 P형의 제 4 MOS 트래지스터와 ; 상기 제1 및 제 4 노드 사이에 접속되는 소오스와 드레인을 가진 N형의 제 5 MOS 트랜지스터와 ; 상기 제2 및 제 4 노드 사이에 접속되는 소오스와 드렌인을 가진 N형의 제 6 MOS 트랜지스터를 포함하며, 상기 제2 및 제 5 MOS 트랜지스터의 게이트가 상기 제 2 노드에 접속되고, 상기 제3 및 제 6 MOS 트랜지스터의 게이트가 상기 제 1 노드에 접속된 것을 특징으로 하는 다이나믹 랜덤억세스 메모리장치.
  4. 제1 및 제 2 비트라인이 제1 및 제 2 노드에 각각 접속되어 있는 센서회로를 구비한 다이나믹 랜덤억세스 메모리장치에 있어서, 상기 센서회로는 ; 제 1 전압라인과 제 3 노드 사이에 접속되는 N형의 제 1 MOS 트랜지스터와 ; 상기 제1 및 제 3 노드 사이에 접속되는 소오스와 드레인을 가진 N형의 제 2 MOS 트랜지스터와 ; 상기 제2 및 제 3 노드 사이에 접속되는 소오스와 드레인을 가진 N형의 제 3 MOS 트랜지스터와 ; 제 2 전압라인과 제 4 노드 사이에 접속된 N형의 제 4 MOS 트랜지스터와 ; 상기 제1 및 제 4 노드 사이에 접속되는 소오스와 드레인을 가진 P형의 제 5 MOS 트랜지스터와 ; 상기 제2 및 제 4 노드 사이에 접속되는 소오스와 드레인을 가진 P형의 제 6 MOS 트랜지스터를 포함하며, 상기 제2 및 제 5 MOS 트랜지스터의 게이트가 상기 제 2 노드에 접속되고, 상기 제3 및 제 6 MOS 트랜지스터의 게이트가 상기 제 1 노드에 접속되는 것을 특징으로 하는 다이나믹 랜덤억세스 메모리장치
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