KR950011643B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1a도 내지 제1g도는 본 발명에 따라 반도체장치를 제조하는 과정을 나타내는 단면도.
제2도는 비트선 콘택 및 전하보존전극 콘택이 없는 경우의 본 발명에 따른 반도체장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자분리절연막
3 : 드레인전극 3' : 소오스전극
4 : 게이트전극 5 : 제1차 절연막
6 : 제1차 절연막 스페이서 7 : 제2차 절연막
8 : 커플링 방지용 전도물질 9 : 제3차 절연막
10 : 감광막(비트선 콘택마스크) 11 : 제2차 스페이서용 절연막
11' : 제2차 절연막 스페이서 12 : 비트선
13 : 제4차절연막 14 : 감광막(전하보존전극 콘택마스크)
15 : 제3차 스페이서용 절연막 15' : 제3차 절연막 스페이서
16 : 전하보존 전극
본 발명은 고집적 반도체장치 및 그 제조방법에 관한 것으로, 특히 워드선과 비트선 사이에 전도물질을 첨가시키고 상기 전도물질에 일정전압을 인가하여 캐패시터 커플링을 방지하며, 아울러 비트선 콘택 및 전하보존전극 콘택을 자기정렬형(self-alignment)으로 형성할 수 있는 반도체장치 및 그 제조방법에 관한 것이다.
종래의 비트선을 캐패시터이전에 형성하는 비트선 차폐형 캐패시터 셀 구조(bit line shielded capacitor cell)에서는 플레이트 전극을 비트선과, 워드선을 스트랩핑(strapping)하는 메탈선 사이에 놓음으로써, 셀 동작시 비트선의 전압과 워드선의 전압이 변할때 상기 일정전위를 갖는 플레이트 전극을 사용하여 상기 비트선과 메탈선 사이의 캐패시터 커플링 문제를 감소시켰다. 그러나 이 구조에서는 여전히 비트선과 워드선용 게이트전극과는 캐패시터 커플링 문제를 안고 있기 때문에 근본적으로 비트선과 워드선 사이의 캐패시터 커플링 문제를 해결하지 못하고 있다.
본 발명에 의한 캐패시터 셀 구조에서는 비트선 콘택 및 전하보존전극 콘택 부분을 제외한 메모리 셀영역에 워드선용 게이트전극과 비트선 사이의 절연막 사이에 일정전위를 갖는 캐패시터 커플링 방지용 전도물질을 형성함으로써 캐패시터 문제를 완전히 해결할 수 있으며, 또한 상기 캐패시터 커플링 방지용 전도물질을 콘택형성시 식각장벽층으로 사용함으로써 자기정렬형 콘택을 형성할 수 있다.
일반적으로 반도체장치를 제조하는데 있어서 비트선 또는 전하보존전극을 게이트에 이웃한 소오스/드레인 전극에 접속시키기 위한 콘택을 형성하기 위해서 상부의 비트선 또는 전하보존전극이 소오스/드레인전극에 접속될때 게이트전극과는 절연되어야 하므로 게이트전극 마스크와 콘택마스크를 설계하는데 있어서 일정한 설계규칙에 따른다. 즉, 게이트전극 마스크와 콘택마스크 사이는 마스크 제작 및 웨이퍼상에서의 사진식각 공정중에 발생될 수 있는 CD(Critical Dimension)변화, 마스크 정렬시 발생될 수 있는 미스얼라인먼트 허용한도(MISALIGNMENT TOLERANCE) 등을 고려해야 하며, 절연물질 두께만큼의 일정거리를 반드시 떨어져 있어야 한다. 그러므로 접속되는 부분의 면적이 그만큼 커지게 된다.
이와 같은 문제점을 해결하기 위해 사용되는 종래의 자기정렬형 콘택구조는 수직한 방향으로 급격한 단차가 형성되어 콘택형성후 전도물질을 형성하고, 패턴닝하는 과정에서 감광막현상시 불량이 발생될 가능성이 크며, 또한 전도물질 식각시 단차의 측벽부분에 일부 전도물질이 식각되지 않고 남게 되어 전도선의 단락을 발생할 수 있다.
본 발명은 게이트전극 및 소오스/드레인전극을 형성하고 전체적으로 절연막을 형성하되, 상기 게이트전극 상부 및 측벽의 절연막 두께는 상기의 소오스/드레인전극 상부의 절연막 두께보다는 두껍게 형성하고, 상기의 캐패시터 커플링 방지를 위한 전도물질을 형성한 후 계속하여 절연물질을 형성하고 평탄화하여 이후 형성되는 전도물질의 패턴닝을 충분히 용이하게 한 다음 드레인전극 상부에 비트선 콘택을 형성하되, 콘택마스크가 드레인전극에 이웃한 게이트전극 일정부분까지 형성되더라도 콘택식각시 먼저 커플링 방지용 전도물질을 식각장벽층으로 하여 그 상부의 절연막을 완전히 제거하고 하부의 절연막을 식각장벽층으로 하여 전도물질을 식각한 후 최종적으로 드레인전극 바로 상부의 절연막을 적당히 제거함으로써 게이트전극 상부 및 측벽에는 절연목적의 절연막이 충분히 남게 한다.
따라서, 본 발명에 의하면, 게이트전극 상부에 층간 절연목적으로 형성되어 있는 일정두께의 제1차 층간 절연막과, 상기 제1차 층간 절연막상부에 비트선 콘택 및 전하보존전극 콘택영역을 제외한 나머지 메모리셀 영역에 형성되어 있는 일정두께의 캐패시터 커플링 방지용 전도물질과, 상기 캐패시터 커플링 방지용 전도물질 상부에 형성되어 있는 층간 절연목적의 제2차 층간 절연막과, 상기 제2차 층간절연막상부에 형성되어 있는 비트선과, 상기 비트선 상부에 형성되어 있는 제3차 층간절연막과, 상기 제3차 층간절연막 상부에 형성되어 있는 캐패시터를 구비하는 반도체장치가 제공된다.
또한, 본 발명은 상술한 바와같은 반도체장치를 제조하는 방법을 제공하려는 것으로, 본 발명의 반도체장치 제조방법은, 반도체 기판 일정부분에 소자분리 절연막을 형성하고, 게이트전극과 소오스, 드레인전극을 형성하되, 게이트전극 상부 및 측벽에 층간절연목적의 제1차 절연막을 형성하고, 소오스, 드레인전극 상부에는 상기 게이트전극 상부 및 측벽에 형성된 절연막의 두께에 비해 얇은 절연막을 형성하는 공정과, 전체적으로 제2차 절연막을 형성하고, 커플링 방지용 전도물질을 형성한 후 제3차 절연막을 형성하여 평탄화한 다음, 드레인전극 상부에 비트선 콘택마스크를 형성하되, 상기 제3차 절연막은 충분히 평탄화되어 이후 형성되는 비트선을 패턴닝하기 위한 사진식각공정을 용이하게 하는 공정과, 상기 비트선 콘택마스크를 이용하여 상기 커플링 방지용 전도물질을 식각장벽층으로 하여 상기 평탄화된 제3차 절연막을 완전히 식각하고, 이어 제2차 절연막을 식각장벽층으로 하여 상기의 커플링 방지용 전도물질을 식각하고, 하부의 제2차 절연막을 식각하여 비트선 콘택을 형성하되, 게이트전극 상부 및 측벽에는 층간절연목적의 일정 두께의 절연막이 남도록 하는 공정과, 전체적으로 스페이서 형성용 절연막을 형성하고 에치백함으로써 비트선 콘택측벽에 절연막 스페이서를 형성하면서 드레인전극은 노출되도록 하여 비트선과 커플링 방지용 전도물질을 절연시키도록 하는 공정과, 드레인전극에 접속되는 비트선을 형성하고 전체적으로 제4차 절연막을 형성하여 평탄화한 후 소오스전극 상부에 전하보존전극 콘택마스크를 형성하되, 상기 제4차 절연막은 충분히 평탄화되어 이후 형성되는 전하보존전극을 패턴닝하기 위한 사진식각공정을 용이하게 하는 공정과, 상기 소오스전극 상부에 형성된 전하보존전극 콘택마스크를 이용하여 상기 커플링 방지용 전도물질을 식각장벽층으로하여 상기 평탄화된 제4차 절연막 및 제3차 절연막을 완전히 식각하고, 이어 제2차 절연막을 식각장벽층으로 하여 커플링 방지용 전도물질을 식각한 후, 하부의 제2차 절연막을 식각하여 전하보존전극 콘택을 형성하되, 게이트전극 상부 및 측벽에는 층간절연목적의 일정 두께의 절연막이 남도록 하는 공정과, 전체적으로 스페이서 형성용 절연막을 형성하고 에치백함으로써 전하보존전극 콘택 측벽에 절연막 스페이서를 형성하면서 소오스전극은 노출되도록 하여 전하보존전극과 커플링 방지용 전도물질을 절연시키도록 하는 공정과, 소오스전극에 접속되는 전하보존전극을 형성하는 공정을 포함한다.
본 발명을 첨부한 도면을 참조하여 설명하면 다음과 같다.
제1a도는 반도체 기판(1) 일정부분에 소자분리 절연막(2)을 형성하고, 게이트전극(4)과 소오스, 드레인전극(3', 3)를 형성하되, 게이트전극(4) 상부에 층간절연목적의 제1차 절연막(5)이 형성되고, 게이트전극(4) 측벽에도 층간절연목적의 제1차 절연막 스페이서(6)가 형성되나, 소오스, 드레인전극(3', 3) 상부에는 절연막이 없는 상태를 나타낸 단면도이다. 여기서, 상기 소오스, 드레인전극(3',3) 상부에도 절연막이 일정두께 형성될 수 있으며, 그 경우에 소오스, 드레인전극(3',3)상부의 절연막두께는 게이트전극(4) 상부 및 측벽에 형성된 절연막의 두께에 비해 얇게 형성하여 상기 게이트전극(4)의 상부 및 측벽에 형성된 절연막 두께에서 상기 소오스, 드레인전극(3', 3) 상부의 절연막두께를 제거하더라도 충분히 층간절연목적을 달성할 수 있는 절연막두께가 되도록 한다.
제1b도는 제1a도에 이어 전체적으로 제2차 절연막(7)을 형성하고, 그 위에 다결정실리콘 또는 아몰포스 실리콘 재질의 커플링 방지용 전도물질(8)을 형성한후, 계속하여 BPSG(BORO-PHOSPHO-SILICATE-GLASS) 또는 USG(UNDOPED-SILICATE-GLASS)로 이루어진 제3차 절연막(9)을 형성하여 평탄화한 다음, 감광막(10)을 코팅하고, 드레인전극(3) 상부에 비트선 콘택마스크를 형성한 상태의 단면도로서, 상기 제3차 절연막(9)은 충분히 평탄화되어 이후 형성되는 비트선을 패턴닝하기 위한 사진식각공정을 용이하게 하며, 상기 드레인전극(3) 상부에 형성된 비트선 콘택마스크는 상기 드레인전극(3)에 이웃한 게이트전극의 일정부분까지 확장된다.
제1c도는 비트선 콘택마스크(10)를 이용하여 상기 커플링 방지용 전도물질(8)을 식각장벽층으로 하여 상기 평탄화된 제3차 절연막(9)을 완전히 식각한 상태의 단면도이다.
제1d도는 제1c도에 이어 제2차 절연막(7)을 식각장벽층으로 하여 커플링 방지용 전도물질(8)을 식각하고, 하부의 제2차 절연막(7)을 식각하되 게이트전극(4) 상부 및 측벽에는 층간절연목적의 일정두께의 절연막이 남도록 하며, 이후 제2차 스페이서용 절연막(11)을 형성한 상태의 단면도로서, 상기 커플링 방지용 전도물질(8) 식각시 게이트전극(4)에 의해 형성된 수직한 방향의 단자를 고려하여 비교적 등방성 식각특성을 갖는 화학물질을 사용할 수 있다.
이 경우 콘택내의 상기 커플링 방지용 전도물질(8)의 식각면은 절연막(9, 7)의 식각면보다 안쪽으로 형성된다.
제1e도는 제2차 스페이서 형성용 절연막(11)을 에치백함으로써 비트선 콘택 측벽에 제2차 절연막 스페이서(11')를 형성하여 비트선(12)과 커플링 방지용 전도물질(8)을 절연시키도록 한 후 드레인전극(3)에 접속되는 비트선(12)을 형성 다음 전체적으로 제4차 절연막(13)을 형성하여 평탄화한 다음, 감광막(14)을 코팅하고 소오스전극(3') 상부에 전하보존전극 콘택마스크를 형성한 상태의 단면도인데, 여기서, 커플링 방지용 전도물질(8)과 비트선(12)과의 절연을 위해 절연막 스페이서(11')를 형성시키는 대신에 노출된 커플링 방지용 전도물질(8)을 산화시켜 상기 전도물질(8)과 비트선(12)을 절연시킬 수도 있다.
BPSG(BORO-PHOSPHO-SILICATE-GLASS)등으로 만들어지는 상기 제4차 절연막(13)은 충분히 평탄화되어 이후 형성되는 전하보존전극을 패턴닝하기 위한 사진식각공정을 용이하게 하며, 상기 소오스전극(3') 상부에 형성된 전하보존전극 콘택마스크는 상기 소오스전극(3')에 이웃한 게이트전극의 일정부분까지 확장된다.
제1f도는 전하보존전극 콘택마스크(14)를 이용하고 상기 커플링 방지용 전도물질(8)을 식각장벽층으로 하여 상기 평탄화된 제4차 절연막(13) 및 제3차 절연막(9)을 완전히 식각하고, 이어 제2차 절연막(7)을 식각장벽층으로 하여 커플링 방지용 전도물질(8)을 식각한 후, 하부의 제2차 절연막(7)을 식각하되 게이트전극(4) 상부 및 측벽에는 층간절연목적의 일정두께의 절연막이 남도록 하며, 이후 제3차 스페이서용 절연막(15)을 형성한 상태의 단면도로서, 상기 커플링 방지용 전도물질(8) 식각시 게이트전극(4)에 의해 형성된 수직한 방향의 단차를 고려하여 비교적 등방성 식각 특성을 갖는 화학물질을 사용할 수 있으며 그 경우 콘택내의 상기 커플링 방지용 전도물질(8)의 식각면은 절연막(13, 9, 7)의 식각면보다 안쪽으로 형성된다.
제1g도는 제3차 스페이서 형성용 절연막(15)을 에치백함으로써 전하보존전극 콘택 측벽에 제3차 절연막 스페이서(15')를 형성하여 전하보존전극(16)과 커플링 방지용 전도물질(8)을 절연시키도록 한 후 소오스전극(3')에 접속되는 전하보존전극(16)을 형성한 상태의 단면도이다. 여기서, 커플링 방지용 전도물질(8)과 전하보존전극(16)과의 절연을 위해 절연막 스페이서(15')을 형성시키는 대신에 노출된 커플링 방지용 전도물질(8)을 산화시켜 상기 전도물질(8)과 전하보존전극(16)을 절연시킬 수도 있다. 상술한 바와같은 공정이 후에 계속하여 캐패시터 유전체막과 플레이트전극을 형성할 수 있다.
제2도는 비트선 콘택과 전하보존전극 콘택이 형성되지 않는 부분으로써 비트선까지 형성한 상태의 단면도로서, 게이트전극(4)과 비트선전극(12) 사이에 커플링 방지용 전도물질(8)이 완전히 덮고 있는 상태를 나타낸다.
이상, 첨부된 도면을 참고로 하여 상세히 설명된 바와 같이, 본 발명에 의한 캐패시터 셀 구조를 가진 반도체장치에서는 비트선 콘택 및 전하보존전극 콘택 부분을 제외한 메모리 셀 영역에서 일정 전위를 갖는 캐패시터 커플링 방지용 전도물질이 워드선용 게이트전극과 비트선간의 절연막 사이에 형성되어 있으며, 상기 캐패시터 커플링 방지용 전도물질은 콘택 형성시 식각장벽층으로 사용되어 자기정렬형 콘택을 형성할 수 있다. 또한, 캐패시터 커플링 방지용 전도물질은 Vcc/2 전위에 연결되거나 접지(Ground)에 연결되어 일정전위로 유지될 수 있다.
상기한 바와같이 본 발명에 의하면 캐패시터 커플링 문제를 해결할 수 있으며, 또한 비트선 콘택 및 전하보존전극 콘택을 자기정렬형으로 형성하여 집적도를 증가시킬 수 있다.

Claims (17)

  1. 반도체 기판에 게이트전극과 소오스/드레인전극이 형성되는 MOSFET소자에서 드레인전극에는 비트선이 연결되고 소오스전극에는 캐패시터가 연결되어 있는 메모리 셀 영역을 가진 반도체장치에 있어서, 게이트전극 상부에 층간절연목적으로 형성되어 있는 일정두께의 제1차 층간절연막(5, 6, 7)과, 상기 제1차 층간절연막(5, 6, 7) 상부에 비트선 콘택 및 전하보존전극 콘택영역을 제외한 나머지 메모리 셀 영역에 형성되어 있는 일정두께의 캐패시터 커플링 방지용 전도물질(8)과, 상기 캐패시터 커플링 방지용 전도물질(8) 상부에 형성되어 있는 층간절연목적의 제2차 층간절연막(9)과, 상기 제2차 층간절연막 상부에 형성되어 있는 비트선(12)과, 상기 비트선 상부에 형성되어 있는 제3차 층간절연막(13, 15)과, 상기 제3차 층간절연막 상부에 형성되어 있는 캐패시터를 구비하는 반도체장치.
  2. 제1항에 있어서, 상기 캐패시터 커플링 방지용 전도물질에는 일정한 전위가 가해지도록 되어 있는 반도체장치.
  3. 제2항에 있어서, 상기 캐패시터 커플링 방지용 전도물질에 가해지는 일정 전위는 Vcc/2인 반도체장치.
  4. 제2항에 있어서, 상기 캐패시터 커플링 방지용 전도물질에 가해지는 일정 전위가 외부공급전압인 Vcc와 접지전위 사이의 임의의 전위를 사용하는 반도체장치.
  5. 제1항에 있어서, 상기 캐패시터 커플링 방지용 전도물질은 플로우팅(FLOATING) 되어 있는 반도체장치.
  6. 제1항에 있어서, 상기 캐패시터 커플링 방지용 전도물질은 다결정 실리콘 또는 아몰포스 실리콘으로 되어 있는 반도체장치.
  7. 반도체 기판에 게이트전극과 소오스/드레인전극이 형성되는 MOSFET소자의 드레인전극에는 비트선이 연결되고, 상기 비트선 상부에 형성된 캐패시터가 소오스전극에 접속된 반도체 기억장치에서, 상기 게이트전극과 비트선 사이에 캐패시터 커플링 방지용 전도물질을 형성하여, 또한 상기 캐패시터 커플링 방지용 전도물질을 콘택형성시 식각장벽층으로 사용함으로써 자기정렬형 콘택을 형성할 수 있는 반도체장치 제조방법에 있어서, 반도체 기판(1) 일정부분에 소자분리 절연막(2)을 형성하고, 게이트전극과 소오스, 드레인전극을 형성하되, 게이트전극, 상부 및 측벽에 층간절연목적의 제1차 절연막(5)을 형성하고, 소오스, 드레인전극 상부에는 상기 게이트전극 상부 및 측벽에 형성된 절연막의 두께에 비해 얇은 절연막을 형성하는 공정과, 전체적으로 제2차 절연막(7)을 형성하고, 커플링 방지용 전도물질(8)을 형성한 후 제3차 절연막(9)을 형성하여 평탄화한 다음, 드레인전극 상부에 비트선 콘택마스크(10)를 형성하되, 상기 제3차 절연막은 충분히 평탄화되어 이후 형성되는 비트선을 패턴닝하기 위한 사진식각공정을 용이하게 하는 공정과, 상기 비트선 콘택마스크(10)를 이용하여 상기 커플링 방지용 전도물질(8)을 식각장벽층으로 하여 상기 평탄화된 제3차 절연막(9)을 완전히 식각하고, 이어 제2차 절연막(7)을 식각장벽층으로 하여 상기의 커플링 방지용 전도물질(8)을 식각하고, 하부의 제2차 절연막을 식각하여 비트선 콘택을 형성하되, 게이트전극 상부 및 측벽에는 층간절연목적의 일정 두께의 절연막이 남도록 하는 공정과, 전체적으로 스페이서 형성용 절연막(11)을 형성하고 에치백함으로써 비트선 콘택 측벽에 절연막 스페이서(11')를 형성하면서 드레인전극은 노출되도록 하여 비트선과 커플링 방지용 전도물질을 절연시키도록 하는 공정과, 드레인전극에 접속되는 비트선(12)을 형성하고 전체적으로 제4차 절연막(13)을 형성하여 평탄화한 후 소오스전극 상부에 전하보존전극 콘택마스크(14)를 형성하되, 상기 제4차 절연막은 충분히 평탄화되어 이후 형성되는 전하보존전극을 패턴닝하기 위한 사진식각공정을 용이하게 하는 공정과, 상기 소오스전극 상부에 형성된 전하보존전극 콘택마스크(14)를 이용하여 상기 커플링 방지용 전도물질을 식각장벽층으로 하여 상기 평탄화된 제4차 절연막(13) 및 제3차 절연막(9)을 완전히 식각하고, 이어 제2차 절연막을 식각장벽층으로 하여 커플링 방지용 전도물질을 식각한 후, 하부의 제2차 절연막을 식각하여 전하보존전극 콘택을 형성하되, 게이트전극 상부 및 측벽에는 층간절연목적의 일정 두께의 절연막이 남도록 하는 공정과, 전체적으로 스페이서 형성용 절연막(15)을 형성하고 에치백함으로써 전하보존전극 콘택 측벽에 절연막 스페이서(15')를 형성하면서 소오스전극(3')은 노출되도록 하여 전하보존전극과 커플링 방지용 전도물질을 절연시키도록 하는 공정과, 소오스전극(3')에 접속되는 전하보존전극(16)을 형성하는 공정을 포함하는 반도체장치 제조방법.
  8. 제7항에 있어서, 상기 드레인전극 상부에 형성되는 비트선 콘택마스크는 상기 드레인전극에 이웃한 게이트전극의 일정부분까지 걸쳐져 있는 반도체장치 제조방법.
  9. 제7항에 있어서, 상기 소오스전극 상부에 형성하는 전하보존전극 콘택마스크는 상기 소오스전극에 이웃한 게이트전극의 일정부분까지 걸쳐 있는 반도체장치 제조방법.
  10. 제7항에 있어서, 상기 커플링 방지용 전도물질은 다결정 실리콘 또는 아몰포스 실리콘으로 되어 있는 반도체장치 제조방법.
  11. 제7항에 있어서, 상기 제3차 절연막 및 제4차 절연막은 BPSG(BORO-PHOSPHO-SILICATE-GLASS) 또는 USG(UNDOPED SILICATE GLASS)와 BPSG(BORO-PHOSPHO-SILICATE-GLASS) 2층 구조로 되어 있는 반도체장치 제조방법.
  12. 반도체 기판에 게이트전극과 소오스/드레인전극이 형성되는 MOSFET소자의 드레인전극에는 비트선이 연결되고, 상기 비트선 상부에 형성된 캐패시터가 소오스전극에 접속된 반도체 기억장치에서, 상기 게이트전극과 비트선 사이에 캐패시터 커플링 방지용 전도물질을 형성하며, 또한 상기 캐패시터 커플링 방지용 전도물질을 콘택형성시 식각장벽층으로 사용함으로써 자기정렬형 콘택을 형성할 수 있는 반도체장치 제조방법에 있어서, 반도체 기판(1) 일정부분에 소자분리 절연막(2)을 형성하고, 게이트전극과 소오스, 드레인전극을 형성하되, 게이트전극 상부 및 측벽에 층간절연목적의 제1차 절연막(5)을 형성하고, 소오스, 드레인전극 상부에는 상기 게이트전극 상부 및 측벽에 형성된 절연막의 두께에 비해 얇은 절연막을 형성하는 공정과, 전체적으로 제2차 절연막(7)을 형성하고, 커플링 방지용 전도물질(8)을 형성한 후 제3차 절연막(9)을 형성하여 평탄화한 다음, 드레인전극 상부에 비트선 콘택마스크(10)를 형성하되, 상기 제3차 절연막은 충분히 평탄화되어 이후 형성되는 비트선을 패턴닝하기 위한 사진식각공정을 용이하게 하는 공정과, 상기 비트선 콘택마스크(10)를 이용하여 상기 커플링 방지용 전도물질(8)을 식각장벽층으로 하여 상기 평탄화된 제3차 절연막(9)을 완전히 식각하고, 이어 제2차 절연막(7)을 식각장벽층으로 하여 상기의 커플링 방지용 전도물질(8)을 식각하고, 하부의 제2차 절연막을 식각하여 비트선 콘택을 형성하되, 게이트전극 상부 및 측벽에는 층간절연목적의 일정 두께의 절연막이 남도록 하는 공정과, 비트선 콘택측벽에 노출된 커플링 방지용 전도물질을 산화하여 비트선과 커플링 방지용 전도물질을 절연시키도록 하는 공정과, 드레인전극에 접속되는 비트선(12)을 형성하고 전체적으로 제4차 절연막(13)을 형성하여 평탄화한 후 소오스전극 상부에 전하보존전극 콘택마스크를 형성하되, 상기 제4차 절연막은 충분히 평탄화되어 이후 형성되는 전하보존전극을 패턴닝하기 위한 사진식각공정을 용이하게 하는 공정과, 상기 소오스전극 상부에 형성된 전하보존전극 콘택마스크(14)를 이용하여 상기 커플링 방지용 전도물질을 식각장벽층으로 하여 상기 평탄화된 제4차 절연막(13) 및 제3차 절연막(9)을 완전히 식각하고, 이어 제2차 절연막을 식각장벽층으로 하여 커플링 방지용 전도물질을 식각한 후, 하부의 제2차 절연막을 식각하여 전하보존전극 콘택을 형성하되, 게이트전극 상부 및 측벽에는 층간절연목적의 일정 두께의 절연막이 남도록 하는 공정과, 전하보존전극 콘택 측벽에 노출된 커플링 방지용 전도물질을 산화하여 전하보존전극과 커플링 방지용 전도물질을 절연시키도록 하는 공정과, 소오스전극(31)에 접속되는 전하보존전극(16)을 형성하는 공정을 포함하는 반도체장치 제조방법.
  13. 제12항에 있어서, 상기 드레인전극 상부에 형성되는 비트선 콘택마스크는 상기 드레인전극에 이웃한 게이트전극의 일정부분까지 걸쳐 있는 반도체장치 제조방법.
  14. 제12항에 있어서, 상기 소오스전극 상부에 형성하는 전하보존전극 콘택마스크는 상기 소오스전극에 이웃한 게이트전극의 일정부분까지 걸쳐 있는 반도체장치 제조방법.
  15. 제12항에 있어서, 상기 커플링 방지용 전도물질은 다결정 실리콘 또는 아몰포스 실리콘으로 되어 있는 반도체장치 제조방법.
  16. 제12항에 있어서, 상기 제3차 절연막 및 제4차 절연막은 BPSG(BORO-PHOSPHO-SILICATE-GLASS) 또는 USG(UNDOPED SILICATE GLASS)와 BPSG(BORO-PHOSPHO-SILICATE-GLASS) 2층 구조로 되어 있는 반도체장치 제조방법.
  17. 반도체 기판에 게이트전극과 소오스/드레인전극이 형성되는 MOSFET소자의 드레인전극에는 비트선이 연결되고, 상기 비트선 상부에 형성된 캐패시터가 소오스전극에 접속된 반도체 기억장치에서, 상기 게이트전극과 비트선 사이에 캐패시터 커플링 방지용 전도물질을 형성하는 반도체장치 제조방법에 있어서, 반도체 기판 일정부분에 소자분리 절연막을 형성하고, 게이트전극과 소오스, 드레인전극을 형성하는 공정과, 제1차 층간절연막을 형성하고, 커플링 방지용 전도물질을 형성한 후 제2차 층간절연막을 형성한 다음, 드레인전극 상부에 비트선 콘택마스크를 형성하는 공정과, 상기 비트선 콘택마스크를 이용하여 제2차 층간절연막과 커플링 방지용 전도물질, 그리고 제1차 층간절연막을 식각하여 비트선 콘택을 형성하는 공정과, 전체적으로 스페이서 형성용 절연막을 형성하고 에치백함으로써 비트선 콘택 측벽에 절연막 스페이서를 형성하면서 드레인전극은 노출되도록 하여 비트선과 커플링 방지용 전도물질을 절연시키도록 하는 공정과, 드레인전극에 접속되는 비트선을 형성하고 전체적으로 제3차 층간절연막을 형성한후 소오스전극 상부에 전하보존전극 콘택마스크를 형성하는 공정과, 상기 소오스전극 상부에 형성된 전하보존전극 콘택마스크를 이용하여 상기 제3차 층간절연막과 제2차 층간절연막, 커플링 방지용 전도물질, 그리고 제1차 층간절연막을 식각하여 전하보존전극 콘택을 형성하는 공정과, 전체적으로 스페이서 형성용 절연막을 형성하고 에치백함으로써 전하보존전극 콘택 측벽에 절연막 스페이서를 형성하면서 소오스전극은 노출되도록 하여 전하보존전극과 커플링 방지용 전도물질을 절연시키도록 하는 공정과, 소오스전극에 접속되는 전하보존전극을 형성하는 공정을 포함하는 반도체장치 제조방법.
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