JPH02156566A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH02156566A
JPH02156566A JP63312420A JP31242088A JPH02156566A JP H02156566 A JPH02156566 A JP H02156566A JP 63312420 A JP63312420 A JP 63312420A JP 31242088 A JP31242088 A JP 31242088A JP H02156566 A JPH02156566 A JP H02156566A
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layer
dielectric layer
capacitor
insulating film
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Masahiro Yoneda
昌弘 米田
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に電荷蓄積部とし
ていわゆるスタックドキャパシタセルを備えた半導体記
憶装置の構造に関するものである。
［従来の技術］ 近年、半導体記憶装置はコンピュータなどの情報機器の
目覚ましい普及によって、その需要が急速に拡大してい
る。さらに、機能的には大規模な記憶容量を有し、かつ
信頼性の高いものが要求されている。このような背景の
下に、半導体記憶装置においては高集積化および高信頼
性に関する技術開発が進められている。
半導体記憶装置のうち、記憶情報のランダムな入出力が
可能なものにＤＲＡＭ　（ＤｙｎａｍｉｃＲａｎｄｏｍ
　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）がある。一般に、
ＤＲＡＭは多数の記憶情報を蓄積する記憶領域であるメ
モリセルアレイと、外部との人出力に必要な周辺回路と
を含む。
第４図は、−船釣なりＲＡＭの構成を示すブロック図で
ある。第４図を参照して、まずＤＲＡＭ５０は、記憶情
報のデータ信号を蓄積するためのメモリセルアレイ５１
と、単位記憶回路を構成するメモリセルを選択するため
のアドレス信号Ａ。
〜Ａ９を外部から受けるためのロウアンドカラムアドレ
スバッファ５２と、そのアドレス信号を解読することに
よりメモリセルを指定するためのロウデコーダ５３およ
びカラムデコーダ５４と、指定されたメモリセルに蓄積
された信号を増幅して読出すセンスリフレッシュアンプ
５５と、データ人出力のためのデータインバッファ５６
およびデータアウトバッファ５７と、各部への制御信号
となるクロック信号を発生するクロックジェネレータ５
８とを含んでいる。
半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルが複
数個配列されて形成されている。
第５図は、メモリセルアレイ５１を構成するメモリセル
の４ビット分の等価回路図を示している。
メモリセルアレイ５１は行方向に平行に延びた複数のワ
ード線１ａ、ｌｂ、ＩＣ１１ｄと、列方向に平行に延び
た複数のビット線対２ａ、２ｂとを備えている。ワード
線１ａ〜１ｄとビット線２ａ１２ｂとの交差部近傍には
メモリセル３が形成されている。さらにメモリセル３は
１個のＭＯＳ（Ｍｅｔａｌ　　０ｘｉｄｅ　　Ｓｅｍ１
ｃｏｎｄｕｃｔｏ「）トランジスタ４と１個のキャパシ
タ５とからなる。なお、第５図に示されたような１対の
ビット線２ａ、２ｂがセンスリフレッシュアンプ５５に
対して平行に配置されたものを折り返しビット線方式と
称する。
第５図の等価回路図において示された範囲のＤＲＡＭの
平面構造を第６図に示す。第６図には４つのメモリセル
が示されており、各メモリセルは、動作領域Ａ１、Ａ２
、Ａ３、Ａ４に形成された１組のＭＯＳ）ランジスタＱ
１、Ｑ２、Ｑ３°、Ｑ４とキャパシタＣｓｌ、Ｃｓ２、
Ｃｓ３、Ｃｓ４とから構成される。各トランジスタＱ１
〜Ｑ４を構成するゲート電極は、各メモリセルに対応す
るワード線１ａ〜１ｄの一部によって構成される。ワド
線１ａ〜１ｄの上部には、このワード線１ａ〜１ｄと絶
縁され、かつ直交するようにビット線２ａ、２ｂが形成
されている。ビット線２ａ１２ｂは、コンタクト孔Ｃ１
、Ｃ２、Ｃ３を介してメモリセルに接続される。
次に、第６図において切断線■−■に沿った方向からの
メモリセルの断面構造図を第７図に示す。
第７図には２ビット分のメモリセル３．３が示されてい
る。メモリセル３は１個のＭＯＳ）ランジスタ４とキャ
パシタ５とから構成される。ＭＯＳトランジスタ４はシ
リコン基板４０表面に間を隔てて形成された１対のソー
ス・ドレイン領域６、６と、シリコン基板１表面上にゲ
ート酸化膜７を介して形成されたゲート電極８　（ｌｂ
、ｌｃ）とを備えている。キャパシタ５はＭＯＳトラン
ジスタ４のソース・ドレイン領域６．６の一方に接続さ
れる下部電極（記憶ノード）つと下部電極９の上面に形
成された誘電体層１０および誘電体層１０の上面を覆う
上部電極（セルプレート）１１とを備えている。下部電
極９および上部電極１１はたとえばポリシリコンなどか
ら構成される。そして、このような積層構造を有するキ
ャパシタをスタックドキャパシタと称す。スタックトキ
ャノくシタ５はその一部が絶縁膜１２を介してゲート電
極８の上部に延在し、さらに他方はフィールド酸化膜１
３の上部にまで延在して形成されている。キャパシタ５
などが形成されたシリコン基板４０の表面上は厚い層間
絶縁膜１４で覆われている。層間絶縁膜１４の上部を通
るビット線２ｂはコンタクトホール１５を介してＭＯＳ
トランジスタ４のソース・ドレイン領域６の他方に接続
されている。
次に、従来のＤＲＡＭのメモリセルの製造方法について
第８Ａ図ないし第８Ｅ図を用いて説明する。
まず、第８Ａ図に示すように、シリコン基板４０上に、
たとえばシリコン酸化膜からなる素子分離用のフィール
ド酸化膜１３を形成する。これによって、シリコン基板
４０表面に素子形成用の活性領域１６を形成する。
次に、第８Ｂ図に示すように、活性領域１６にゲート酸
化膜７を介してゲート電極８を形成し、同時にフィール
ド酸化膜１３上の所定位置にワード線１ｄを形成する。
そして、ゲート電極８をマスクとして、シリコン基板４
０中に１対の低濃度の不純物領域を形成する。さらに、
ゲート電極８およびワード線１ｄの周囲を絶縁膜１２で
覆う。
そして、絶縁膜１２で覆われたゲート電極８をマスクと
してシリコン基板４０中に不純物を導入し、高濃度の不
純物領域のソース・ドレイン領域６．６を形成する。
さらに、第８Ｃ図に示すように、シリコン基板４０上の
全面にポリシリコン層を堆積する。そして、ポリシリコ
ン層を所定の形状にパターニングする。これによって、
ゲート電極８の上部からフィールド酸化膜１３の上部に
わたって延在し、方のソース・ドレイン領域６と電気的
に接続された下部電極９を形成する。
その後、第８Ｄ図に示すように、下部電極９の表面上に
シリコン窒化膜からなる誘電体層１０とポリシリコンか
らなる上部電極１１とを形成する。
最後に、第８Ｅ図に示すように、全面に厚い層間絶縁膜
１４を形成する。そして、所定の位置にコンタクトホー
ル１５を形成した後、ビット線２ｂを形成する。これに
よって、ビット線２ｂはＭＯＳトランジスタ４の他方の
ソース・ドレイン領域６に接続される。以上の工程によ
りＤＲＡＭのメモリセル３が製造される。
［発明が解決しようとする課題］ 通常、キャパシタ３の電荷蓄積容量は誘電体層１０を介
して対向した下部電極９と上部電極１１との対向面積に
比例する。したがって、キャノくシタ３の容量を増加さ
せるにはこの対向面積を増大すればよい。ところが、冒
頭で述べたようにＤＲＡＭの素子構造は微細化の一途を
たどっている。
そして、メモリセルの構造は高集積化のために平面的な
占有面積を縮小化する方法がとられている。
このために、キャパシタの平面占有面積は制限され縮小
化されてきている。キャパシタ５の電極間の対向面積が
減少し、キャパシタの容量が低下することにより次のよ
うな問題点が生じる。
（ａ）　　キャパシタ５の容量が低下するとキャパシタ
５からの読出信号量が低下する。このために記憶信号の
感度が低下しＤＲＡＭの信顆性が低下する。
（ｂ）　α線によるソフトエラーの発生により誤動作を
生じやすくなる。
このように、キャパシタ容量の低下はＤＲＡＭの本質的
な機能低下を生じ、重要な問題を引き起こす。
したがって、本発明は上記のような問題点を解消するた
めになされたもので、キャパシタの平面占有面積の低減
によっても容量の低下を生じることのないキャパシタ構
造を有する半導体記憶装置およびその製造方法を提供す
ることを目的とする。
［課題を解決するための手段］ 本発明による半導体記憶装置は、主表面を有する第１導
電型の半導体基板と主面上に形成された素子分離用絶縁
膜と、半導体基板表面に形成された第２導電型の１対の
不純物領域と、半導体基板表面に絶縁膜を介して形成さ
れた第１導体層とを備えている。さらに、少なくとも素
子分離用絶縁膜上に半導体基板と絶縁して形成された第
２導体層と、第２導体層の表面上に形成された第１誘電
体層と、第１誘電体層の表面上に形成され、かつその一
部が不純物領域の一方側に接続された第３導体層と、第
３導体層の表面上に形成され、その一部が第１誘電体層
と接続された第２誘電体層と、第２誘電体層の表面上に
形成され、その一部が第２導体層と電気的に接続された
第４導体層とを備えている。
さらに、本発明による半導体記憶装置の製造方法は以下
の工程を備えている。
ａ、　素子分離用絶縁膜が形成された半導体基板の主表
面上に、絶縁膜と、その周囲が絶縁膜で覆われた第１導
体層を形成するとともに半導体基板の主表面に１対の不
純物領域とを形成する工程。
ｂ、　絶縁膜と素子分離用絶縁膜上に第２導体層を形成
する工程。
Ｃ０第２導体層をパターニングし、不純物領域の一方の
表面に達する開口部を形成する工程。
ｄ、　第２導体層上に第１誘電体層を形成し、第２導体
層の表面を覆う工程。
ｅ、　第１誘電体層上および開口部内に露出した不純物
領域表面上に第３導体層を形成し、所定の形状にパター
ニングすることによって第１誘電体層の一部を露出させ
る工程。
ｆ、　第３導体層および露出した第１誘電体層の上に第
２誘電体層を形成し、第３導体層の表面を覆う工程。
ｇ、　第１および第２誘電体層を選択的に除去し、第２
導体層の表面の一部を露出させる工程。
ｈ、　第２誘電体層および露出した前記第２導体層の表
面上に第４導体層を形成する工程。
［作用コ 本発明においては、キャパシタの一方の電極層を構成す
る第３導体層と、他方の電極層を構成する第２導体層お
よび第４導体層を積層構造にしている。そして、この第
３導体層と第２導体層および第４導体層とが対向する面
の間に第１および第２誘電体層を形成している。そして
、この第１および第２誘電体層とを部分的に接続するこ
とによって一体の誘電体層を構成し、さらに第２導体層
と第４導体層とを部分的に接続することによって一体的
な他方電極層を構成している。このために、有効な容量
部分は、第３導体層とこれを上下に挾み込むように一体
化された第２および第４導体層との対向部分となり従来
の容量素子と比較して、同じ平面占有面積内においては
ほぼ倍の容量領域を確保することができる。
［実施例コ 以下、本発明の一実施例について図を用いて詳細に説明
する。
第１図は、本発明の一実施例によるＤＲＡＭのメモリセ
ルの断面構造を示している。第１図には２ビット分のメ
モリセルが示されている。図を参照して、メモリセル３
はＭＯＳトランジスタ４とキャパシタ５とからなる。Ｍ
ＯＳトランジスタ４はｐ型シリコン基板４０の表面に間
を隔てて形成された１対のソース・ドレイン領域６．６
と、ソース・ドレイン領域６．６の間に位置するシリコ
ン基板４０表面上にゲート酸化膜７を介して形成された
ゲート電極８（ワード線１ｂ、ｌｃ）とを備えている。
また、キャパシタ５は下部電極９と、この下部電極９を
両側から挾み込むように積層された２層の部分からなる
上部電極１１とを備えている。さらに、下部電極９と上
部電極１１の対向する面間には誘電体層１０が形成され
ている。下部電極９の一部はＭＯＳトランジスタ４の一
方のソース・ドレイン領域６に接続されている。そして
、この接続領域を除いて誘電体層１０は下部電極９の表
面領域を覆っている。上部電極１１の下部層１１ａと上
部層１１ｂとはゲート電極８の上部およびフィールド酸
化膜１３の上部あるいはその両方で互いに接続され誘電
体層１０の表面領域を完全に覆うように形成されている
。さらに上部電極１１は所定電位点に接続される。この
ように、本実施例によるキャパシタ５は下部電極９を中
間層とし、上部電極１１の上部層１１ｂおよび下部層１
１ａとで積層した３層構造をなしている。このような３
層構造をなすキャパシタ５は下部電極９の上面と下面お
よび側面で上部電極１１と対面する領域が電荷蓄積領域
として作用する。したがって、この対向面積は従来の２
層のスタックドキャパシタに比べて電荷蓄積容量部分が
増大する。
しかも、シリコン基板４０表面上の平面占有面積は従来
のものと比較して特に増大するものではない。−例とし
て、キャパシタ５の各層の膜厚は、誘電体層１０が５〜
１５ｎｍ、下部電極９が１００〜３００ｎｍ、上部電極
１１の上・下部層１１ｂ、ｌｌａが各々１００〜３００
ｎｍ程度である。
そして、下部電極９の平面投影面積は５μｍ２実平面面
積が８μｍ２程度である。この条件において、本例のキ
ャパシタ容量は、第７図に示された従来のキャパシタの
容量に比べて約１．９５倍に増大させることができる。
次に上記実施例によるＤＲＡＭのメモリセルの製造方法
について第２Ａ図ないし第２■図を用いて説明する。第
２Ａ図ないし第２！図はメモリセルの製造工程を順に示
した製造工程断面図である。
まず第２Ａ図に示すように、ｐ型シリコン基板４０表面
の所定領域に素子分離用のフィールド酸化膜１３を形成
する。さらに、シリコン基板４０の表面上にゲート酸化
膜となる酸化膜７を形成する。そして、このゲート酸化
１１！！７の表面上にＣＶＤ　（Ｃｈｅｍｉｃａｌ　　
Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ）法を用いてポリ
シリコン層８を形成する。さらにその表面上に絶縁用の
酸化膜１２ａを形成する。
次に、第２Ｂ図に示すように、ポリシリコン層８および
絶縁膜１２ａを所定の形状にパターニングしゲート電極
８（ワード線１ｃおよびワード線ｌｄ）を形成する。次
にゲート電極８（ｌｃ）をマスクとしてシリコン基板４
０中に砒素（Ａｓ）やリン（Ｐ）などのｎ型不純物を導
入し、低濃度のソース・ドレイン領域６を形成する。さ
らに、その表面上に絶縁膜１２ｂを形成する。
そして、第２Ｃ図に示すように、絶縁膜１２ｂを異方性
エツチングすることによりゲート電極８およびワード線
１ｄの上面および側面に自己整合的に絶縁膜１２を形成
する。そして、この絶縁膜１２で覆われたゲート電極８
をマスクとして不純物イオンをシリコン基板４０表面に
イオン注入し、高濃度のｎ型不純物領域を形成する。こ
れによってＭＯＳトランジスタ４の１対のソース・ドレ
イン領域６．６を形成する。さらに、ソース・ドレイン
領域６．６の表面上に絶縁膜１７を形成する。
その後、全面にＣＶＤ法を用いてポリシリコン層１１ａ
を堆積する そして、第２Ｄ図に示すように、ポリシリコン層１１ａ
を所定の形状にパターニングする。これによってキャパ
シタ５の上部電極１１を構成する下部層１１ａが形成さ
れる。下部層１１ａは少なくとも１対のソース−ドレイ
ン領域６に達する開口部を有している。次に、上部電極
の下部層１１ａの表面上およびシリコン基板４０表面上
にシリコン窒化膜１０ａを形成する。シリコン窒化膜１
０ａはキャパシタ５の誘電体層１０の一部を構成する。
その後、第２Ｅ図に示すように、一方のソース・ドレイ
ン領域６表面上の開口部に形成されたシリコンｕ化＠　
１０　ａの一部を除去し、一方のソース・ドレイン領域
６の表面を露出させる。その後、全面にＣＶＤ法を用い
てポリシリコン層９を堆積する。
そして、第２Ｆ図に示すように、ポリシリコン層９を所
定の形状にパターニングする。パターニングされたポリ
シリコン層９はキャパシタ５の下部電極９を構成する。
そして、その一部はＭＯＳトランジスタ４の一方のソー
ス・ドレイン領域６にシリコン窒化膜１０ａの開口を介
して接続されている。次に、下部電極９の表面上に再度
シリコン窒化膜１０ｂを形成する。この工程によってシ
リコン窒化膜１０ｂは下層のシリコン窒化膜１０ａと接
続され、下部電極９の表面を取り囲むように形成される
。
さらに、第２Ｇ図に示すように、上部電極１１の下部層
１１ａ上に形成された誘電体層１０ｂの一部を除去し、
上部電極１１の下部層１１ａの表面を部分的に露出させ
る。本実施例では、下部層１１Ｈの露出部分は、ゲート
電極８の上部およびフィールド酸化膜１３の上部に延在
した部分の一部である。次に全面にＣＶＤ法を用いてポ
リシリコン層１１ｂを堆積する。
その後、第２Ｈ図に示すように、ポリシリコン層１１ｂ
を所定の形状にパターニングしてキャパシタ５の上部電
極１１の上部層１１ｂを形成する。
この工程によって上部電極１１の下部層１１ａと上部層
１１ｂはゲート電極８上部あるいはフィールド酸化膜１
３の上部で接続される。以上の工程によってメモリセル
３のＭＯＳトランジスタ４とキャパシタ５とが製造され
る。次に、キャパシタ５などの素子の上部を厚い層間絶
縁膜１４で田う。
そして、第２Ｉ図に示すように層間絶縁膜１４中に他方
のソースやドレイン領域６に達するコンタクトホール１
５を形成する。さらに、層間絶縁膜１４上にポリシリコ
ン層からなるビット線２ｂを形成しＭＯＳトランジスタ
４の他方のソース・ドレイン領域６と接続する。
次に、本発明の第２の実施例について第３図を用いて説
明する。本実施例ではゲート電極８の上部に位置するキ
ャパシタ５の上部電極１１の下部層１１ａの側壁面に誘
電体層１０ａを形成している。さらに、この誘電体層１
０ａと平行に各々下部電極９の一部および誘電体層１０
ｂさらに上部電極１１の上部層１１ｂの一部を延在させ
ている。
これによって、第１図の実施例より下部電極９と上部電
極１１との対向面積をさらに増加させている。
このように、本発明においては、キャパシタ５を構成す
る下部電極９を上部層１１ａと下部層１１ｂの２層から
なる上部電極１１で挾み込んだ３層構造を構成し、各々
の層の間に誘電体層１０を構成することにより上部およ
び下部電極１１．９の対向面積が大きく電荷蓄積量が大
きいキャパシタ５を実現している。そして、このような
構造は、従来のスタックドキャパシタに比較して平面的
な占有面積に対するキャパシタ容量を増大することがで
きる。
なお、上記実施例においては、誘電体層１０をシリコン
窒化膜で構成したものを示したが、たとえばシリコン酸
化膜でもよく、シリコン窒化膜とシリコン酸化膜との多
層膜でも構わない。
［発明の効果］ 以上のように、本発明によれば半導体記憶装置の容量素
子を、電荷蓄積用キャパシタ電極を固定電極で挾み込む
ように形成した積層構造としたので、従来のものに比べ
て同一平面占有面積に対しキャパシタ容量を増大するこ
とができる。
さらに、本発明の製造方法によれば、従来のプロセスを
利用して３層構造の積層型キャパシタを容易に製造する
ことができる。
【図面の簡単な説明】
第１図は、本発明の第１の実施例によるＤＲＡＭのメモ
リセルの断面構造図である。第２Ａ図、第２Ｂ図、第２
Ｃ図、第２Ｄ図、第２Ｅ図、第２Ｆ図、第２Ｇ図、第２
Ｈ図、第２Ｉ図は、第１図に示したメモリセルの製造工
程を順に示した製造工程断面図である。第３図は、本発
明の第２の実施例によるＤＲＡＭのメモリセルの断面構
造図である。 第４図は、−船釣なりＲＡＭの装置の構成を示すブロッ
ク図である。第５図は、第４図に示したＤＲＡＭのセン
スリフレッシュアンプおよびメモリセルアレイの４ビッ
ト分のメモリセル構造を示す等価回路図である。第６図
は、第５図に示されたメモリセルアレイの平面構造図で
ある。第７図は、第６図において切断線■−■に沿った
方向からの断面構造図である。第８Ａ図、第８Ｂ図、第
８Ｃ図、第８Ｄ図および第８Ｅ図は、第７図に示したＤ
ＲＡＭのメモリセルの製造工程を順に示した製造工程断
面図である。 図において、３はメモリセル、４はＭＯＳ）うンジスタ
、５はキャパシタ、６はソース・ドレイン領域、９はキ
ャパシタ５の下部電極、１０は誘電体層、１１はキャパ
シタ５の上部電極、ｌｌａは上部電極１１の下部層、ｌ
ｌｂは上部電極１１の上部層を示している。 なお、図中同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）主表面を有する第１導電型の半導体基板と、 前記主表面上に形成された素子分離用絶縁膜と、前記半
    導体基板表面に間を隔てて形成された第２導電型を有す
    る１対の不純物領域と、 前記１対の不純物領域の間に位置する前記半導体基板表
    面上に絶縁膜を介して形成された第１導体層と、 少なくとも素子分離用絶縁膜上に前記半導体基板と絶縁
    して形成された第２導体層と、 前記第２導体層の表面上に形成された第１誘電体層と、 前記第１誘電体層の表面上に形成され、かつその一部が
    前記１対の不純物領域の一方側に接続された第３導体層
    と、 前記第３導体層の表面上に形成され、その一部が前記第
    １誘電体層と接続された第２誘電体層と、前記第２誘電
    体層の表面上に形成され、その一部が前記第２導体層と
    電気的に接続された第４導体層とを備えた、半導体記憶
    装置。
  2. （２）素子分離用絶縁膜が形成された半導体基板の主表
    面上に、絶縁膜と、その周囲が絶縁膜で覆われた第１導
    体層とを形成するとともに、前記半導体基板の主表面に
    １対の不純物領域とを形成する工程と、 前記絶縁膜と前記素子分離用絶縁膜上に第２導体層を形
    成する工程と、 前記第２導体層をパターニングし、前記不純物領域の一
    方の表面に達する開口部を形成する工程と、 前記第２導体層上に第１誘電体層を形成し、前記第２導
    体層の表面を覆う工程と、 前記第１誘電体層上および前記開口部内に露出した前記
    不純物領域表面上に第３導体層を形成し、所定の形状に
    パターニングすることによって前記第１誘電体層の一部
    を露出させる工程と、 前記第３導体層および露出した前記第１誘電体層の上に
    第２誘電体層を形成し、前記第３導体層の表面を覆う工
    程と、 前記第１および第２誘電体層を選択的に除去し、前記第
    ２導体層の表面の一部を露出させる工程と、前記第２誘
    電体層および露出した前記第２導体層の表面上に第４導
    体層を形成する工程とを備えた、半導体記憶装置の製造
    方法。
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