DE3940539A1 - Halbleiterspeichervorrichtung und verfahren zur herstellung einer halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervor­ richtung. Insbesondere betrifft die vorliegende Erfindung den Aufbau einer Halbleiterspeichervorrichtung mit einer sogenann­ ten geschichteten Kondensatorzelle als Ladungsspeicherbereich.

Derzeit werden Halbleiterspeichervorrichtungen in hohem Maße nachgefragt, da Informationssysteme, z.B. Computer, weitläufig gebraucht werden. Insbesondere werden in zunehmendem Maße Halb­ leiterspeichervorrichtungen mit größeren Speicherkapazitäten und höherer Zuverlässigkeit verlangt. Unter solchen Umständen sind verschiedene Entwicklungen zur Erhöhung des Integrations­ grades und zur Verbesserung der Zuverlässigkeit der Halbleiter­ speichervorrichtungen getätigt worden. Ein DRAM (Dynamic Random Access Memory) ist eine Halbleiterspeichervorrichtung, bei der gespeicherte Informationen durch direkten Zugriff ein- und aus­ gegeben werden können. Im allgemeinen weist ein DRAM eine als Speicherbereich zum Abspeichern einer Anzahl von Speicherinfor­ mationen ausgebildete Speicherzellenanordnung und periphere Schaltkreise zur externen Dateneingabe bzw. Datenausgabe auf.

Fig. 4 zeigt in einem Blockdiagramm den Aufbau eines herkömmli­ chen DRAM. Danach weist der DRAM 50 einen Speicherzellenbereich 51 zum Speichern von Datensignalen einer Speicherinformation, einen Reihen und Spalten aufweisenden Adressenpuffer 52 zur ex­ ternen Aufnahme von Adresssignalen A ₀ bis A ₉ zur Auswahl einer einen Speicherschaltkreis bildenden Speicherzelle, einen Rei­ hendetektor 53 und einen Spaltendetektor 54 zum Bezeichnen der Speicherzelle durch Dekodieren des Adreßsignals, einen Lese- Auffrisch-Verstärker 55 zum Verstärken und Lesen eines in der bezeichneten Speicherzelle gespeicherten Signals, einen Daten­ eingabepuffer 56 sowie einen Datenausgabepuffer 57 zur Ein-/ Ausgabe von Daten und einen Zeitimpulsgeber 58 zum Erzeugen eines als Steuersignal für jeweilige Bereiche dienenden Zeitim­ pulses auf.

Der auf dem Halbleiterchip einen großen Bereich einnehmende Speicherzellenbereich 51 ist aus einer eine Mehrzahl von Speicherzellen aufweisenden Anordnung gebildet, von der jede Speicherzelle Speicherinformationen enthält. Fig. 5 zeigt ein entsprechendes Schaltdiagramm mit 4 bit-Speicherzellen, die den Speicherzellenbereich 51 bilden. Der Speicherzellenbereich 51 weist eine Mehrzahl in Reihe parallel zueinander verlaufender Wortleitungen 1 a, 1 b, 1 c, 1 d und eine Mehrzahl sich spaltenmä­ ßig parallel zueinander erstreckender bit-Leitungspaare 2 a, 2 b auf. Die Speicherzellen sind in der Nähe von Zwischenbereichen zwischen den Wortleitungen 1 a bis 1 d und den bit-Leitungen 2 a und 2 b ausgebildet. Die Speicherzelle 3 ist aus einem MOS (Metal Oxide Semiconductor) Transistor 4 und einem Kondensator 5 gebildet. Die in Fig. 5 gezeigte Anordnung, bei der zwei bit- Leitungen 2 a, 2 b auf einer Seite des Lese-Auffrisch-Verstärkers parallel zueinander angeordnet sind, wird gefaltete bit-Lei­ tungsstruktur genannt.

Fig. 6 zeigt eine Flächenabbildung des im Rahmen des Ersatz­ schaltbildes von Fig. 5 dargestellten DRAM. Fig. 6 zeigt vier Speicherzellen. Diese Speicherzellen sind jeweils aus den MOS- Transistoren Q 1, Q 2, Q 3 und Q 4 und den Kondensatoren Cs 1, Cs 2, Cs 3 und Cs 4 in den Funktionsbereichen A 1, A 2, A 3 und A 4 gebil­ det. Die Transistoren Q 1 bis Q 4 bildenden Gate-Elektroden sind aus zu den jeweiligen Speicherzellen gehörenden Bereichen von Wortleitungen 1 a bis 1 d gebildet. bit-Leitungen 2 a und 2 b sind oberhalb der Wortleitungen 1 a bis 1 d ausgebildet, dabei gegen­ über den Wortleitungen 1 a bis 1 d isoliert und kreuzen diese. Die bit-Leitungen 2 a und 2 b sind durch Kontaktöffnungen C 1, C 2 und C 3 mit den Speicherzellen verbunden.

Fig. 7 zeigt einen Schnitt entlang der Linie VII-VII aus Fig. 6. In Fig. 7 sind 2 bit-Speicherzellen 3, 3 dargestellt. Die Speicherzelle 3 ist aus einem MOS-Transistor 4 und einem Kon­ densator 5 gebildet. Der MOS-Transistor 4 weist zwei Elektro­ nenquellen-/Elektronensenkenbereiche 6, 6 auf, die mit Abstand zueinander auf einer Siliziumsubstratoberfläche 30 ausgebildet sind. Desweiteren weist der MOS-Transistor 4 eine auf der Ober­ fläche des Siliziumsubstrats 40 ausgebildete Gate-Elektrode 8 (1 b, 1 c) auf, wobei zwischen der Gate-Elektrode 8 und den Elek­ tronenquellen-/Elektronensenkenbereichen ein Gate-Oxidfilm 7 angeordnet ist. Der Kondensator 5 weist eine mit einem der Elektronenquellen-/Elektronensenkenbereiche 6, 6 des MOS-Tran­ sistors 4 verbundene untere Elektrode 9 (Speicherpunkt), eine auf der oberen Oberfläche der unteren Elektrode 9 ausgebildete dielektrische Schicht 10 und eine die obere Oberfläche der di­ elektrischen Schicht 10 bedeckende obere Elektrode 11 (Zellplatte) auf. Die oberen und unteren Elektroden 9, 11 sind beispielsweise aus polykristallinem Silizium hergestellt. Ein Kondensator mit einem geschichteten Aufbau wird Schichtkonden­ sator genannt. Der Schichtkondensator 5 weist einen sich zu ei­ nem oberen Bereich der Gate-Elektrode 8 erstreckenden Bereich auf, wobei sich zwischen der Gate-Elektrode 8 und diesem Be­ reich ein Isolierfilm 12 befindet. Ein weiterer Bereich des Schichtkondensators 5 erstreckt sich zu einem oberen Bereich eines Feldoxidfilms 13. Die Oberfläche des Siliziumsubstrats auf der der Kondensator 5 usw. ausgebildet sind, ist mit einer dicken isolierenden Zwischenschicht 14 abgedeckt. Die durch den oberen Bereich der isolierenden Zwischenschicht 14 führende bit-Leitung ist mit dem anderen Elektronenquellen-/Elektronen­ senkenbereich 6 des MOS-Transistors durch eine Kontaktöffnung 15 hindurch verbunden.

In den Fig. 8A bis 8E ist ein Verfahren zum Herstellen der Speicherzelle eines herkömmlichen DRAM dargestellt, anhand de­ rer das Verfahren nachfolgend beschrieben wird.

Gemäß Fig. 8A ist auf dem Siliziumsubstrat 40 ein beispiels­ weise aus einem Siliziumoxidfilm gebildeter Feldoxidfilm 13 zur Isolation von Bauelementen ausgebildet. Danach wird auf der Oberfläche des Siliziumsubstrats 40 ein aktiver Bereich 16 zum Bilden von Bauelementen geschaffen.

Entsprechend Fig. 8B wird auf dem aktiven Bereich 16 eine Gate- Elektrode 8 ausgebildet, wobei zwischen dem aktiven Bereich 16 und der Gate-Elektrode 8 ein Gate-Oxidfilm 7 vorgesehen ist. Zur selben Zeit wird an einer vorgegebenen Stelle des Feldoxid­ films 13 eine Wortleitung 1 d ausgebildet. Zwei mit Fremdatomen dotierte Bereiche mit einer geringeren Fremdatomkonzentration werden in dem Siliziumsubstrat 40 unter Verwendung der Gate- Elektrode 8 als Maske ausgebildet. Danach werden die Gate-Elek­ trode 8 und das Umfeld der Wortleitung 1 d mit einem Isolierfilm 12 bedeckt. Dann werden die Fremdatome unter Verwendung der mit dem Isolierfilm 12 bedeckten Gate-Elektrode 8 als Maske in das Siliziumsubstrat eingebracht. Dabei werden die Elektronenquel­ len-/Elektronensenkenbereiche 6, 6 mit einer höheren Fremdatom­ konzentration gebildet.

Anschließend wird entsprechend der Darstellung in Fig. 8C eine polykristalline Siliziumschicht auf der gesamten Fläche des Si­ liziumsubstrats 40 ausgebildet. Danach wird die polykristalline Siliziumschicht auf eine vorgegebene Gestalt geformt. Dabei wird die sich vom oberen Bereich der Gate-Elektrode 8 zum obe­ ren Bereich des Feldoxidfilms 13 erstreckende und mit einem der Elektronenquellen-/Elektronensenkenbereiche 6 verbundene untere Elektrode 9 ausgebildet.

Entsprechend Fig. 8D werden auf der Oberfläche der unteren Elektrode 9 die dielektrische Schicht 10 aus einem Siliziumni­ tridfilm und eine obere Elektrode 11 aus einem polykristallinen Silizium gebildet.

Schließlich wird gemäß Fig. 8E eine dicke isolierende Zwischen­ schicht 14 ausgebildet. An einer vorgegebenen Stelle wird eine Kontaktöffnung 15 vorgesehen und anschließend wird die bit-Lei­ tung 2 b ausgebildet. Danach wird die bit-Leitung 2 b mit dem an­ deren Elektronenquellen-/Elektronensenkenbereich 6 des MOS- Transistors 4 verbunden. Mit den zuvor beschriebenen Ferti­ gungsschritten wird die Speicherzelle 3 eines DRAM hergestellt.

Im allgemeinen ist die Ladungsspeicherkapazität des Kondensa­ tors 3 proportional zu den einander gegenüberliegenden Flächen der unteren Elektrode 9 und der oberen Elektrode 11, wobei die dielektrische Schicht 10 dazwischen angeordnet ist. Daher soll­ ten die einander gegenüberliegenden Flächen vergrößert sein, damit die Kapazität des Kondensators 3 erhöht ist. Gemäß voran­ stehender Beschreibung ist jedoch die Struktur eines DRAM stets größenordnungsmäßig verringert worden. Zur Erhöhung des Inte­ grationsgrades ist die ebene Arbeitsfläche in der Speicherzel­ lenstruktur stets verringert worden. Dazu ist die ebene Fläche des Kondensators begrenzt und verringert worden.

Die Verkleinerung der einander gegenüberliegenden Flächen zwi­ schen den Elektroden des Kondensators 5 und entsprechend die Verringerung der Kapazität des Kondensators 5 verursacht die nachfogend genannten Nachteile.

• a) Wenn die Kapazität des Kondensators 5 verringert ist, ist ebenso die Menge der vom Kondensator gelesenen Signale ver­ ringert. Folglich ist die Empfindlichkeit bzgl. der Speichersi­ gnale verringert, wodurch die Zuverlässigkeit des DRAM ver­ schlechtert ist.
• b) Durch Fremdkörpereinwirkung (alpha-lay) hervorgerufene Fehler neigen Fehlfunktionen aufzutreten.

Folglich führt die Verringerung der Kapazität des Kondensators zu einer wesentlichen Verschlechterung der Funktion des DRAM, wodurch ernsthafte Probleme entstehen.

Die in den Fig. 9 und 10 gezeigten Strukturen sind bislang vor­ geschlagen worden, um die Kapazität des Kondensators zu erhö­ hen.

Der in Fig. 9 dargestellte Kondensator ist detailliert in "A Novel Storage Capacitance Enlargement Structure Using a Double- Stacked Storage Node in STC DRAM Cell" von T. Kisu et al., 20th International Conference on Solid State Devices and Materials, 1988, Seiten 581 bis 584 beschrieben. Der Kondensator 5 weist eine untere Elektrode 9 mit zwei Schichten aus Polysilizium auf, die teilweise mit Abstand zueinander gestapelt sind. Die dielektrische Schicht 10 und die obere Elektrode 11 sind zur Bildung der konkaven und konvexen Oberflächen der zweischichti­ gen unteren Elektrode 9 ausgebildet.

Der in Fig. 10 dargestellte Kondensator ist detailliert in "3- DIMENSIONAL STACKED CAPACITOR CELL FOR 16M und 16M DRAMS" von T. Ema et al., IEDM 88, Seiten 592 bis 595 beschrieben. Der Kondensator 5 weist eine mit einer Mehrzahl von Rippen ausge­ bildete untere Elektrode 9 auf. Die dielektrische Schicht 10 und die obere Elektrode 11 sind entlang des gerippten Bereichs der unteren Elektrode 9 ausgebildet.

Bei den zuvor beschriebenen beiden Kondensatoren ist die Kapa­ zität durch Ausbildung der Oberfläche der unteren Elektrode 9 mit Rippen und entsprechend durch Vergrößerung der einander ge­ genüberliegenden Flächen zwischen der unteren Elektrode 9 und der oberen Elektrode 11 erhöht.

Bei keinem der zuvor beschriebenen Kondensatoren ist jedoch die Idee der Nutzung der Oberfläche des mit Fremdatomen dotierten Bereichs als Teil des Kondensators verwirklicht.

Der vorliegenden Erfindung liegt nun die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung zu schaffen, bei der die Kapazi­ tät des dort verwendeten Kondensators erhöht ist. Dabei sollen die einander gegenüberliegenden Flächen zwischen beiden Elek­ troden des Kondensators vergrößert sein. Der Kondensator soll eine Mischform aus geschichtetem Kondensator und Flächenkonden­ sator darstellen. Desweiteren soll ein Verfahren zur Herstel­ lung einer solchen Halbleiterspeichervorrichtung angegeben wer­ den.

Voranstehende Aufgabe wird dadurch gelöst, daß der Speicherkon­ densator einer Halbleiterspeichervorrichtung eine erste Elek­ trodenschicht, eine dielektrische Schicht und eine zweite Elek­ trodenschicht in bestimmter Anordnung aufweist.

Die erste Elektrodenschicht weist einen mit einem auf der Hauptfläche eines Halbleitersubstrats ausgebildeten, mit Fremd­ atomen dotierten Bereich auf. Die dielektrische Schicht ist kontinuierlich über der Oberfläche der ersten Elektrodenschicht und der Oberfläche des mit Fremdatomen dotierten Bereichs aus­ gebildet. Die zweite Elektrodenschicht ist zum Abdecken der Oberfläche der dielektrischen Schicht ausgebildet. Daher weist der Kondensator einen geschichteten Kondensator mit der ersten Elektrodenschicht, der dielektrischen Schicht und der zweiten Elektrodenschicht und einen Flächenkondensator mit einem mit Fremdatomen dotierten Bereich, der dielektrischen Schicht und der zweiten Elektrodenschicht auf. Der geschichtete Kondensa­ torbereich vergrößert die Kapazität des Kondensators, da die obere Oberfläche, die Seitenflächen und die untere Oberfläche der ersten Elektrodenschicht von der dielektrischen Schicht und der zweiten Elektrodenschicht zur Vergrößerung der einander ge­ genüberliegenden Flächen umgeben sind.

Die erfindungsgemäße Halbleiterspeichervorrichtung wird erfin­ dungsgemäß folgendermaßen hergestellt: Auf einer Hauptfläche des Halbleitersubstrats wird ein mit Fremdatomen dotierter Be­ reich ausgebildet. Auf der Oberfläche des mit Fremdatomen do­ tierten Bereichs wird ein Teil der dielektrischen Schicht se­ lektiv hergestellt. Danach werden auf einer ersten Leitungs­ schicht, wie z.B. der Gate-Elektrode, und auf der dielektri­ schen Schicht eine zweite Leitungsschicht, die erste dielektri­ sche Schicht, eine dritte Leitungsschicht als erste Elektroden­ schicht, eine zweite dielektrische Schicht und eine vierte Lei­ tungsschicht ausgebildet. Die jeweiligen Schichten werden durch Wiederholen der Verfahrensschritte des Beschichtens und Formens zum Erhalt der gewünschten Strukturen gebildet. Die erste di­ elektrische Schicht, die zweite dielektrische Schicht und die auf der Oberfläche der mit Fremdatomen dotierten Schicht ausge­ bildete dielektrische Schicht werden der Reihe nach miteinander verbunden. Die zweite Leitungsschicht und die vierte Leitungs­ schicht sind ebenso miteinander verbunden und bilden dabei die zweite Elektrodenschicht.

Es gibt nun verschiedene Möglichkeiten, die Lehre der vorlie­ genden Erfindung in vorteilhafter Weise auszugestalten und wei­ terzubilden. Dazu ist einerseits auf die nachgeordneten Ansprü­ che, andererseits auf die nachfolgende Erläuterung zweier Aus­ führungsbeispiele der Erfindung anhand der Zeichnung zu verwei­ sen. In Verbindung mit der Erläuterung der bevorzugten Ausfüh­ rungsbeispiele der Erfindung anhand der Zeichnung werden auch im allgemeinen bevorzugte Ausgestaltungen und Weiterbildungen der Lehre erläutert. In der Zeichnung zeigt

Fig. 1 in einer geschnittenen Darstellung eine Speicherzelle eines DRAM im Rahmen eines ersten Ausführungsbeispiels der vorliegenden Erfindung,

Fig. 2A bis 2I in geschnittenen Darstellungen die einzelnen Verfah­ rensschritte bei der Herstellung der in Fig. 1 dargestellten Speicherzelle,

Fig. 3 in einer geschnittenen Darstellung eine Speicherzelle eines DRAM im Rahmen eines zweiten Ausführungsbei­ spiels der vorliegenden Erfindung,

Fig. 4 in einem Blockdiagramm eine herkömmliche DRAM- Vorrichtung,

Fig. 5 in einem Ersatzschaltbild 4 bit der Speicherzellen­ strukturen einer Speicherzellenanordnung und eines Lese-Auffrisch-Verstärkers des in Fig. 4 gezeigten DRAM,

Fig. 6 in einer Draufsicht die in Fig. 5 gezeigte Speicher­ zellenanordnung,

Fig. 7 den Gegenstand aus Fig. 6 im Schnitt entlang der Linie VII-VII,

Fig. 8A bis 8E in geschnittenen Darstellungen die einzelnen Verfah­ rensschritte der Speicherzelle des in Fig. 7 dargestellten DRAM,

Fig. 9 in einer geschnittenen Darstellung einen herkömmlichen DRAM mit einem geschichteten Kondensator und

Fig. 10 in einer geschnittenen Darstellung einen weiteren herkömmlichen DRAM mit einem geschichteten Konden­ sator.

Fig. 1 zeigt zwei bit-Speicherzellen. Eine Speicherzelle 3 weist einen MOS-Transistor 4 und einen Kondensator 5 auf, der MOS-Transistor 4 weist zwei Elektronenquellen-/Elektronensen­ kenbereiche 6, 6 auf. Diese Bereiche 6, 6 sind auf einer Ober­ fläche eines p-Siliziumsubstrats 40 mit Abstand zueinander aus­ gebildet. Desweiteren weist der MOS-Transistor 4 eine auf der Oberfläche des Siliziumsubstrats 40 zwischen den Elektronen­ quellen-/Elektronensenkenbereichen 6, 6 ausgebildete Gate-Elek­ trode 8 (Wortleitung 1 b, 1 c) auf, wobei zwischen der Gate-Elek­ trode 8 und den Bereichen 6, 6 ein Gate-Oxidfilm ausgebildet ist.

Der Kondensator 5 weist eine untere Elektrode 9 und eine obere Elektrode 11 mit zwei von beiden Seiten der unteren Elektrode 9 sandwichartig geschichteten Schichten. Zwischen den einander gegenüberliegenden Oberflächen der unteren Elektrode und der oberen Elektrode 11 ist eine dielektrische Schicht ausgebildet. Ein Bereich der unteren Elektrode 9 ist mit einem der Elektro­ nenquellen-/Elektronensenkenbereiche 6, 6 des MOS-Transistors 4 verbunden. Die dielektrische Schicht 10 weist einen ersten, die Oberfläche des Elektronenquellen-/Elektronensenkenbereichs 6 bedeckenden ersten Bereich 10 c, einen die untere Oberfläche der unteren Elektrode 9 bedeckenden zweiten Bereich 10 b und einen die obere Oberfläche und die Seitenflächen der unteren Elek­ trode bedeckenden dritten Bereich 10 a auf. Die untere Schicht 11 a und die obere Schicht 11 b der oberen Elektrode 11 bedecken völlig die Oberfläche der dielektrischen Schicht 10. Die obere Elektrode 11 ist mit einem vorgegebenen Potentialpunkt verbun­ den.

Auf diese Weise hat der Kondensator 5 der vorliegenden Ausfüh­ rungsform eine dreischichtige Struktur, bei der die untere Elektrode 9, die obere Schicht 11 b und die untere Schicht 11 a der oberen Elektrode 11 mit der unteren Elektrode als Zwischen­ schicht geschichtet sind. Bei dem dreischichtigen Kondensator 5 bilden die Bereiche, in denen die obere Oberfläche, die untere Oberfläche und die Seitenflächen der unteren Elektrode 9 der oberen Elektrode 11 gegenüberliegen, einen sogenannten ge­ schichteten Kondensator. Darüber hinaus bilden die geschichteten Bereiche der Elektronenquellen-/Elektronensenkenbereiche 6, der erste Bereich 10 c der dielektrischen Schicht und die untere Schicht 11 a der oberen Elektrode 11 einen sogenannten Flächen­ kondensator. Im Vergleich zu einem konventionellen zweischich­ tigen Kondensator sind daher hier die Bereiche zum Speichern von Ladungen vergrößert. Darüber hinaus ist die auf der Oberflä­ che des Siliziumsubstrats 40 belegte Fläche im Vergleich zu ei­ ner herkömmlichen Vorrichtung nicht vergrößert. Beispielsweise weisen die Schichten des Kondensators 5 folgende Dicken auf: Die dielektrische Schicht 10 ist etwa 5 bis 15 nm dick. Die un­ tere Elektrode 9 ist etwa 100 bis 300 nm dick. Die untere und obere Schicht 11 a, 11 b der oberen Elektrode 11 hat jeweils eine Dicke von etwa 100 bis 300 nm. Die ebene Projektionsfläche der unteren Elektrode beträgt etwa 5 µm² und die tatsächliche Fläche liegt bei etwa 8 µm². Unter diesen Bedingungen kann die Kapazi­ tät des Kondensators dieses Ausführungsbeispiels um das etwa 1,95fache im Vergleich zu herkömmlichen Kondensatoren gemäß Fig. 7 erhöht werden. Bei dem Kondensator dieses Ausführungs­ beispiels ist durch die Struktur der Gate-Elektrode 8, des Iso­ lierfilms 12 und der unteren Schicht 11 a der oberen Elektrode 11 ein parasitärer Kondensator gebildet. Eine der Elektroden des parasitären Kondensators ist jedoch eine obere Elektrode, die mit einem vorgegebenen Potential verbunden ist. Daher ver­ ursacht der parasitäre Kondensator keine Verschlechterung in der Ansprechempfindlichkeit des MOS-Transistors 4.

Das Herstellverfahren zum Herstellen der DRAM-Speicherzelle ge­ mäß dem zuvor beschriebenen Ausführungsbeispiel wird nachfol­ gend unter Bezugnahme auf die Fig. 2A bis 2I erörtert. Bei den Fig. 2A bis 2I handelt es sich um geschnittene Darstellungen, die der Reihe nach die einzelnen Fertigungsschritte der Speicherzelle zeigen.

Gemäß Fig. 2A wird auf der Oberfläche eines p-Siliziumsubstrats 40 ein Feldoxidfilm 13 zum Isolieren von Bauelementen ausgebil­ det. Danach wird auf der Oberfläche des Siliziumsubstrats 40 ein Oxidfilm 7 ausgebildet, der als Gate-Oxidfilm dienen wird. Auf der Oberfläche des Gate-Oxidfilms 7 wird dann durch chemi­ sches Dampfbeschichten (CVD) eine Polysiliziumschicht 8 ausge­ bildet. Auf der so entstandenen Oberfläche wird dann ein Oxid­ film 12 a zur Isolation ausgebildet.

Anschließend werden gemäß Fig. 2B die Polysiliziumschicht 8 und der Isolierfilm 12 a auf eine vorgegebene Gestalt verbracht und bilden dann die Gate-Elektrode 8 (Wortleitungen 1 c und 1 d). Dann werden n-Fremdatome, z.B. Arsen (As) oder Phosphor (P), unter Nutzung der Gate-Elektrode 8 (1 c) als Maske zur Bildung der Elektronenquellen-/Elektronensenkenbereiche 6 mit geringer Fremdatomkonzentration in das Siliziumsubstrat 40 eingebracht. Danach wird auf der Oberfläche ein Isolierfilm 12 b ausgebildet.

Gemäß Fig. 2C wird selbstjustierend mit der oberen Oberfläche, den Seitenflächen der Gate-Elektrode 8 und der Wortleitung 1 d ein Isolierfilm 12 durch anisotropes Ätzen des Isolierfilms 12 b ausgebildet. Die Fremdatomionen werden unter Nutzung der von dem Isolierfilm 12 bedeckten Gate-Elektrode 8 als Maske in die Oberfläche des Siliziumsubstrats 40 implantiert, wodurch Berei­ che mit höherer Fremdatomkonzentration entstehen. Danach werden zwei Elektronenquellen-/Elektronensenkenbereiche 6, 6 des MOS- Transistors 4 ausgebildet. Anschließend wird ein Isolierfilm 10 c, beispielsweise ein Siliziumoxidfilm oder ein Siliziumni­ tridfilm, auf der Oberfläche der Elektronenquellen-/Elektronen­ senkenbereiche 6, 6 ausgebildet. Der Isolierfilm 10 c bildet den ersten Bereich 10 c der dielektrischen Schicht des Kondensators 5. Anschließend wird auf der gesamten Oberfläche durch CVD eine Polysiliziumschicht 11 a ausgebildet.

Fig. 2D zeigt, daß die Polysiliziumschicht 11 a auf eine vorge­ gebene Gestalt verbracht wird. Danach wird die untere Schicht 11 a, die die obere Elektrode 11 des Kondensators 5 bildet, aus­ geformt. Die untere Schicht 11 a weist zumindest einen Öffnungs­ bereich auf, der zu den Elektronensenken-/Elektronenquellen­ bereichen 6 hinreicht. Danach wird auf der Oberfläche der unteren Schicht 11 a der oberen Elektrode und auf der Oberfläche des Siliziumsubstrats eine Siliziumnitridschicht 10 a ausgebildet. Der Siliziumnitridfilm 10 bildet einen Teil der dielektrischen Schicht 10 des Kondensators 5.

Gemäß Fig. 2E wird im Öffnungsbereich auf der Oberfläche eines der Elektronenquellen-/Elektronensenkenbereiche 6 ein Teil des Siliziumnitridfilms 10 a entfernt, damit die Oberfläche des einen Elektronenquellen-/Elektronensenkenbereichs 6 freiliegt. Danach wird auf der gesamten Oberfläche durch CVD eine Polysi­ liziumschicht 9 aufgebracht.

Gemäß Fig. 2F wird die Polysiliziumschicht auf eine vorgegebene Form verbracht. Die geformte Polysiliziumschicht 9 bildet die untere Elektrode 9 des Kondensators 5. Ein Teil davon wird durch die Öffnung im Siliziumnitridfilm 10 a mit einem der Elek­ tronensenken-/Elektronenquellenbereiche 6 verbunden. Danach wird der Siliziumnitridfilm 10 b wieder auf der Oberfläche der unteren Elektrode 9 ausgebildet. Bei diesem Schritt wird der Siliziumnitridfilm 10 b mit der unteren Schicht 10 a des Silizi­ umnitridfilms 10 b verbunden und umgibt die Oberflächen der un­ teren Elektrode 9.

Nach Fig. 2G wird ein Teil der auf der unteren Schicht 11 a der oberen Elektrode 11 ausgebildeten dielektrischen Schicht 10 b entfernt, damit die Oberfläche der unteren Schicht 11 a der obe­ ren Elektrode 11 freiliegt. Bei diesem Ausführungsbeispiel ist der freigelegte Teil der unteren Schicht 11 a ein sich über den oberen Bereich der Gate-Elektrode 8 und über den oberen Bereich des Feldoxidfilms 13 erstreckender Bereich. Danach wird auf der gesamten Oberfläche durch CVD eine Polysiliziumschicht 11 b auf­ gebracht.

Anschließend wird die Polysiliziumschicht 11 b entsprechend der Darstellung in Fig. 2H auf eine vorgegebene Form verbracht, wo­ durch die obere Schicht 11 b der oberen Elektrode 11 des Konden­ sators 5 gebildet wird. Durch diesen Fertigungsschritt werden die untere Schicht 11 a und die obere Schicht 11 b der oberen Elektrode 11 im oberen Bereich der Gate-Elektrode 8 oder im oberen Bereich des Feldoxidfilms 13 miteinander verbunden. Durch die zuvor beschriebenen Fertigungsschritte werden der MOS-Transistor 4 und der Kondensator 5 der Speicherzelle 3 her­ gestellt. Danach werden die Bauelemente, z.B. der Kondensator 5, von einer dicken isolierenden Zwischenschicht 14 überdeckt.

Nach Fig. 2I wird in der isolierenden Zwischenschicht 14 eine Kontaktöffnung 15 ausgebildet, die zu dem anderen Bereich der Elektronenquellen-/Elektronensenkenbereiche 6 hinreicht. An­ schließend wird auf der isolierenden Zwischenschicht 14 eine bit-Leitung 2 b aus einer Polysiliziumschicht gebildet. Diese bit-Leitung 2 b wird mit dem anderen Bereich der Elektronenquel­ len-/Elektronensenkenbereiche 6 verbunden.

Nachfolgend wird unter Bezugnahme auf Fig. 3 ein zweites Aus­ führungsbeispiel der vorliegenden Erfindung erörtert. Bei die­ sem Ausführungsbeispiel ist auf einer Seitenfläche der unteren Schicht 11 a der oberen Elektrode des Kondensators 5 eine di­ elektrische Schicht 10 a ausgebildet. Diese dielektrische Schicht 10 a ist oberhalb der Gate-Elektrode 8 positioniert. Desweiteren erstrecken sich ein Teil der unteren Elektrode 9, eine dielektrische Schicht 10 b und ein Teil der oberen Schicht 11 b der oberen Elektrode 11 parallel zueinander zur dielektri­ schen Schicht 10 a hin. Folglich sind die einander gegenüberlie­ genden Flächen der unteren Elektrode 9 und der oberen Elektrode 11 weiter vergrößert als in dem in Fig. 1 dargestellten Ausfüh­ rungsbeispiel.

Gemäß voranstehender Beschreibung ist eine dreilagige Struktur vorgesehen, bei der die den Kondensator 5 bildende untere Elek­ trode 9 von zwei Schichten umschlossen ist. Dabei handelt es sich um die obere Schicht 11 a und die untere Schicht 11 b der oberen Elektrode 11. Zwischen den Schichten sind dielektrische Schichten 10 angeordnet, so daß ein Kondensator 5 verwirklicht ist, der große einander gegenüberliegende Flächen zwischen der oberen und unteren Elektrode 11, 9 und entsprechend eine hohe Ladungsspeicherkapazität aufweist. Im Vergleich zu einem kon­ ventionellen geschichteten Kondensator kann hier die Kapazität pro Einheit der vom Kondensator eingenommenen Fläche erhöht werden. Darüber hinaus sind die dielektrische Schicht 10 c und die obere Elektrode 11 a ebenfalls auf der Oberfläche des Elek­ tronenquellen-/Elektronensenkenbereichs 6 angeordnet und bilden dabei einen Flächenkondensator. Dies wiederum erhöht abermals die Kapazität des Kondensators.

Obwohl die dielektrische Schicht 10 im voranstehenden Ausfüh­ rungsbeispiel aus einem Siliziumnitridfilm hergestellt worden ist, kann ebenso ein Siliziumoxidfilm oder ein einen Silizium­ nitridfilm und einen Siliziumoxidfilm aufweisender mehrschich­ tiger Film verwendet werden.

Gemäß voranstehender Beschreibung hat ein Kondensator der er­ findungsgemäßen Halbleitervorrichtung eine geschichtete Struk­ tur, wobei der Kondensator zum Speichern von Ladungen aus sand­ wichartig angeordneten Elektroden besteht, so daß die Kapazität des Kondensators bei gleichbleibendem Flächenbedarf im Ver­ gleich zu konventionellen Kondensatoren erhöht werden kann.

Nach dem erfindungsgemäßen Verfahren zum Herstellen einer sol­ chen Halbleiterspeichervorrichtung läßt sich ein geschichteter Kondensator mit dreischichtiger Struktur unter Nutzung herkömm­ licher Fertigungsschritte einfach herstellen.

Obwohl die vorliegende Erfindung anhand der Zeichnung detail­ liert beschrieben worden ist, ist die erfindungsgemäße Lehre durch die in den Figuren gezeigten und beschriebenen Ausfüh­ rungsbeispiele nicht eingeschränkt.

Claims (5)

1. Halbleiterspeichervorrichtung, gekennzeichnet durch
ein Halbleitersubstrat (40) eines ersten Leitungstyps,
wobei das Halbleitersubstrat (40) einen auf einem vorgegebenen Bereich der Hauptfläche des Halbleitersubstrats (40) ausgebil­ deten Isolierfilm (13) zur Isolation von Bauelementen aufweist,
zwei mit einem vorgegebenen Abstand zueinander auf der Hauptfläche des Halbleitersubstrats (40) ausgebildete, mit Fremdatomen dotierte Bereiche (6, 6) eines zweiten Leitungs­ typs,
eine auf der Hauptfläche des Halbleitersubstrats (40) zwischen den mit Fremdatomen dotierten Bereichen (6, 6) ausge­ bildete erste Leitungsschicht (1 c), wobei zwischen der Lei­ tungsschicht (1 c) und den dotierten Bereichen (6, 6) eine Iso­ lierschicht (7) vorgesehen ist,
eine sich über die Oberfläche des Isolierfilms (13) er­ streckende zweiten Leitungsschicht (1 d),
die äußeren Oberflächen der beiden Leitungsschichten (1 c, 1 d) bedeckende zweite und dritte Isolierfilme (12),
eine mit einem der mit Fremdatomen dotierten Bereichen (6) verbundene erste Elektrodenschicht (9), wobei sich die er­ ste Elektrodenschicht (9) von einer Position oberhalb der Ober­ fläche des die erste Leitungsschicht (1 c) bedeckenden zweiten Isolierfilms (12) in eine Position oberhalb des die zweite Lei­ tungsschicht (1 d) bedeckenden dritten Isolierfilms (12) er­ streckt,
eine die äußere Oberfläche der ersten Elektrodenschicht (9) umgebende dielektrische Schicht (10), wobei die dielektri­ sche Schicht (10) einen Bereich aufweist, der eine Oberfläche des mit Fremdatomen dotierten Bereichs (6) bedeckt, mit dem die erste Elektrodenschicht (9) verbunden ist und
eine die äußeren Oberflächen der dielektrischen Schicht (10) umgebende zweite Elektrodenschicht (11).

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die dielektrische Schicht (10) einen zwischen den beiden Elektrodenschichten (9, 11) angeordneten ersten Be­ reich (10 a, 10 b) und einen zwischen der zweiten Elektroden­ schicht (11) und dem mit Fremdatomen dotierten Bereich (6) an­ geordneten zweiten Bereich (10 c) aufweist und daß die beiden Bereiche (10 a, 10 b; 10 c) aus unterschiedlichen Materialien her­ gestellt sind.

3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die zweite Elektrodenschicht (11) zumindest einen zwischen der ersten Leitungsschicht (1 c) und der ersten Elektrodenschicht (9) ausgebildeten Bereich und einen zwischen der zweiten Leitungsschicht (1 d) und der ersten Elektroden­ schicht (9) ausgebildeten Bereich aufweist.

4. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch ge­ kennzeichnet, daß der erste Bereich (10 a, 10 b) der dielektri­ schen Schicht (10) aus einem Oxidfilm gebildet ist.

5. Verfahren zur Herstellung einer Halbleiterspeichervorrich­ tung, insbesondere einer Halbleiterspeichervorrichtung nach ei­ nem der Ansprüche 1 bis 4, gekennzeichnet durch folgende Verfahrensschritte:
Ausbilden einer ersten Leitungsschicht (1 c) auf einer Hauptfläche eines Halbleitersubstrats (40), wobei die erste Leitungsschicht (1 c) durch einen Isolierfilm abgedeckte Randbe­ reiche aufweist und wobei auf dem Halbleitersubstrat (40) ein Isolierfilm (13) zum Isolieren von Bauelementen vorgesehen ist, und Ausbilden von zwei mit Fremdatomen dotierten Bereichen (6, 6) auf der Hauptfläche des Halbleitersubstrats (40);
Ausbilden eines Isolierfilms (10 c) auf einer Oberfläche des mit Fremdatomen dotierten Bereichs (6);
Ausbilden einer zweiten Leitungsschicht (11 a) auf dem Isolierfilm (10 c) zum Isolieren von Bauelementen,
Strukturieren der zweiten Leitungsschicht (11 a) zur Aus­ bildung eines Öffnungsbereichs, der tief genug ist, um an eine Oberfläche eines der mit Fremdatomen dotierten Bereiche (6) zu gelangen;
Ausbilden einer ersten dielektrischen Schicht (10 a) auf der zweiten Leitungsschicht (11 a), wobei die dielektrische Schicht (10 a) eine Oberfläche der zweiten Leitungsschicht (11 a) bedeckt;
Ausbilden einer dritten Leitungsschicht (9) in dem Öff­ nungsbereich auf der Oberfläche desjenigen mit Fremdatomen do­ tierten Bereichs, der auf der ersten Leitungsschicht (1 c) ange­ ordnet ist und Strukturieren der dritten Leitungsschicht (9) in eine vorgegebene Form, so daß ein Bereich der ersten dielektri­ schen Schicht (10 a) freigelegt wird;
Ausbilden einer zweiten dielektrischen Schicht (10 b) auf der dritten Leitungsschicht (9) und der freigelegten ersten di­ elektrischen Schicht (10 a), wobei die zweite dielektrische Schicht (10 b) die Oberfläche der dritten Leitungsschicht (9) bedeckt,
selektives Entfernen der ersten und zweiten dielektri­ schen Schichten zum Freilegen eines Bereichs einer Oberfläche der zweiten Leitungsschicht (11 a); und
Ausbilden einer vierten Leitungsschicht (11 b) auf der zweiten dielektrischen Schicht (10 b) und auf der Oberfläche der freigelegten zweiten Leitungsschicht (11 a).