DE102020111648B4 - Halbleiterspeichervorrichtungen - Google Patents

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Abstract

Halbleiterspeichervorrichtung (1; 10; 10a; 10b) aufweisend:ein Substrat (110) mit einer Speicherzellenregion (CR), einer Randregion (PR) und einer Dammregion (DR) zwischen der Speicherzellenregion (CR) und der Randregion (PR), wobei die Speicherzellenregion (CR) in einer Ansicht von oben eine rechtwinklige Form aufweist und eine Mehrzahl von aktiven Regionen (ACT) darin definiert sind;eine Mehrzahl von Bit-Leitungs-Strukturen (140), die sich auf dem Substrat (110) in der Speicherzellenregion (CR) erstrecken, sodass sie in einer ersten horizontalen Richtung parallel zueinander sind, wobei jede Bit-Leitungs-Struktur (140) eine Bit-Leitung umfasst (BL; 147);eine Mehrzahl von vergrabenen Kontakten (BC; 170), die untere Abschnitte von Freiräumen zwischen der Mehrzahl von Bit-Leitungs-Strukturen (140) auf dem Substrat (110) ausfüllen;eine Mehrzahl von Landing-Pads (LP; 190) auf der Mehrzahl von vergrabenen Kontakten (BC; 170); undeine Dammstruktur (DM; DMa; DMb; 190D), die eine erste Dammstruktur (DMX) und eine zweite Dammstruktur (DMY) in der Dammregion (DR) umfasst, und die sich auf der gleichen Ebene befindet wie die Mehrzahl von Landing-Pads (LP; 190),wobei die erste Dammstruktur (DMX) eine Linienform aufweist, die sich in der ersten horizontalen Richtung erstreckt, undwobei die zweite Dammstruktur (DMY) von der ersten Dammstruktur (DMX) mit einer ersten Dammöffnung (DOC) zwischen der ersten Dammstruktur (DMX) und der zweiten Dammstruktur (DMY) getrennt ist, und eine Linienform aufweist, die sich in einer zweiten horizontalen Richtung erstreckt, die rechtwinklig zu der ersten horizontalen Richtung ist,wobei die Mehrzahl von vergrabenen Kontakten (BC; 170) eine Mehrzahl von ersten vergrabenen Dummy-Kontakten (BCX; 170X) und eine Mehrzahl von zweiten vergrabenen Dummy-Kontakten (BCY; 170Y) umfasst,wobei jede der Mehrzahl von ersten vergrabenen Dummy-Kontakten (BCX; 170X) eine obere Fläche aufweist, die eine untere Fläche der ersten Dammstruktur (DMX) kontaktiert,wobei jede der Mehrzahl von zweiten vergrabenen Dummy-Kontakten (BCY; 170Y) eine obere Fläche aufweist, die eine untere Fläche der zweiten Dammstruktur (DMY) kontaktiert,wobei die Mehrzahl von ersten vergrabenen Dummy-Kontakten (BCX; 170X) elektrisch von der Mehrzahl von aktiven Regionen (ACT) getrennt ist, undwobei die Mehrzahl von zweiten vergrabenen Dummy-Kontakten (BCY; 170Y) in Kontakt mit der Mehrzahl von aktiven Regionen (ACT) steht.

Description

  • Hintergrund
  • Das erfinderische Konzept betrifft Halbleiterspeichervorrichtungen und insbesondere Halbleiterspeichervorrichtungen, die eine Dammstruktur zwischen einer Speicherzellenregion und einer Randregion umfassen.
  • Durch den schnellen Wandel der Elektronikindustrie und von Nutzerbedürfnissen werden elektronische Geräte immer leichter und kompakter. Daher müssen Halbleiterspeichervorrichtungen, die in elektronischen Vorrichtungen verwendet werden, üblicherweise einen hohen Integrationsgrad aufweisen und daher wurden die Gestaltungsregeln für die Komponenten von Halbleiterspeichervorrichtungen reduziert. Entsprechend ist der Musterdichtenunterschied zwischen einer Speicherzellenregion und einer Randregion in Halbleiterspeichervorrichtungen gestiegen, wodurch es zu einer Zunahme der Schwierigkeit bei Prozessen kommt und es schwierig ist, eine strukturelle Zuverlässigkeit sicherzustellen.
  • Aus der US 2018 / 0 166 450 A1 ist ein Verfahren zur Herstellung einer Halbleitervorrichtung bekannt. Ein Zellenbereich und ein Kernbereich sind in einem Substrat definiert. Eine Bitleitungsstruktur, die in dem Zellenbereich angeordnet ist, ist vorgesehen. Eine Gatestruktur, die in dem Kernbereich angeordnet ist, ist vorgesehen, und ein Kernabdeckfilm, der auf der Gatestruktur angeordnet ist, ist vorgesehen. Eine Höhe des Kernabdeckfilms ist größer als eine Höhe der Bitleitungsstruktur. Ein erster Kontaktfilm wird auf der Bitleitungsstruktur ausgebildet. Ein zweiter Kontaktfilm wird auf dem Kernabdeckfilm gebildet. Eine Maske wird auf dem ersten Kontaktfilm gebildet. Eine obere Oberfläche des Kernabdeckfilms wird unter Verwendung der Maske freigelegt. Der erste Kontaktfilm wird geätzt, bis eine Höhe des ersten Kontaktfilms unter Verwendung eines Ätzprozesses geringer als eine Höhe der Bitleitungsstruktur wird. In dem Ätzprozess ist eine Ätzrate für den ersten Kontaktfilm größer als Ätzraten für die Bitleitungsstruktur und den Kernabdeckfilm.
  • Die US 2016 / 0 163 637 A1 zeigt eine Halbleitervorrichtung, die ein Halbleitersubstrat enthält, das aktive Abschnitte enthält, die erste und zweite Dotierstoffbereiche enthalten, Wortleitungen auf dem Substrat, die sich in einer ersten Richtung erstrecken, um die aktiven Abschnitte zu schneiden, erste und zweite Bitleitungen auf dem Substrat, die sich in einer zweiten Richtung erstrecken, um die Wortleitungen zu schneiden, und Kontaktstrukturen in Bereichen zwischen den Wortleitungen und zwischen den ersten und zweiten Bitleitungen, wenn aus einer Draufsicht betrachtet. Die ersten und zweiten Bitleitungen sind mit den ersten Dotierungsgebieten verbunden. Die Kontaktstrukturen stehen jeweils mit den zweiten Dotierstoffbereichen in Kontakt. Die Kontaktstrukturen umfassen jeweils einen Kontaktstecker und ein Kontaktpad. Die Kontaktpads kontaktieren die zweiten Dotierstoffgebiete. Ein Trennungsabstand zwischen den Kontaktsteckern und den ersten Bitleitungen ist geringer als ein Trennungsabstand zwischen den Kontaktpads und den ersten Bitleitungen.
  • In der US 2019 / 0 043 813 A1 ist eine Halbleitervorrichtung offenbart, die ein Halbleitersubstrat umfasst, das einen Hauptchipbereich und einen Ritzspurbereich neben dem Hauptchipbereich umfasst, wobei der Ritzspurbereich einen ersten Bereich neben dem Hauptchipbereich und einen zweiten Bereich neben dem ersten Bereich umfasst; eine Isolierschicht, die auf dem Halbleitersubstrat angeordnet ist; erste Prägestrukturen, die auf einer ersten Oberfläche der Isolierschicht in einem ersten Bereich der Isolierschicht entsprechend dem ersten Bereich angeordnet sind; zweite Prägestrukturen, die auf der ersten Oberfläche der Isolierschicht in einem zweiten Bereich der Isolierschicht entsprechend dem zweiten Bereich angeordnet sind; und Dammstrukturen, die in dem ersten Bereich der Isolierschicht an Positionen entsprechend den ersten Prägestrukturen vorgesehen sind, wobei sich die Dammstrukturen in einer Richtung senkrecht zu einer zweiten Oberfläche der Isolierschicht erstrecken, die neben dem Halbleitersubstrat liegt.
  • Kurzfassung
  • Es ist Aufgabe des erfinderischen Konzepts, Halbleiterspeichervorrichtungen zu schaffen, um eine Schwierigkeit bei Herstellungsprozessen zu reduzieren und eine strukturelle Zuverlässigkeit sicherzustellen.
  • Diese Aufgabe wird durch Halbleiterspeichervorrichtungen gemäß den Ansprüchen 1, 10 und 15 gelöst. Weiterentwicklungen der jeweiligen Halbleiterspeichervorrichtungen sind in den abhängigen Ansprüchen angegeben,
  • Figurenliste
  • Ausführungsformen des erfinderischen Konzepts werden deutlicher aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen ersichtlich, in welchen:
    • 1 bis 3 schematische Draufsichten sind zur Beschreibung von Dammstrukturen von Halbleiterspeichervorrichtungen gemäß beispielhaften Ausführungsformen;
    • 4 ein schematisches Planungslayout zur Beschreibung von Hauptkomponenten einer Halbleiterspeichervorrichtung gemäß beispielhaften Ausführungsformen ist; und
    • 5A bis 5D, 6A bis 6D, 7A bis 7D, 8A bis 8D, 9A bis 9D und 10A bis 10D Querschnittsansichten von Phasen eines Herstellungsverfahrens für eine Halbleiterspeichervorrichtung gemäß beispielhaften Ausführungsformen sind.
  • Detaillierte Beschreibung der Ausführungsformen
  • 1 bis 3 sind schematische Draufsichten zur Beschreibung von Dammstrukturen von Halbleiterspeichervorrichtungen gemäß beispielhaften Ausführungsformen.
  • In 1 umfasst eine Halbleiterspeichervorrichtung 10 eine Speicherzellenregion CR, eine Randregion PR und eine Dammregion DR zwischen der Speicherzellenregion CR und der Randregion PR. In einigen Ausführungsformen kann die Halbleiterspeichervorrichtung 10 eine dynamische Direktzugriffsspeicher(DRAM)-Vorrichtung umfassen. 1 stellt eine Mehrzahl von Landing-Pads LP, die elektrisch mit einer Mehrzahl von Speicherzellen (z. B. DRAM-Zellen) einer Speicherzellenanordnung verbunden sind, in der Speicherzellenregion CR dar und stellt eine Mehrzahl von Gate-Leitungs-Muster GLP einer Mehrzahl von Logiktransistoren in der Randregion PR dar. Eine Dammstruktur DM kann in der Dammregion DR zwischen der Speicherzellenregion CR und der Randregion PR angeordnet sein. Die Dammstruktur DM kann eine Prozessschwierigkeit verringern, die durch einen Unterschied einer Musterdichte zwischen der Speicherzellenregion CR und der Randregion PR verursacht wird, und kann eine strukturelle Zuverlässigkeit sicherstellen.
  • Obere Flächen der Landing-Pads LP können auf der gleichen Ebene liegen wie eine obere Fläche der Dammstruktur DM in einer vertikalen Richtung (z. B. einer Z-Richtung). Obere Flächen der Gate-Leitungs-Muster GLP können auf einer niedrigeren Ebene liegen als die oberen Flächen der Landing-Pads LP oder die obere Fläche der Dammstruktur DM in der vertikalen Richtung (z. B. die Z-Richtung).
  • Gemäß der Draufsicht kann die Speicherzellenregion CR eine rechtwinklige Form auf einer XY-Ebene haben, die in einer ersten horizontalen Richtung (z. B. einer X-Richtung) und einer zweiten horizontalen Richtung (z. B. einer Y-Richtung) ausgebildet ist. Die erste horizontale Richtung (z. B. die X-Richtung) und die zweite horizontale Richtung (z. B. die Y-Richtung) können orthogonal sein. Zum Beispiel kann eine Region mit einer rechtwinkligen Form in einer Dammstruktur DMb in 3 die Speicherzellenregion CR sein. In einigen Ausführungsformen können die Landing-Pads LP derart angeordnet sein, dass sie in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) wabenförmig im Zickzack verlaufen.
  • Die Randregion PR kann als Kernschaltungsregion und/oder Peripherieschaltungsregion bezeichnet werden und um die Speicherzellenregion CR angeordnet sein. Eine Mehrzahl von Schaltungen, die verwendet werden, um die Halbleiterspeichervorrichtung 10 anzutreiben oder um Speicherzellen der Halbleiterspeichervorrichtung 10 auszulesen und/oder zu schreiben, kann in der Randregion PR angeordnet sein. In einigen Ausführungsformen können Decoder, Leseverstärker, Eingabe/Ausgabe-Puffer und dergleichen in der Randregion PR angeordnet sein.
  • Die Dammstruktur DM kann sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken. Die Dammstruktur DM kann entlang der Kante der Speicherzellenregion CR angeordnet sein. Gemäß der Draufsicht kann die Dammstruktur DM eine lineare Form aufweisen, die sich entlang einer Seite der rechtwinkligen Form der Speicherzellenregion CR auf der XY-Ebene erstreckt. Die Dammstruktur DM kann eine lineare Form aufweisen, deren längere Achse in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) verläuft. Eine Länge der Dammstruktur DM in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) kann ähnlich oder geringer sein als eine Länge einer Seite der rechtwinkligen Form der Speicherzellenregion CR.
  • Die obere Fläche der Dammstruktur DM kann eine Seite aufweisen, die der Speicherzellenregion CR zugewandt ist, und eine Seite, die der Randregion PR zugewiesen ist, wobei jede der zwei Seiten eine gerade Linienform aufweisen kann, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt. Zum Beispiel kann die Seite der oberen Fläche der Dammstruktur DM, die der Speicherzellenregion CR zugewandt ist, eine gerade Linienform aufweisen, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt, ohne von den Formen der oberen Flächen von Landing-Pads LP, die zu der Dammstruktur DM benachbart sind, beeinflusst zu werden.
  • Die Landing-Pads LP und die Dammstruktur DM können durch EUV-Lithografie (Lithografie mit extremer ultravioletter Strahlung) ausgebildet werden. In einigen Ausführungsformen können die Landing-Pads LP und die Dammstruktur DM ohne Verwendung von Technologie, wie beispielsweise Doppelstrukturierung (Double Patterning Technology, DPT) oder Vierfachstrukturierung (Quadruple Patterning Technology, QPT) zur Erhöhung einer Musterdichte ausgebildet werden. Die Kante der oberen Fläche jeder der Landing-Pads LP kann eine Scheibenform aufweisen, die im Wesentlichen ein Zirkel, nicht eine Ellipse ist. Eine Seitenfläche der Dammstruktur DM, die den Landing-Pads LP zugewandt ist, d. h. eine Seitenfläche der Dammstruktur DM, die der Speicherzellenregion CR zugewandt ist, kann sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken, ohne von der Zickzack-Anordnung der Landing-Pads LP in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) beeinflusst zu werden.
  • In einigen Ausführungsformen kann die Halbleiterspeichervorrichtung 10 eine Mehrzahl von Dammstrukturen DM umfassen. Jede der Dammstrukturen DM kann eine Linienform aufweisen, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) entlang einer von vier Seiten der rechtwinkligen Form der Speicherzellenregion CR erstreckt. Es kann eine Dammöffnung DO zwischen jeweiligen Enden eines Paars Dammstrukturen DM vorhanden sein. Die Dammöffnung DO kann an einer Ecke der rechtwinkligen Form der Speicherzellenregion CR sein. Zum Beispiel können sich vier Dammstrukturen DM zwischen der Speicherzellenregion CR und der Randregion PR jeweils entlang vier Seiten der rechtwinkligen Form der Speicherzellenregion CR erstrecken und können voneinander an jedem Eck der rechtwinkligen Form getrennt sein.
  • Die jeweiligen Enden eines Paars Dammstrukturen DM können durch eine erste Breite D1 voneinander getrennt sein. Zum Beispiel kann die Dammöffnung DO die erste Breite D1 haben. In einigen Ausführungsformen kann die Dammöffnung DO an jeder von vier Ecken der rechtwinkligen Form der Speicherzellenregion CR sein. In einigen Ausführungsformen kann die erste Breite D1 etwa 1 µm bis etwa 5 µm betragen.
  • In 2 umfasst eine Halbleiterspeichervorrichtung 10a die Speicherzellenregion CR und die Randregion PR. Eine Dammstruktur DMa kann zwischen der Speicherzellenregion CR und der Randregion PR angeordnet sein. Obere Flächen der Landing-Pads LP können auf der gleichen Ebene liegen wie eine obere Fläche der Dammstruktur DMa in der vertikalen Richtung (z. B. der Z-Richtung). Die oberen Flächen der Gate-Leitungs-Muster GLP können auf einer niedrigeren Ebene liegen als die oberen Flächen der Landing-Pads LP oder die obere Fläche der Dammstruktur DMa in der vertikalen Richtung (z. B. die Z-Richtung).
  • Die Dammstruktur DMa kann sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken. Die Dammstruktur DMa kann entlang der Kante der Speicherzellenregion CR angeordnet sein. Gemäß der Draufsicht kann die Dammstruktur DMa eine lineare Form aufweisen, die sich entlang einer Seite der rechtwinkligen Form der Speicherzellenregion CR auf der XY-Ebene erstreckt. Die Dammstruktur DMa kann eine lineare Form aufweisen, deren längere Achse in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) verläuft. Eine Länge der Dammstruktur DMa in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) kann geringer sein als eine Länge einer Seite der rechtwinkligen Form der Speicherzellenregion CR.
  • Die obere Fläche der Dammstruktur DMa kann eine Seite aufweisen, die der Speicherzellenregion CR zugewandt ist, und eine entgegengesetzte Seite, die der Randregion PR zugewiesen ist, wobei jede der zwei Seiten eine gerade Linienform aufweisen kann, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt. Zum Beispiel kann die Seite der oberen Fläche der Dammstruktur DMa, die der Speicherzellenregion CR zugewandt ist, eine gerade Linienform aufweisen, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt, ohne von den Formen der oberen Flächen von Landing-Pads LP, die zu der Dammstruktur DMa benachbart sind, beeinflusst zu werden.
  • Eine Seitenfläche der Dammstruktur DMa, die den Landing-Pads LP zugewandt ist, d. h. eine Seitenfläche der Dammstruktur DMa, die der Speicherzellenregion CR zugewandt ist, kann sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken, ohne von der Zickzack-Anordnung der Landing-Pads LP in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) beeinflusst zu werden.
  • In einigen Ausführungsformen kann die Halbleiterspeichervorrichtung 10a eine Mehrzahl von Dammstrukturen DMa umfassen. Jede der Dammstrukturen DMa kann eine Linienform aufweisen, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) entlang einer von vier Seiten der rechtwinkligen Form der Speicherzellenregion CR erstreckt. Mindestens zwei Dammstrukturen DMa können sich aufeinanderfolgend entlang mindestens einer Seite der rechtwinkligen Form der Speicherzellenregion CR erstrecken, sodass sie voneinander getrennt sind. Es kann eine Dammöffnung DOa zwischen jeweiligen Enden eines Paars Dammstrukturen DMa vorhanden sein. Die Dammöffnung DOa kann eine erste Dammöffnung DOC und eine zweite Dammöffnung DOS umfassen. Die erste Dammöffnung DOC kann an einer Ecke der rechtwinkligen Form der Speicherzellenregion CR sein. Die zweite Dammöffnung DOS kann an einem Abschnitt einer Seite der rechtwinkligen Form der Speicherzellenregion CR sein, wobei der Abschnitt der Seite von Ecken der rechtwinkligen Form beabstandet ist.
  • Obwohl sich acht Dammstrukturen DMa aufeinanderfolgend entlang der vier Seiten der rechtwinkligen Form der Speicherzellenregion CR mit zwei Dammstrukturen DMa getrennt voneinander an jeder Seite der rechtwinkligen Form in 2 erstrecken, sind Ausführungsformen nicht darauf beschränkt. Zum Beispiel können sich mindestens drei Dammstrukturen DMa aufeinanderfolgend entlang mindestens einer Seite der rechtwinkligen Form der Speicherzellenregion CR derart erstrecken, dass sie voneinander getrennt sind.
  • Die erste Dammöffnung DOC kann die erste Breite D1 aufweisen. Die zweite Dammöffnung DOS kann eine zweite Breite D2 aufweisen. In einigen Ausführungsformen können die erste Breite D1 und die zweite Breite D2 etwa 1 µm bis etwa 5 µm aufweisen. Die erste Breite D1 kann gleich der zweiten Breite D2 sein, aber Ausführungsformen sind nicht darauf beschränkt. In einigen Ausführungsformen kann die erste Breite D1 größer sein als die zweite Breite D2. In einigen Ausführungsformen kann die erste Breite D1 kleiner sein als die zweite Breite D2.
  • Obwohl in 2 dargestellt ist, dass die Anzahl an Dammstrukturen DMa, die sich aufeinanderfolgend derart erstrecken, dass sie voneinander entlang jeder von zwei Seiten der rechtwinkligen Form der Speicherzellenregion CR getrennt sind, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) erstrecken, gleich der Anzahl an Dammstrukturen DMa ist, die sich aufeinanderfolgend derart erstrecken, dass sie voneinander entlang jeder von zwei Seiten der rechtwinkligen Form der Speicherzellenregion CR getrennt sind, welche sich in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken, wobei die Anzahl an Dammstrukturen DMa zwei beträgt, sind Ausführungsformen nicht darauf beschränkt. Zum Beispiel können sich mehr Dammstrukturen DMa entlang jeweils zwei längeren Seiten der rechtwinkligen Form der Speicherzellenregion CR von zwei Seiten der rechtwinkligen Form, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) erstrecken, und zwei Seiten der rechtwinkligen Form, die sich in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken, als entlang jeweils zwei kürzeren Seiten der rechtwinkligen Form der Speicherzellenregion CR aufeinanderfolgend derart erstrecken, dass sie voneinander getrennt sind.
  • Obwohl nicht gezeigt, können sich mindestens zwei Dammstrukturen DMa entlang jeweils zwei längeren Seiten der rechtwinkligen Form der Speicherzellenregion CR, z. B. zwei Seiten, die sich in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken, aufeinanderfolgend derart erstrecken, dass sie voneinander getrennt sind, und eine Dammstruktur DM, wie in 1 gezeigt, kann sich entlang jeweils zwei kürzeren Seiten der rechtwinkligen Form der Speicherzellenregion CR erstrecken, z. B. zwei Seiten, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) erstrecken.
  • In 3 umfasst eine Halbleiterspeichervorrichtung 10b die Speicherzellenregion CR und die Randregion PR. Eine Dammstruktur DMb kann zwischen der Speicherzellenregion CR und der Randregion PR angeordnet sein. Obere Flächen der Landing-Pads LP können auf der gleichen Ebene liegen wie eine obere Fläche der Dammstruktur DMb in der vertikalen Richtung (z. B. der Z-Richtung). Die oberen Flächen der Gate-Leitungs-Muster GLP können auf einer niedrigeren Ebene liegen als die oberen Flächen der Landing-Pads LP oder die obere Fläche der Dammstruktur DMb in der vertikalen Richtung (z. B. die Z-Richtung).
  • Die Dammstruktur DMb kann einen Abschnitt aufweisen, der sich in der ersten horizontalen Richtung (z. B. der X-Richtung) erstreckt, und einen Abschnitt, der sich in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt, und die Speicherzellenregion CR umgeben. Gemäß der Draufsicht kann die Dammstruktur DMb eine rechtwinklige Form aufweisen, die die Speicherzellenregion CR auf der XY-Ebene umgibt.
  • Die obere Fläche der Dammstruktur DMb kann eine Seite aufweisen, die der Speicherzellenregion CR zugewandt ist, und eine Seite, die der Randregion PR zugewiesen ist, wobei jede der zwei Seiten eine gerade Linienform aufweisen kann, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt. Zum Beispiel kann die Seite der oberen Fläche der Dammstruktur DMb, die der Speicherzellenregion CR zugewandt ist, eine gerade Linienform aufweisen, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt, ohne von den Formen der oberen Flächen von Landing-Pads LP, die zu der Dammstruktur DMa benachbart sind, beeinflusst zu werden.
  • Eine Seitenfläche der Dammstruktur DMb, die den Landing-Pads LP zugewandt ist, d. h. eine Seitenfläche der Dammstruktur DMb, die der Speicherzellenregion CR zugewandt ist, kann sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken, ohne von der Zickzack-Anordnung der Landing-Pads LP in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) beeinflusst zu werden.
  • 4 ist ein schematisches Planungslayout zur Beschreibung von Hauptkomponenten einer Halbleiterspeichervorrichtung gemäß beispielhaften Ausführungsformen.
  • In 4 umfasst eine Halbleiterspeichervorrichtung 1 die Speicherzellenregion CR und die Randregion PR. Die Dammstruktur DM kann zwischen der Speicherzellenregion CR und der Randregion PR angeordnet sein.
  • Obwohl dargestellt und beschrieben ist, dass die Halbleiterspeichervorrichtung 1 aus 4 die Dammstruktur DM der Halbleiterspeichervorrichtung 10 aus 1 aufweist, sind Ausführungsformen nicht darauf beschränkt. Die Halbleiterspeichervorrichtung 1 kann die Dammstruktur DMa in 2 aufweisen oder die Dammstruktur DMb in 3 anstelle der Dammstruktur DM in 1 aufweisen.
  • In einigen Ausführungsformen kann die Halbleiterspeichervorrichtung 1 eine Mehrzahl von Dammstrukturen DM umfassen. Die Dammstrukturen DM können eine erste Dammstruktur DMX umfassen, die eine längere Linienform aufweist, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) entlang einer Seite der rechtwinkligen Form der Speicherzellenregion CR erstreckt, wobei sich die Seite entlang der ersten horizontalen Richtung (z. B. der X-Richtung) erstreckt; und sie können eine zweite Dammstruktur DMY umfassen, die eine längere Linienform aufweist, die sich in der zweiten horizontalen Richtung (z. B. der Y-Richtung) entlang einer Seite der rechtwinkligen Form der Speicherzellenregion CR erstreckt, wobei sich die Seite entlang der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt.
  • Wenn die Halbleiterspeichervorrichtung 1 die Dammstruktur DM aus 1 aufweist, kann die erste Dammstruktur DMX von der zweiten Dammstruktur DMY getrennt sein. Wenn die Halbleiterspeichervorrichtung 1 die Dammstruktur DMa in 2 aufweist, kann eine Mehrzahl erster Dammstrukturen DMX und eine Mehrzahl zweiter Dammstrukturen DMY vorhanden sein, die voneinander getrennt sein können. Wenn die Halbleiterspeichervorrichtung 1 die Dammstruktur DMb in 3 aufweist, kann die erste Dammstruktur DMX mit der zweiten Dammstruktur DMY verbunden sein.
  • Die Halbleiterspeichervorrichtung 1 kann eine Mehrzahl von aktiven Regionen ACT in der Speicherzellenregion CR umfassen. In einigen Ausführungsformen können die aktiven Regionen ACT derart angeordnet sein, dass sie eine lange Achse in einer Richtung diagonal zu der ersten horizontalen Richtung (z. B. der X-Richtung) und der zweiten horizontalen Richtung (z. B. der Y-Richtung) aufweisen.
  • Eine Mehrzahl von Wortleitungen WL kann sich in der ersten horizontalen Richtung (z. B. der X-Richtung) erstrecken, wobei sie die aktiven Regionen ACT schneiden, sodass sie in der Speicherzellenregion CR parallel zueinander sind. Eine Mehrzahl von Bit-Leitungen BL kann sich derart über die Wortleitungen WL in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken, wobei sie die erste horizontale Richtung (z. B. die X-Richtung) schneiden, dass sie parallel zueinander sind.
  • Die Bit-Leitungen BL können mit den aktiven Regionen ACT durch einen direkten Kontakt DC verbunden sein.
  • In einigen Ausführungsformen kann eine Mehrzahl vergrabener Kontakte BC zwischen zwei benachbarten Bit-Leitungen BL von den Bit-Leitungen BL ausgebildet sein. In einigen Ausführungsformen können die vergrabenen Kontakte BC in einer Linie in der ersten horizontalen Richtung (z. B. der X-Richtung) und der zweiten horizontalen Richtung (z. B. der Y-Richtung) angeordnet sein.
  • Die vergrabenen Kontakte BC können eine Mehrzahl erster vergrabener Dummy-Kontakte BCX und eine Mehrzahl zweiter vergrabener Dummy-Kontakte BCY umfassen. Vorliegend ist jeder vergrabener Dummy-Kontakt der ersten und zweiten vergrabenen Dummy-Kontakte BCX und BCY eine Struktur, die auf der gleichen Ebene ausgebildet ist wie jeder der vergrabenen Kontakte BC (z. B. ist eine Ebene der oberen Fläche des vergrabenen Dummy-Kontakts die gleiche wie eine Ebene der oberen Fläche des vergrabenen Kontakts) und zu den vergrabenen Kontakten BC benachbart ist. Von den vergrabenen Kontakten BC können einige, die zu der ersten Dammstruktur DMX benachbart sind, die ersten vergrabenen Dummy-Kontakte BCX sein und einige, die zu der zweiten Dammstruktur DMY benachbart sind, können die zweiten vergrabenen Dummy-Kontakte BCY sein. Die ersten vergrabenen Dummy-Kontakte BCX können in einer oder mindestens zwei Linien in der ersten horizontalen Richtung (z. B. der X-Richtung) angeordnet sein. Die zweiten vergrabenen Dummy-Kontakte BCY können in einer oder mindestens zwei Linien in der zweiten horizontalen Richtung (z. B. der Y-Richtung) angeordnet sein.
  • Eine Mehrzahl von Landing-Pads LP kann über den vergrabenen Kontakten BC ausgebildet sein. Die Landing-Pads LP können die vergrabenen Kontakte BC mindestens teilweise überlappen. In einigen Ausführungsformen kann sich jedes der Landing-Pads LP über eine von zwei Bit-Leitungen BL, die dazu benachbart sind, hinaus erstrecken.
  • In einigen Ausführungsformen sind die Landing-Pads LP möglicherweise nicht über den ersten vergrabenen Dummy-Kontakten BCX und den zweiten vergrabenen Dummy-Kontakten BCY von den vergrabenen Kontakten BC ausgebildet. In einigen Ausführungsformen können die Landing-Pads LP über einigen der ersten vergrabenen Dummy-Kontakten BCX und einigen der zweiten vergrabenen Dummy-Kontakten BCY ausgebildet sein, aber nicht über den anderen der ersten vergrabenen Dummy-Kontakte BCX und den anderen der zweiten vergrabenen Dummy-Kontakte BCY. Zum Beispiel wenn die ersten vergrabenen Dummy-Kontakte BCX in mindestens zwei Linien in der ersten horizontalen Richtung (z. B. der X-Richtung) angeordnet sind, sind die Landing-Pads LP möglicherweise nicht über einigen der ersten vergrabenen Dummy-Kontakte BCX ausgebildet, die in einer Linie in der ersten horizontalen Richtung (z. B. der X-Richtung) derart angeordnet sind, dass sie zu der ersten Dammstruktur DMX benachbart sind, sondern sie können über den anderen der ersten vergrabenen Dummy-Kontakte BCX ausgebildet sein. Auf ähnliche Art und Weise können, wenn die zweiten vergrabenen Dummy-Kontakte BCY in mindestens zwei Linien in der zweiten horizontalen Richtung (z. B. der Y-Richtung) angeordnet sind, die Landing-Pads LP möglicherweise nicht über einigen der zweiten vergrabenen Dummy-Kontakte BCY ausgebildet sein, die in einer Linie in der zweiten horizontalen Richtung (z. B. der Y-Richtung) derart angeordnet sind, dass sie zu der zweiten Dammstruktur DMY benachbart sind, sondern sie können über den anderen der zweiten vergrabenen Dummy-Kontakte BCY ausgebildet sein.
  • Eine Mehrzahl von Speicherknoten SN kann über den Landing-Pads LP ausgebildet sein. Die Speicherknoten SN können über den Bit-Leitungen BL ausgebildet sein. Jeder der Speicherknoten SN kann eine untere Elektrode eines Kondensators sein. Die Speicherknoten SN können mit den aktiven Regionen ACT durch die Landing-Pads LP und die vergrabenen Kontakte BC verbunden sein.
  • Die Dammstruktur DM kann sich über einige der vergrabenen Kontakte BC in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken. In einigen Ausführungsformen kann sich die erste Dammstruktur DMX über mindestens einige der ersten vergrabenen Dummy-Kontakte BCX in der ersten horizontalen Richtung (z. B. der X-Richtung) erstrecken. Zum Beispiel kann sich die erste Dammstruktur DMX über einige der ersten vergrabenen Dummy-Kontakte BCX in der ersten horizontalen Richtung (z. B. der X-Richtung) erstrecken, wobei einige der ersten vergrabenen Dummy-Kontakte BCX zu der Kante der Speicherzellenregion CR benachbart sind und in einer Linie in der ersten horizontalen Richtung (z. B. der X-Richtung) angeordnet sind. In einigen Ausführungsformen kann sich die zweite Dammstruktur DMY über mindestens einige der zweiten vergrabenen Dummy-Kontakte BCY in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken. Zum Beispiel kann sich die zweite Dammstruktur DMY über einige der ersten vergrabenen Dummy-Kontakte BCY in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken, wobei einige der zweiten vergrabenen Dummy-Kontakte BCY zu der Kante der Speicherzellenregion CR benachbart sind und in einer Linie in der zweiten horizontalen Richtung (z. B. der Y-Richtung) angeordnet sind.
  • Die Gate-Leitungs-Muster GLP können in der Randregion PR angeordnet sein. Zum Zwecke der Darstellung wurden andere Komponente als die Gate-Leitungs-Muster GLP in der Randregion RP ausgelassen. Die Gate-Leitungs-Muster GLP können sich von der Speicherzellenregion CR weg erstrecken, aber Ausführungsformen sind nicht darauf beschränkt. Die Form der Gate-Leitungs-Muster GLP in 4 ist nur ein Beispiel und die Gate-Leitungs-Muster GLP können unterschiedliche Breiten oder eine Krümmung haben oder sich in verschiedenen, horizontalen Richtungen mit einer variablen Breite erstrecken.
  • Die Gate-Leitungs-Muster GLP können auf derselben Ebene ausgebildet sein wie die Bit-Leitungen BL. In einigen Ausführungsformen können die Gate-Leitungs-Muster GLP und die Bit-Leitungen BL die gleichen Materialien oder zumindest teilweise die gleichen Materialien umfassen. Zum Beispiel kann ein Prozess zur Ausbildung der gesamten oder eines Abschnitts der Gate-Leitungs-Muster GLP der gleiche sein wie der gesamte oder ein Abschnitt eines Prozesses zur Ausbildung der Bit-Leitungen BL.
  • 5A bis 5D, 6A bis 6D, 7A bis 7D, 8A bis 8D, 9A bis 9D und 10A bis 10D sind Querschnittsansichten von Phasen eines Herstellungsverfahrens für eine Halbleiterspeichervorrichtung gemäß beispielhaften Ausführungsformen. Zum Beispiel die 5A, 6A, 7A, 8A, 9A und 10A sind Querschnittsansichten der Phasen, aufgenommen entlang Linie A-A' aus 4; 5B, 6B, 7B, 8B, 9B und 10B sind Querschnittsansichten der Phasen, aufgenommen entlang Linie B-B' aus 4; 5C, 6C, 7C, 8C, 9C und 10C sind Querschnittsansichten der Phasen, aufgenommen entlang Linie C-C' aus 4; und 5D, 6D, 7D, 8D, 9D und 10D sind Querschnittsansichten der Phasen, aufgenommen entlang Linie D-D' aus 4.
  • Es wird auf 5A bis 5D Bezug genommen, in denen ein Substrat 110, das die Speicherzellenregion CR und die Randregion PR umfasst, vorbereitet wird. Das Substrat 110 kann auch die Dammregion DR zwischen der Speicherzellenregion CR und der Randregion PR umfassen.
  • Obwohl dargestellt ist, dass die Speicherzellenregion CR von der Randregion PR getrennt ist, und eine Region zwischen der Speicherzellenregion CR und der Randregion PR als Dammregion DR bezeichnet ist, sind Ausführungsformen nicht darauf beschränkt. Zum Beispiel kann das Substrat 110 die Speicherzellenregion CRund die Randregion PR umfassen, die markiert und in Kontakt miteinander sind, und die Dammregion DR kann eine Region sein, in der sich die Dammstruktur DM in 4 entlang der Grenze zwischen der Speicherzellenregion CR und der Randregion PR befindet.
  • Zum Beispiel kann das Substrat 110 Silicium (Si), z. B. kristallines Si, polykristallines Si oder amorphes Si umfassen. Alternativ kann das Substrat 110 ein Halbleiterelement, z. B. Germanium (Ge) oder zumindest einen Verbindungshalbleiter ausgewählt aus Siliciumgermanium (SiGe), Siliciumcarbid (SiC), Galliumarsenid (GaAs), Indiumarsenid (InAs) und Indiumphosphid (InP) umfassen. Das Substrat 110 kann eine Silicon-on-Insulator(SOI)-Struktur aufweisen. Zum Beispiel kann das Substrat 110 eine vergrabene Oxid(BOX)-Schicht umfassen. Das Substrat 110 kann einen leitfähigen Bereich, z. B. eine verunreinigungsdotierte Wanne oder eine verunreinigungsdotierte Struktur, umfassen.
  • Ein Regionsisoliergraben 115T kann in dem Substrat 110 ausgebildet sein und eine Regionsisolierschicht 115, welche den Regionsisoliergraben 115T ausfüllt, kann ausgebildet sein. Die Regionsisolierschicht 115 kann zwischen der Speicherzellenregion CR und der Randregion PR angeordnet sein. Eine aktive Logikregion 117 kann durch die Regionsisolierschicht 115 in der Randregion PR definiert sein.
  • Ein Vorrichtungsisoliergraben 116T kann in der Speicherzellenregion CR des Substrats 110 ausgebildet sein, und es kann eine Vorrichtungsisolierschicht 116, welche den Vorrichtungsisoliergraben 116T ausfüllt, ausgebildet sein. Eine Mehrzahl aktiver Regionen 118 kann durch die Vorrichtungsisolierschicht 116 in der Speicherzellenregion CR des Substrats 110 definiert sein. Wie die aktiven Regionen ACT in 4, können die aktiven Regionen 118 eine relativ lange Inselform mit einer kurzen Achse und einer langen Achse aufweisen.
  • In einigen Ausführungsformen können die Regionsisolierschicht 115 und die Vorrichtungsisolierschicht 116 gleichzeitig ausgebildet werden. Zum Beispiel können der Regionsisoliergraben 115T und der Vorrichtungsisoliergraben 116T gleichzeitig durch Ätzen des Substrats 110 ausgebildet werden, und dann können die Regionsisolierschicht 115, welche den Regionsisoliergraben 115T ausfüllt, und die Vorrichtungsisolierschicht 116, welche den Vorrichtungsisoliergraben 116T ausfüllt, gleichzeitig durch Gasphasenabscheidung ausgebildet werden. In einigen Ausführungsformen können der Regionsisoliergraben 115T und der Vorrichtungsisoliergraben 116T jeweils durch getrennte Ätzprozesse ausgebildet werden, und dann können die Regionsisolierschicht 115 und die Vorrichtungsisolierschicht 116 gleichzeitig durch Gasphasenabscheidung ausgebildet werden. In einigen Ausführungsformen können der Regionsisoliergraben 115T und der Vorrichtungsisoliergraben 116T jeweils durch getrennte Ätzprozesse ausgebildet werden, und die Regionsisolierschicht 115 und die Vorrichtungsisolierschicht 116 können jeweils durch getrennte Gasphasenabscheidungsprozesse ausgebildet werden.
  • Die Regionsisolierschicht 115 und die Vorrichtungsisolierschicht 116 können ein Material umfassen, das beispielsweise eine Siliciumoxid-Schicht, eine Siliciumnitrid-Schicht und/oder eine Siliciumoxinitrid-Schicht umfasst.
  • In einigen Ausführungsformen kann eine Logikvorrichtungsisolierschicht, welche die aktive Logikregion 117 definiert, in der Randregion PR des Substrats 110 ausgebildet sein. In einigen Ausführungsformen kann die Logikvorrichtungsisolierschicht zusammen mit der Regionsisolierschicht 115 und/oder der Vorrichtungsisolierschicht 116 ausgebildet werden.
  • Eine Mehrzahl von Wortleitungsgräben 120T kann in der Speicherzellenregion CR des Substrats 110 ausgebildet sein. Die Wortleitungsgräben 120T können Linienformen aufweisen, die sich derart in der ersten horizontalen Richtung (z. B. der X-Richtung) erstrecken, dass sie zueinander parallel sind und an gleichen Intervallen über die aktiven Regionen 118 hinweg in der zweiten horizontalen Richtung (z. B. der Y-Richtung) angeordnet sind. Wie in dem entlang Linie B-B' vorgenommenen Querschnitt gezeigt, kann eine Stufe auf der unteren Fläche der Wortleitungsgräben 120T vorhanden sein.
  • Nachdem eine resultierende Struktur, welche die Wortleitungsgräben 120T umfasst, gesäubert wurde, können eine Mehrzahl von dielektrischen Gate-Schichten 122, eine Mehrzahl von Wortleitungen 120 und eine Mehrzahl von vergrabenen isolierenden Schichten 124 aufeinanderfolgend in den Wortleitungsgräben 120T ausgebildet werden. Die Wortleitungen 120 können die Wortleitungen WL in 4 bilden.
  • Die Wortleitungen 120 können innere untere Abschnitte der Wortleitungsgräben 120T ausfüllen, und die vergrabenen isolierenden Schichten 124 können die Wortleitungen 120 bedecken und innere obere Abschnitte der Wortleitungsgräben 120T ausfüllen. Entsprechend können die Wortleitungen 120T Linienformen aufweisen, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) derart erstrecken, dass sie parallel zueinander sind, und an gleichen Intervallen über die aktiven Regionen 118 hinweg in der zweiten horizontalen Richtung (z. B. der Y-Richtung) angeordnet sind. Auf ähnliche Art und Weise können die vergrabenen isolierenden Schichten 124 Linienformen aufweisen, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) derart erstrecken, dass sie parallel zueinander sind, und an gleichen Intervallen über die aktiven Regionen 118 hinweg in der zweiten horizontalen Richtung (z. B. der Y-Richtung) angeordnet sind.
  • Zum Beispiel können die Wortleitungen 120 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN oder eine Kombination aus denselben umfassen.
  • Die dielektrischen Gate-Schichten 122 können mindestens eine ausgewählt aus einer Siliciumoxid-Schicht, einer Siliciumnitrid-Schicht, einer Siliciumoxinitrid-Schicht, Oxid-Nitrid-Oxid (ONO) und einer High-k-Dielektrikumsschicht mit einer höheren Dielektrizitätskonstante als die Siliciumoxid-Schicht umfassen. Die dielektrischen Gate-Schichten 122 können beispielsweise eine Dielektrizitätskonstante von etwa 10 bis etwa 25 aufweisen.
  • Die oberen Flächen der vergrabenen isolierenden Schichten 124 können im Wesentlichen auf der gleichen Ebene sein wie die oberen Flächen des Substrats 110. Die vergrabenen isolierenden Schichten 124 können eine Materialschicht ausgewählt aus einer Siliciumoxid-Schicht, einer Siliciumnitrid-Schicht, einer Siliciumoxinitrid-Schicht und einer Kombination aus denselben umfassen.
  • Die oberen Flächen der Wortleitungen 120 können auf einer niedrigeren Ebene liegen als die obere Fläche der aktiven Logikregion 117 in dem Substrat 110. Die unteren Flächen der Wortleitungen 120 können eine unebene Form aufweisen, und ein Transistor mit einer Sattel-Finnen-Struktur, z. B. ein Sattel-Finnen-Feldeffekttransistor (FinFET), kann in den aktiven Regionen 118 ausgebildet werden.
  • In dieser Spezifikation bezieht sich der Begriff „Ebene“ auf eine Höhe ausgehend von der Hauptfläche oder der oberen Fläche des Substrats 110 in der vertikalen Richtung (z. B. der Z-Richtung). Zum Beispiel bezieht sich „auf der gleichen Ebene sein“ oder „auf einer bestimmten Ebene sein“ auf „die gleiche Höhe ausgehend von der Hauptfläche des Substrats 110 in der vertikalen Richtung (z. B. der Z-Richtung) haben“ oder „an einer bestimmten Position sein“, und „auf einer niedrigen/hohen Ebene sein“ bezieht sich auf „eine niedrige/hohe Position bezüglich der Hauptfläche des Substrats 110 in der vertikalen Richtung (z. B. der Z-Richtung) haben“. Zum Beispiel kann sich die Hauptfläche oder die obere Fläche des Substrats 110 zwischen dem Substrat 110 und der aktiven Logikregion 117 oder zwischen dem Substrat 110 und den aktiven Regionen 118 befinden.
  • In einigen Ausführungsformen können, bevor oder nachdem die Wortleitungen 120 ausgebildet werden, Verunreinigungsionen in aktive Regionen 118 des Substrats 110 implantiert werden, die sich jeweils auf beiden Seiten jeder der Wortleitungen 120 befinden, wodurch eine Source-Region und eine Drain-Region in den aktiven Regionen 118 ausgebildet werden.
  • In 6A bis 6D ist ein isolierendes Schichtmuster ausgebildet, um das Substrat 110 aufweisend die Regionsisolierschicht 115, die Vorrichtungsisolierschicht 116, die aktive Logikregion 117, die aktiven Regionen 118 und die vergrabenen isolierenden Schichten 124 zu bedecken. Zum Beispiel kann das isolierende Schichtmuster eine Siliciumoxid-Schicht, eine Siliciumnitrid-Schicht, eine Siliciumoxinitrid-Schicht, eine dielektrische Metallschicht oder eine Kombination aus denselben umfassen.
  • In einigen Ausführungsformen kann das isolierende Schichtmuster ausgebildet werden, indem eine Mehrzahl isolierender Schichten, die ein erstes isolierendes Schichtmuster 112 und ein zweites isolierendes Schichtmuster 114 umfassen, gestapelt werden. Zum Beispiel kann das zweite isolierende Schichtmuster 114 eine höhere Permittivität aufweisen als das erste isolierende Schichtmuster 112. In einigen Ausführungsformen kann das erste isolierende Schichtmuster 112 eine Siliciumoxid-Schicht umfassen, und das zweite isolierende Schichtmuster 114 kann eine Siliciumoxinitrid-Schicht umfassen. In einigen Ausführungsformen kann das erste isolierende Schichtmuster 112 eine dielektrische Nichtmetall-Schicht umfassen, und das zweite isolierende Schichtmuster 114 kann eine dielektrische Metallschicht umfassen.
  • Ein Direktkontaktloch 134H ist in der Speicherzellenregion CR ausgebildet, um in das erste isolierende Schichtmuster 112 und das zweite isolierende Schichtmuster 114 einzudringen. Das Direktkontaktloch 134H kann eine Source-Region in einer aktiven Region 118 freilegen. In einigen Ausführungsformen kann sich das Direktkontaktloch 134H im Inneren der aktiven Region 118 erstrecken, d. h., der Source-Region.
  • Das erste und das zweite isolierende Schichtmuster 112 und 114, die die Randregion PR bedecken, können zumindest teilweise entfernt werden, sodass die aktive Logikregion 117 freigelegt werden kann, ohne von dem ersten und dem zweiten isolierenden Schichtmuster 112 und 114 bedeckt zu werden.
  • In 7A bis 7D wird eine leitfähige Direktkontaktschicht ausgebildet, um das Direktkontaktloch 134H auszufüllen und das erste und zweite isolierende Schichtmuster 112 und 114 zu bedecken. Die leitfähige Direktkontaktschicht kann zum Beispiel eine epitaktische Siliciumschicht oder dotiertes Polysilicium umfassen.
  • Danach werden eine leitfähige Metallschicht und eine Isolierdeckschicht, die zur Ausbildung einer Bit-Leitungs-Struktur 140 und einer Gate-Leitungs-Struktur 140P dienen, aufeinanderfolgend ausgebildet, um das erste und das zweite isolierende Schichtmuster 112 und 114 und die leitfähige Direktkontaktschicht zu bedecken. Die leitfähige Metallschicht kann eine Stapelstruktur aufweisen, in der eine erste leitfähige Metallschicht und eine zweite leitfähige Metallschicht gestapelt sind. Die leitfähige Metallschicht kann eine leitfähige Schichtstapelstruktur mit einer Doppelschichtstruktur aufweisen, aber dies ist nur ein Beispiel und Ausführungsformen sind nicht darauf beschränkt. Zum Beispiel kann die leitfähige Metallschicht eine einzelne Schicht oder eine Stapelstruktur umfassend mindestens drei Schichten umfassen.
  • In einigen Ausführungsformen kann die erste leitfähige Metallschicht TiN oder Ti-Si-N (TSN) umfassen, und die zweite leitfähige Metallschicht kann Wolfram (W) oder W und Wolframsilicid (WSix) umfassen. In einigen Ausführungsformen kann die erst leitfähige Metallschicht als Diffusionsbarriere fungieren. In einigen Ausführungsformen kann die Isolierdeckschicht eine Siliciumnitrid-Schicht umfassen.
  • Die erste leitfähige Metallschicht, die zweite leitfähige Metallschicht und die Isolierdeckschicht werden geätzt, wodurch eine Mehrzahl von Bit-Leitungen 147 umfassend ein erstes leitfähiges Metallmuster 145 und ein zweites leitfähiges Metallmuster 146, die eine Linienform aufweisen, in der Speicherzellenregion CR ausgebildet werden, eine Mehrzahl von Gate-Leitungen 147P umfassend das erste leitfähige Metallmuster 145 und das zweite leitfähige Metallmuster 146 in der Randregion PR ausgebildet werden und eine Mehrzahl von isolierenden Deckleitungen 148 in sowohl der Speicherzellenregion CR als auch der Randregion PR ausgebildet werden. Die Bit-Leitungen 147 umfassend das erste leitfähige Metallmuster 145 und das zweite leitfähige Metallmuster 146 in der Speicherzellenregion CR können eine Mehrzahl von Speicherzellen einer Speicherzellenanordnung ausbilden. Die Gate-Leitungen 147P umfassend das erste leitfähige Metallmuster 145 und das zweite leitfähige Metallmuster 146 in der Randregion PR können eine Mehrzahl logischer Transistoren ausbilden.
  • Die Bit-Leitungs-Struktur 140 in der Speicherzellenregion CR kann eine Bit-Leitung 147 und eine isolierenden Deckleitung 148, die die Bit-Leitung 147 bedeckt, umfassen, und die Gate-Leitungs-Struktur 140P in der Randregion PR kann eine Gate-Leitung 147P und eine isolierende Deckleitung 148, die die Gate-Leitung 147P bedeckt, umfassen. Ein Gate-isolierendes Schichtmuster 142 kann zwischen der Gate-Leitung 147P und der aktiven Logikregion 117 angeordnet sein.
  • In einigen Ausführungsformen kann sowohl die Bit-Leitungs-Struktur 140 als auch die Gate-Leitungs-Struktur 140P ferner ein leitfähiges Halbleitermuster 132 zwischen dem isolierenden Schichtmuster umfassend das erste und zweite isolierende Schichtmuster 112 und 114 und das erste leitfähige Metallmuster 145 umfassen. Das leitfähige Halbleitermuster 132 kann dotiertes Polysilicium umfassen. In einigen Ausführungsformen kann das leitfähige Halbleitermuster 132 ausgelassen werden.
  • Eine Mehrzahl von Bit-Leitungs-Strukturen 140 umfassend die Bit-Leitungen 147 und die isolierenden Deckleitungen 148 können sich parallel zueinander in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken, die parallel zu der Hauptfläche des Substrats 110 ist.
  • Eine Dummy-Bit-Leitungs-Struktur 140D, welche die Bit-Leitungen 147 und die isolierenden Deckleitungen 148 wie die Bit-Leitungs-Strukturen 140 umfasst, kann sich in der zweiten horizontalen Richtung (z. B. der Y-Richtung) entlang der Dammregion DR erstrecken. In der ersten horizontalen Richtung (z. B. der X-Richtung) kann eine Breite der Dummy-Bit-Leitungs-Struktur 140D größer sein als eine Breite von jeweils den Bit-Leitungs-Strukturen 140, aber Ausführungsformen sind nicht darauf beschränkt. In einigen Ausführungsformen kann die Breite der Dummy-Bit-Leitungs-Struktur 140D in der ersten horizontalen Richtung (z. B. der X-Richtung) gleich der Breite jeder Bit-Leitungs-Struktur 140 sein. Vorliegend ist eine Dummy-Bit-Leitungs-Struktur 140D eine Struktur, die auf der gleichen Ebene ausgebildet ist wie die Bit-Leitungs-Strukturen 140 (z. B. ist eine Ebene der oberen Fläche der Dummy-Bit-Leitungs-Struktur 140D die gleiche wie eine Ebene der oberen Fläche von jeder der Bit-Leitungs-Strukturen 140) und die benachbart zu den Bit-Leitungs-Strukturen 140 ist.
  • Die Dummy-Bit-Leitungs-Struktur 140D kann die gleichen Schichten (z. B. die Bit-Leitungen 147 und die isolierenden Deckleitungen 148) umfassen, die solche Bit-Leitungs-Strukturen 140 ausbilden. In einigen Beispielen kann die Dummy-Bit-Leitungs-Struktur 140D gleichzeitig mit den Bit-Leitungs-Strukturen 140 mit den gleichen Prozessen ausgebildet werden, die die leitfähige Metallschicht und die Isolierdeckschicht bilden, welche die Bit-Leitungs-Strukturen 140 bilden. Die Dummy-Bit-Leitungs-Struktur 140D in der Halbleiterspeichervorrichtung 1 dient nicht als externer Anschluss, um eine Übertragung eines Signals an eine externe Vorrichtung zu veranlassen, zum Beispiel einen Speicher-Controller (nicht gezeigt).
  • Die Dummy-Bit-Leitungs-Struktur 140D ist möglicherweise nur in der Dammregion DR ausgebildet, die sich in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt, d. h., die Dammregion DR, in der die zweite Dammstruktur DMY in 4 angeordnet ist, aber nicht in der Dammregion DR, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) erstreckt, d. h., die Dammregion DR, in der die erste Dammstruktur DMX in 4 angeordnet ist.
  • Die Bit-Leitungen 147 können die in 4 dargestellten Bit-Leitungen BL ausbilden. Die Gate-Leitungen 147P können die Gate-Leitungs-Muster GLP, dargestellt in 4, ausbilden.
  • Während eines Ätzprozesses zur Ausbildung der Bit-Leitungen 147, können Abschnitte der leitfähigen Direktkontaktschicht, die nicht die Bit-Leitungen 147 überlappt, ebenfalls geätzt werden, wodurch eine Mehrzahl leitfähiger Direktkontaktmuster 134 ausgebildet wird. Zu diesem Zeitpunkt kann das isolierende Schichtmuster (umfassend das erste und das zweite isolierende Schichtmuster 112 und 114) während des Ätzprozesses zur Ausbildung der Bit-Leitungen 147 und der leitfähigen Direktkontaktmuster 134 als Ätzstoppschicht dienen. Die leitfähigen Direktkontaktmuster 134 können die in 4 dargestellten direkten Kontakte DC ausbilden. Die Bit-Leitungen 147 können elektrisch mit der Mehrzahl aktiver Regionen 118 durch die leitfähigen Direktkontaktmuster 134 verbunden sein.
  • In einigen Ausführungsformen kann das leitfähige Halbleitermuster 132 auch während eines Prozesses zur Entfernung der Abschnitte der leitfähigen Direktkontaktschicht zur Ausbildung der leitfähigen Direktkontaktmuster 134 ausgebildet werden. Zum Beispiel kann das leitfähige Halbleitermuster 132 ein Abschnitt der leitfähigen Direktkontaktschicht sein, der vertikal eine Bit-Leitung 147 überlappt, aber nicht das Direktkontaktloch 134H vertikal überlappt und sich auf dem isolierenden Schichtmuster (umfassend das erste und das zweite isolierende Schichtmuster 112 und 114) befindet, und die leitfähigen Direktkontaktmuster 134 können ein Abschnitt der leitfähigen Direktkontaktschicht sein, der das Direktkontaktloch 134H vertikal überlappt und mit einer aktiven Region 118 in Kontakt ist.
  • Eine Isolierabstandshalterstruktur 150 kann jeweils entgegengesetzte Seitenwände der Bit-Leitungs-Struktur 140 bedecken. Die Isolierabstandshalterstruktur 150 kann einen ersten Isolierabstandshalter 152, einen zweiten Isolierabstandshalter 154 und einen dritten Isolierabstandshalter 156 umfassen. Der zweite Isolierabstandshalter 154 kann ein Material umfassen, das eine niedrigere Permittivität aufweist als der erste Isolierabstandshalter 152 und der dritte Isolierabstandshalter 156. In einigen Ausführungsformen können der erste Isolierabstandshalter 152 und der dritte Isolierabstandshalter 156 eine Nitridschicht umfassen und der zweite Isolierabstandshalter 154 kann eine Oxidschicht umfassen. In einigen Ausführungsformen können der erste Isolierabstandshalter 152 und der dritte Isolierabstandshalter 156 eine Nitridschicht umfassen und der zweite Isolierabstandshalter 154 kann ein Material umfassen, das eine Ätzselektivität bezüglich des ersten Isolierabstandshalters 152 und des dritten Isolierabstandshalters 156 aufweist. Zum Beispiel wenn der erste Isolierabstandshalter 152 und der dritte Isolierabstandshalter 156 eine Nitridschicht umfassen, kann der zweite Isolierabstandshalter 154 eine Oxidschicht umfassen und kann während eines nachfolgenden Prozesses entfernt werden, sodass er ein Luftabstandhalter ist.
  • Eine Seitenwand der Gate-Leitungs-Struktur 140P kann mit einem Gate-Isolierabstandshalter 150P bedeckt sein. Der Gate-Isolierabstandshalter 150P kann zum Beispiel eine Nitridschicht umfassen. In einigen Ausführungsformen kann der Gate-Isolierabstandshalter 150P eine einzelne Schicht umfassen, aber er ist nicht darauf beschränkt. Der Gate-Isolierabstandshalter 150P kann eine Stapelstruktur umfassen, die mindestens zwei Schichten umfasst.
  • Ein vergrabenes Kontaktloch 170H kann zwischen zwei benachbarten Bit-Leitungen 147 ausgebildet sein. Der Innenraum des vergrabenen Kontaktlochs 170H kann durch Isolierabstandshalterstrukturen 150, die jeweils jeweilige Seitenwände der zweite benachbarten Bit-Leitungen 147 bedecken, und eine aktive Region 118 zwischen den zwei benachbarten Bit-Leitungen 147 definiert sein.
  • Eine Mehrzahl vergrabener Kontaktlöcher 170H kann ausgebildet werden, indem das isolierende Schichtmuster (umfassen das erste und das zweite isolierende Schichtmuster 112 und 114) und die aktiven Regionen 118 in der Speicherzellenregion CR teilweise entfernt werden unter Verwendung der isolierenden Deckleitungen 148 und einer Mehrzahl von Isolierabstandshalterstrukturen 150, die jeweils eine der gegenüberliegenden Seitenwände von jeder der Bit-Leitungs-Strukturen 140 bedecken, als Ätzmasken. Die vergrabenen Kontaktlöcher 170H können ausgebildet werden, indem ein anisotropischer Ätzprozess, bei dem das isolierende Schichtmuster (umfassend das erste und das zweite isolierende Schichtmuster 112 und 114) und die aktiven Regionen 118 unter Verwendung der isolierenden Deckleitungen 148 und den Isolierabstandshalterstrukturen 150, die jeweils eine von gegenüberliegenden Seitenwänden von jeder der Bit-Leitungs-Strukturen 140 bedecken, als Ätzmasken teilweise entfernt werden, und dann ein isotropischer Ätzprozess durchgeführt wird, bei dem ein Abschnitt jeder der aktiven Regionen 118 derart weiter entfernt wird, dass der Freiraum von jedem der vergrabenen Kontaktlöcher 170H, der durch eine aktive Region definiert 118 wird, erweitert werden kann.
  • In einigen Ausführungsformen, wie in 7C gezeigt, wurden Abschnitte des isolierenden Schichtmusters (umfassend das erste und das zweite isolierende Schichtmuster 112 und 114) und die aktive Region 118 in einem Abschnitt der Speicherzellenregion CR möglicherweise nicht entfernt sondern verbleibt, wobei der Abschnitt der Speicherzellenregion CR zu der Dammregion DR und insbesondere zu der Dammregion DR, in der die erste Dammstruktur DMX in 4 angeordnet ist, benachbart ist. Zum Beispiel wird ein Abschnitt des isolierenden Schichtmusters (umfassend das erste und das zweite isolierende Schichtmuster 112 und 114), der die aktive Region 118 zwischen zwei vergrabenen isolierenden Schichten 124 benachbart zu der Dammregion DR bedeckt, in der die erste Dammstruktur DMX in 4 angeordnet ist, möglicherweise nicht entfernt sondem verbleibt. Zum Beispiel kann eine Maskenschicht derart ausgebildet sein, dass sie die Randregion PR, die Dammregion DR und einen Abschnitt der Speicherzellenregion CR benachbart zu der Dammregion DR bedeckt, und dann kann das isolierende Schichtmuster (umfassend das erste und das zweite isolierende Schichtmuster 112 und 114) und die aktiven Regionen 118 teilweise entfernt werden, wobei die Maskenschicht, die isolierenden Deckleitungen 148 und die Isolierabstandshalterstrukturen 150 als Ätzmasken verwendet werden.
  • In 8A bis 8D sind eine Mehrzahl vergrabener Kontakte 170 und eine Mehrzahl Isolierumzäunung 180 in einem Freiraum zwischen den Isolierabstandshalterstrukturen 150 ausgebildet, die jeweils die Seitenwände der Bit-Leitungs-Strukturen 140 in der Speicherzellenregion CR bedecken. Eine Mehrzahl vergrabener Kontakte 170 und eine Mehrzahl Isolierumzäunung 180 kann abwechselnd zwischen zwei benachbarten Isolierabstandshalterstrukturen 150 von den Isolierabstandshalterstrukturen 150, die jeweils die Seitenwände der Bit-Leitungs-Strukturen 140 bedecken, in der zweiten horizontalen Richtung (z. B. der Y-Richtung) angeordnet sein.
  • Zum Beispiel können die vergrabenen Kontakte 170 Polysilicium umfassen. Zum Beispiel können die Isolierumzäunung 180 eine Nitridschicht umfassen.
  • In einigen Ausführungsformen können eine Mehrzahl vergrabener Kontakte 170 in Linien in der ersten horizontalen Richtung (z. B. der X-Richtung) und der zweiten horizontalen Richtung (z. B. der Y-Richtung) angeordnet sein. Jeder der vergrabenen Kontakte 170 kann sich von einer aktiven Region 118 in der vertikalen Richtung (z. B. der Z-Richtung) rechtwinklig zu dem Substrat 110 erstrecken. Die vergrabenen Kontakte 170 können die in 4 dargestellten vergrabenen Kontakte BC ausbilden.
  • Die vergrabenen Kontakte 170 können in Freiräumen angeordnet sein, die durch die Isolierumzäunung 180 und die Isolierabstandshalterstrukturen 150, die jeweils die Seitenwände der Bit-Leitungs-Strukturen 140 bedecken, definiert werden.
  • Die vergrabenen Kontakte 170 können ausgebildet werden, indem eine vorübergehende, vergrabene Kontaktmaterialschicht, die die vergrabenen Kontaktlöcher 170H ausfüllen, ausgebildet wird und ein oberer Abschnitt der vorübergehenden vergrabenen Kontaktmaterialschicht entfernt wird. Zum Beispiel kann die vorläufig vergrabene Kontaktmaterialschicht Polysilicium umfassen.
  • Die oberen Flächen der vergrabenen Kontakte 170 können auf einer niedrigeren Ebene sein als die oberen Flächen der isolierenden Deckleitungen 148. Die oberen Flächen der Isolierumzäunung 180 können auf der gleichen Ebene sein wie die oberen Flächen der isolierenden Deckleitungen 148 in der vertikalen Richtung (z. B. der Z-Richtung). Entsprechend können die oberen Flächen der vergrabenen Kontakte 170 auf einer niedrigeren Ebene sein als die oberen Flächen der Isolierumzäunung 180.
  • Die vergrabenen Kontakte 170 können eine Mehrzahl erster vergrabener Dummy-Kontakte 170X und eine Mehrzahl zweiter vergrabener Dummy-Kontakte 170Y umfassen. Die ersten vergrabenen Dummy-Kontakte 170X können die ersten vergrabenen Dummy-Kontakte BCX in 4 ausbilden, und die zweiten vergrabene Dummy-Kontakte 170Y können die zweiten vergrabenen Dummy-Kontakte BCY in 4 ausbilden. Die ersten und die zweiten vergrabenen Dummy-Kontakte 170X und 170Y umfassen die gleichen leitfähigen Schichten (z. B. Polysilicium), die solche vergrabenen Kontakte 170 ausbilden. Zum Beispiel können die ersten und zweiten vergrabenen Dummy-Kontakte 170X und 170Y gleichzeitig mit den vergrabenen Kontakten 170 mit den gleichen Prozessen ausgebildet werden, die die leitfähigen Schichten, die die vergrabenen Kontakte 170 ausbilden, abscheiden und mit einem Muster bzw. einer Struktur versehen. Jeder vergrabener Dummy-Kontakt der ersten und zweiten vergrabenen Dummy-Kontakte 170X und 170Y in der Halbleiterspeichervorrichtung 1 dient nicht als externer Anschluss, um eine Übertragung eines Signals an eine externe Vorrichtung, zum Beispiel einen (nicht gezeigten) Speicher-Controller zu veranlassen.
  • In einigen Ausführungsformen können die ersten vergrabenen Dummy-Kontakte 170X auf dem isolierenden Schichtmuster (umfassend das erste und das zweite isolierende Schichtmuster 112 und 114) ausgebildet sein. Zum Beispiel können die ersten vergrabenen Dummy-Kontakte 170X von den aktiven Regionen 118 getrennt sein, wobei das isolierende Schichtmuster (umfassend das erste und das zweite isolierende Schichtmuster 112 und 114) zwischen den ersten vergrabenen Dummy-Kontakten 170X und den aktiven Regionen 118 liegt. Die ersten vergrabenen Dummy-Kontakte 170X können von den aktiven Regionen 118 durch das isolierende Schichtmuster (umfassend das erste und das zweite isolierende Schichtmuster 112 und 114) elektrisch isoliert (oder getrennt) sein. In einigen Ausführungsformen können die zweiten vergrabenen Dummy-Kontakte 170Y auf den aktiven Regionen 118 ausgebildet sein. Zum Beispiel können die zweiten vergrabenen Dummy-Kontakte 170Y in Kontakt mit den aktiven Regionen 118 sein. Die zweiten vergrabenen Dummy-Kontakte 170Y können mit den aktiven Regionen 118 elektrisch verbunden sein.
  • Eine Mehrzahl Landing-Pad-Löcher 190H kann durch die Isolierabstandshalterstrukturen 150 und die Isolierumzäunung 180 definiert sein. Die vergrabenen Kontakte 170 können auf den Unterseiten der Landing-Pad-Löcher 190H freiliegen.
  • In einigen Ausführungsformen kann, nachdem die Isolierumzäunung 180 ausgebildet wurden, die vorübergehende, vergrabene Kontaktmaterialschicht ausgebildet werden. In einigen Ausführungsformen können, nachdem die vorübergehende, vergrabene Kontaktmaterialschicht ausgebildet wurde, die Isolierumzäunung 180 ausgebildet werden.
  • Die vergrabenen Kontakte 170 können untere Abschnitte der Freiräume zwischen den Isolierabstandshalterstrukturen 150, die jeweils die Seitenwände der Bit-Leitungs-Strukturen 140 bedecken, ausfüllen. In einigen Ausführungsformen können die oberen Flächen der vergrabenen Kontakte 170 auf einer niedrigeren Ebene liegen als die oberen Flächen der Bit-Leitungen 147, aber Ausführungsformen sind nicht darauf beschränkt.
  • Während eines Prozesses zur Ausbildung der vergrabenen Kontakte 170 und der Isolierumzäunung 180, kann eine erste Füllisolierschicht 175 die Randregion PR bedecken. In dem Prozess zur Ausbildung der vergrabenen Kontakte 170 und der Isolierumzäunung 180 kann ein oberer Abschnitt der ersten Füllisolierschicht 175 derart entfernt werden, dass die obere Fläche der ersten Füllisolierschicht 175 auf der gleichen Ebene sein kann wie die obere Fläche der Gate-Leitungs-Struktur 140P. Die erste Füllisolierschicht 175 kann zum Beispiel eine Oxidschicht umfassen.
  • In dem Prozess zur Ausbildung der vergrabenen Kontakte 170 und/oder der Isolierumzäunung 180 kann ein oberer Abschnitt einer isolierenden Deckleitung 148, die in jeweils einer Bit-Leitungs-Struktur 140, der Dummy-Bit-Leitungs-Struktur 140D und der Gate-Leitungs-Struktur 140P umfasst ist, und ein oberer Abschnitt von jeweils den Isolierabstandshalterstrukturen 150 derart entfernt werden, dass die oberen Flächen der Bit-Leitungs-Struktur 140, der Dummy-Bit-Leitungs-Struktur 140D und der Gate-Leitungs-Struktur 140P gesenkt werden können.
  • In 9A bis 9D werden eine Mehrzahl von Landing-Pads 190, die eine Mehrzahl von Landing-Pad-Löchern 190H ausfüllen und sich über die Bit-Leitungs-Strukturen 140 erstrecken, ausgebildet, und es kann eine Dammstruktur 190D ausgebildet werden, die eine Mehrzahl von Landing-Pad-Löcher 190H ausfüllt und sich über die Dummy-Bit-Leitungs-Struktur 140D erstreckt.
  • Die Landing-Pads 190 können auf dem vergrabenen Kontakt 170 in der Speicherzellenregion (CR) angeordnet sein und können sich über die Bit-Leitungen 147 hinweg erstrecken. Die Landing-Pads 190 können jeweils auf den vergrabenen Kontakten 170 angeordnet und mit diesen elektrisch verbunden sein. Jeder der Landing-Pads 190 kann durch einen vergrabenen Kontakt 170 mit einer aktiven Region 118 verbunden sein. Die Landing-Pads 190 können die in 4 dargestellten Landing-Pads LP ausbilden. Die obere Fläche jeder der Landing-Pads 190 kann eine Scheibenform aufweisen, die im Wesentlichen ein Zirkel, nicht eine Ellipse ist.
  • Der vergrabene Kontakt 170 kann zwischen zwei benachbarten Bit-Leitungs-Strukturen 140 liegen und ein Landing-Pad 190 kann sich ausgehend von zwischen den zwei benachbarten Bit-Leitungs-Strukturen 140 bis über eine der zwei benachbarten Bit-Leitungs-Strukturen 140 erstrecken, wobei die zwei benachbarten Bit-Leitungs-Strukturen 140 den vergrabenen Kontakt 170 zwischen sich haben. Mit anderen Worten, das Landing-Pad 190 kann sich von zwischen den zwei benachbarten Bit-Leitungs-Strukturen 140 bis über eine der zwei benachbarten Bit-Leitungs-Strukturen 140 erstrecken, und kann so mit dem vergrabenen Kontakt 170 elektrisch verbunden sein und vertikal eine Bit-Leitungs-Struktur 140 überlappen, wobei die zwei benachbarten Bit-Leitungs-Strukturen 140 den vergrabenen Kontakt 170 zwischen sich haben.
  • Die Landing-Pads 190 können ausgebildet werden, indem eine Landing-Pad-Materialschicht, die die Landing-Pad-Löcher 190H ausfüllt und die isolierenden Deckleitungen 148 und die Isolierumzäunung 180 bedeckt, ausgebildet wird, und dann eine Aussparung 190R ausgebildet wird, um die Landing-Pad-Materialschicht in eine Mehrzahl von Abschnitte zu trennen, die jeweils den vergrabenen Kontakten 170 entsprechen. Zwei benachbarte Landing-Pads 190 können voneinander getrennt sein, wobei die Aussparung 190R dazwischen liegt. Die Aussparung 190R kann ein oberes Ende einer Isolierabstandshalterstruktur 150, ein oberes Ende einer isolierenden Deckleitung 148 und ein oberes Ende eines Isolierzauns 180 freilegen. In einigen Ausführungsformen können während eines Prozesses zur Ausbildung der Aussparung 190R obere Abschnitte der Isolierabstandshalterstrukturen 150, obere Abschnitte der isolierende Deckleitungen 148 und obere Abschnitte der Isolierumzäunung 180 entfernt werden.
  • In einigen Ausführungsformen kann, bevor die Landing-Pads 190 ausgebildet werden, eine Metallsilicidschicht auf den vergrabenen Kontakten 170 ausgebildet werden.
  • Die Metallsilicidschicht kann zwischen den vergrabenen Kontakten 170 und den Landing-Pads 190 angeordnet sein. Die Metallsilicidschicht kann Kobaltsilicid (CoSix), Nickelsilicid (NiSix) oder Mangansilicid (MnSix) umfassen, ist aber nicht darauf beschränkt.
  • In einigen Ausführungsformen können die Landing-Pads 190 eine leitfähige Barriereschicht und eine leitfähige Pad-Material-Schicht auf der leitfähigen Barriereschicht umfassen. Zum Beispiel kann die leitfähige Barriereschicht ein Metall, ein leitfähiges Metallnitrid oder eine Kombination aus denselben umfassen. In einigen Ausführungsformen kann die leitfähige Barriereschicht eine Ti/TiN-Stapelstruktur umfassen. Zum Beispiel kann die leitfähige Pad-Material-Schicht ein Metall umfassen. In einigen Ausführungsformen kann die leitfähige Pad-Material-Schicht Wolfram (W) umfassen.
  • Die Dammstruktur 190D kann in der Dammregion DR ausgebildet sein. Die Dammstruktur 190D kann ausgebildet werden, indem ein Abschnitt der Landing-Pad-Materialschicht, die sich in der Dammregion DR befinden soll, abgetrennt wird. Gemäß einer Draufsicht, kann die Dammstruktur 190D die Formen der Dammstrukturen DM aus 1 bis 3 haben. Zum Beispiel kann die Dammstruktur 190D eine Linienform aufweisen, die sich entlang einer Seite der rechtwinkligen Form der Speicherzellenregion CR erstreckt.
  • Die Dammstruktur 190D kann die erste Dammstruktur DMX umfassen, die sich in einer längeren Linienform in der ersten horizontalen Richtung (z. B. der X-Richtung) erstreckt, und die zweite Dammstruktur DMY, die sich in einer längeren Linienform in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt.
  • Die Landing-Pads 190 und die Dammstruktur 190D sind aus der Landing-Pad-Materialschicht ausgebildet und können daher auf der gleichen Ebene sein. Die obere Fläche der Dammstruktur 190D kann auf der gleichen Ebene sein wie die oberen Flächen der Landing-Pads 190 und die untere Fläche der Dammstruktur 190D kann auf der gleichen Ebene sein wie die unteren Flächen der Landing-Pads 190.
  • Die Dammstruktur 190D kann gleichzeitig mit den Landing-Pads 190 mit dem gleichen Prozess ausgebildet werden, mit dem die Landing-Pad-Löcher 190H ausgefüllt werden, welche die Landing-Pads 190 ausbilden. Die Dammstruktur 190D in der Halbleiterspeichervorrichtung 1 dient nicht als externer Anschluss, um eine Übertragung eines Signals an eine externe Vorrichtung zu veranlassen, zum Beispiel einen Speicher-Controller (nicht gezeigt).
  • Eine Seite der oberen Fläche der Dammstruktur 190D, die der Speicherzellenregion CR zugewandt ist, kann eine gerade Linienform aufweisen, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt, ohne von den Formen der oberen Flächen von Landing-Pads 190 benachbart zu der Dammstruktur 190D beeinflusst zu werden. Da ein relativ großer Spalt zwischen der Dammstruktur 190D und den Landing-Pads 190 vorhanden ist, können Fotoresistreste, Ätznebenprodukte oder dergleichen mühelos entfernt werden.
  • In einigen Ausführungsformen kann die Dammstruktur 190D eine Linienform aufweisen, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) entlang einer von vier Seiten der rechtwinkligen Form der Speicherzellenregion CR derart erstreckt, dass die Dammstruktur 190D die Dammöffnung DO aus 1 oder die Dammöffnung DOa aus 2 aufweist. Fotoresistreste, Ätznebenprodukte oder dergleichen, die in einem Prozess zur Trennung bzw. Aufteilung der Landing-Pad-Materialschicht in eine Mehrzahl von Abschnitte zur Ausbildung der Landing-Pads 190 erzeugt wurden, können durch die Dammöffnung DO aus 1 oder die Dammöffnung DOa aus 2 ausgetragen werden.
  • In einigen Ausführungsformen kann sich die Dammstruktur 190D in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken und kann eine rechtwinklige Form aufweisen, welche die Speicherzellenregion CR umgibt.
  • In einigen Ausführungsformen kann die Dammstruktur 190D zusammen mit den Landing-Pads 190 durch einen Prozess zur Ausbildung der Aussparung 190R ausgebildet werden, indem die Landing-Pad-Materialschicht teilweise entfernt wird. Zum Beispiel kann die Dammstruktur 190D von den Landing-Pads 190 abgetrennt werden, wobei die Aussparung 190R zwischen der Dammstruktur 190D und den Landing-Pads 190 liegt.
  • Um die Aussparung 190R auszubilden, werden ein Landing-Pad-Maskenmuster entsprechend den Landing-Pads 190 und ein Damm-Maskenmuster entsprechend der Dammstruktur 190D auf der Landing-Pad-Materialschicht ausgebildet. Das Landing-Pad-Maskenmuster und das Damm-Maskenmuster können zum Beispiel durch EUV-Lithographie ausgebildet werden. In einigen Ausführungsformen können das Landing-Pad-Maskenmuster und das Damm-Maskenmuster unter Verwendung von Technologie wie beispielweise DPT oder QPT zur Erhöhung einer Musterdichte ausgebildet werden.
  • In einigen Ausführungsformen können das Landing-Pad-Maskenmuster und das Damm-Maskenmuster gleichzeitig durch EUV-Lithographie ausgebildet werden. In einigen Ausführungsformen können das Landing-Pad-Maskenmuster und das Damm-Maskenmuster jeweils durch getrennte EUV-Lithographieprozesse ausgebildet werden.
  • Danach kann die Landing-Pad-Materialschicht unter Verwendung des Landing-Pad-Maskenmusters und des Damm-Maskenmusters als Ätzmasken teilweise entfernt werden, wodurch die Landing-Pads 190 und die Dammstruktur 190D ausgebildet werden, die von den Landing-Pads 190 getrennt sind, wobei die Aussparung 190R zwischen der Dammstruktur 190D und den Landing-Pads 190 liegt.
  • In den 10A bis 10D kann die Halbleiterspeichervorrichtung 1 umfassend eine Mehrzahl von Kondensatorstrukturen 200 ausgebildet werden, indem aufeinanderfolgend eine Mehrzahl unterer Elektroden 210, eine dielektrische Kondensatorschicht 220 und eine obere Elektrode 230 auf den Landing-Pads 190 in der Speicherzellenregion CR ausgebildet werden. Die unteren Elektroden 210 können jeweils mit den Landing-Pads 190 elektrisch verbunden sein. Die dielektrische Kondensatorschicht 220 kann die unteren Elektroden 210 konform bedecken. Die obere Elektrode 230 kann die dielektrische Kondensatorschicht 220 bedecken. Die obere Elektrode 230 kann den unteren Elektroden 210 zugewandt sein, wobei die dielektrische Kondensatorschicht 220 zwischen der oberen Elektrode 230 und den unteren Elektroden 210 liegt. Die dielektrische Kondensatorschicht 220 und die obere Elektrode 230 können integral derart ausgebildet sein, dass sie die unteren Elektroden 210 in einer bestimmten Region bedecken, z. B. der Speicherzellenregion CR. Die unteren Elektroden 210 können die in 4 dargestellten Speicherknoten SN ausbilden.
  • Jede der unteren Elektroden 210 kann eine solide Säulenform mit einem kreisförmigen, horizontalen Querschnitt aufweisen, ist aber nicht darauf beschränkt. In einigen Ausführungsformen kann jede der unteren Elektroden 210 eine zylindrische Form mit einer geschlossenen Unterseite aufweisen. In einigen Ausführungsformen können die unteren Elektroden 210 derart angeordnet sein, dass sie in der ersten horizontalen Richtung (z. B. der X-Richtung) oder der zweiten horizontalen Richtung (z. B. der Y-Richtung) wabenförmig im Zickzack verlaufen. In einigen Ausführungsformen können die unteren Elektroden 210 in Linien in der ersten horizontalen Richtung (z. B. der X-Richtung) und der zweiten horizontalen Richtung (z. B. der Y-Richtung) in einem Matrix-Muster angeordnet sein. Die unteren Elektroden 210 können zum Beispiel ein verunreinigungsdotiertes Silicium umfassen, ein Metall wie beispielsweise Wolfram oder Kupfer oder eine leitfähige Metallverbindung wie beispielsweise Titannitrid. Obwohl nicht gezeigt, kann die Halbleiterspeichervorrichtung 1 ferner mindestens ein Stützmuster umfassen, das Seitenwände der unteren Elektroden 210 kontaktiert.
  • Die dielektrische Kondensatorschicht 220 kann zum Beispiel TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, ZrSiO, TiO, TiAlO, BST((Ba, Sr)TiO), STO(SrTiO), BTO(BaTiO), PZT(Pb(Zr, Ti)O), (Pb, La)(Zr, Ti)O, Ba(Zr, Ti)O, Sr(Zr, Ti)O oder eine Kombination aus denselben umfassen.
  • Die obere Elektrode 230 kann zum Beispiel dotiertes Silicium, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba, Sr)RuO), CRO(CaRuO), BaRuO, La(Sr, Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN oder eine Kombination aus denselben umfassen.
  • Bevor die Kondensatorstrukturen 200 ausgebildet werden, kann eine Isolierstruktur 195, welche die Aussparung 190R ausfüllt, ausgebildet werden. In einigen Ausführungsformen kann die Isolierstruktur 195 eine Zwischenisolierschicht und eine Ätzstoppschicht umfassen. Zum Beispiel kann die Zwischenisolierschicht eine Oxidschicht umfassen und die Ätzstoppschicht kann eine Nitridschicht umfassen. Obwohl die obere Fläche der Isolierstruktur 195 in 10A bis 10C auf der gleichen Ebene ist wie die unteren Flächen der unteren Elektroden 210, sind Ausführungsformen nicht darauf beschränkt. Zum Beispiel kann die obere Fläche der Isolierstruktur 195 auf einer höheren Ebene sein als die unteren Flächen der unteren Elektroden 210 und die unteren Elektroden 210 können sich in der Isolierstruktur 195 in Richtung des Substrats 110 erstrecken.
  • Die Randregion PR und die Dammregion DR kann mit einer zweiten Füllisolierschicht 250 ausgefüllt werden, sodass sie mit den Kondensatorstrukturen 200 auf einer Ebene liegt. Die zweite Füllisolierschicht 250 kann zum Beispiel eine Oxidschicht oder eine Ultra-Low-K(ULK)-Schicht umfassen. Die Oxidschicht kann eine Schicht ausgewählt aus einer Bor-Phosphor-Silikatglas(BPSG)-Schicht, einer Phosphorsilikatglas(PSG)-Schicht, einer Borosilikatglas(BSG)-Schicht, einer undotierten Silikatglas(USG)-Schicht, einer Tetraethylorthosilikat(TEOS)-Schicht und einer High-Density-Plasma(HDP)-Schicht umfassen. Die ULK-Schicht kann zum Beispiel eine Schicht umfassen, die aus einer SiOC-Schicht und einer SiCOH-Schicht ausgesucht wird, die jeweils eine sehr niedrige Dielektrizitätskonstante K von etwa 2,2 bis etwa 2,4 aufweisen.
  • In dieser Spezifikation ist dargestellt, dass die Randregion PR mit Isoliermaterialien ausgefüllt ist, z. B. der ersten Füllisolierschicht 175, der Isolierstruktur 195 und der zweiten Füllisolierschicht 250, außer den Gate-Leitungs-Strukturen 140P, aber dies ist nur ein Beispiel. Eine leitfähige Verdrahtung, die elektrisch mit der aktiven Logikregion 117 und/oder den Gate-Leitungen 147P sowie vielen anderen Komponenten verbunden ist, kann in der Randregion PR ausgebildet sein.
  • In 1 bis 4 und 10A bis 10D umfasst die Halbleiterspeichervorrichtung 1 die Randregion PR, in der die aktive Logikregion 117 definiert ist, die Speicherzellenregion CR, in der die aktiven Regionen 118 definiert sind, und die Dammregion DR zwischen der Speicherzellenregion CR und der Randregion PR.
  • Die Halbleiterspeichervorrichtung 1 kann die dielektrischen Gate-Schichten 122, die Wortleitungen 120 und die vergrabenen isolierenden Schichten 124 umfassen, die aufeinanderfolgend in den Wortleitungsgräben 120T in der Speicherzellenregion CR des Substrats 110 ausgebildet sind; das isolierende Schichtmuster (umfassend das erste und zweite isolierende Schichtmuster 112 und 114), welches die Vorrichtungsisolierschicht 116, die aktiven Regionen 118 und die vergrabenen isolierenden Schichten 124 bedeckt; die Bit-Leitungs-Strukturen 140 auf dem isolierenden Schichtmuster; die vergrabenen Kontakte 170, welche die unteren Abschnitte der Freiräume ausfüllen, welche durch die Isolierumzäunung 180 und die Isolierabstandshalterstrukturen 150, die jeweils die Seitenwände der Bit-Leitungs-Strukturen 140 bedecken, definiert werden, und mit den aktiven Regionen 118 verbunden sind; die Landing-Pads 190, welche die oberen Abschnitte der Freiräume, die durch die Isolierumzäunung 180 und die Isolierabstandshalterstrukturen 150 definiert werden und sich über die Bit-Leitungs-Strukturen 140 hinweg erstrecken; und die Kondensatorstrukturen 200, welche die unteren Elektroden 210 umfassen, die mit den Landing-Pads 190, der dielektrischen Kondensatorschicht 220 und der oberen Elektrode 230 verbunden sind.
  • Die vergrabenen Kontakte 170 können die ersten vergrabenen Dummy-Kontakte 170X und die zweiten vergrabenen Dummy-Kontakte 170Y umfassen. Die ersten vergrabenen Dummy-Kontakte 170X können in mindestens einer Linie in der ersten horizontalen Richtung (z. B. der X-Richtung) derart angeordnet sein, dass sie zu der Randregion PR benachbart sind. Die zweiten vergrabenen Dummy-Kontakte 170Y können in mindestens einer Linie in der zweiten horizontalen Richtung (z. B. der Y-Richtung) derart angeordnet sein, dass sie zu der Randregion PR benachbart sind.
  • Die Isolierumzäunung 180 können abwechselnd zwischen zwei benachbarten Isolierabstandshalterstrukturen 150 von den Isolierabstandshalterstrukturen 150, die jeweils die Seitenwände der Bit-Leitungs-Strukturen 140 bedecken, derart angeordnet sein, dass sie voneinander in der zweiten horizontalen Richtung (z. B. der Y-Richtung) getrennt sind. Jeder der Isolierumzäunung 180 kann sich von zwischen zwei benachbarten, vergrabenen Kontakten 170 bis zu zwischen zwei benachbarten Landing-Pads 190 erstrecken.
  • Die Halbleiterspeichervorrichtung 1 umfasst die Regionsisolierschicht 115 zwischen der Speicherzellenregion CR und der Randregion PR und umfasst das isolierende Schichtmuster (umfassend das erste und das zweite isolierende Schichtmuster 112 und 114), welches die aktive Logikregion 117 und die Regionsisolierschicht 115 bedeckt, und die Gate-Leitungs-Struktur 140P auf dem isolierenden Schichtmuster in der Randregion PR.
  • Die Halbleiterspeichervorrichtung 1 umfasst die Dammstruktur 190D in der Dammregion DR. Die Dammstruktur 190D kann die erste Dammstruktur DMX umfassen, die sich in einer längeren Linienform in der ersten horizontalen Richtung (z. B. der X-Richtung) erstreckt, und die zweite Dammstruktur DMY, die sich in einer längeren Linienform in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstreckt.
  • In einigen Ausführungsformen kann die Dammstruktur 190D auf der Dummy-Bit-Leitungs-Struktur 140D oder den Isolierumzäunungen 180 angeordnet sein. Zum Beispiel kann die erste Dammstruktur DMX an Endabschnitten der Isolierumzäunung 180 und den Bit-Leitungs-Strukturen 140 angeordnet sein, die sich in der ersten horizontalen Richtung (z. B. der X-Richtung) gegenseitig derart abwechseln, dass sie zu der Randregion PR benachbart sind. Zum Beispiel kann die zweite Dammstruktur DMY auf der Dummy-Bit-Leitungs-Struktur 140D in der zweiten horizontalen Richtung (z. B. der Y-Richtung) derart angeordnet sein, dass sie zu der Randregion PR benachbart ist. Die zweite Dammstruktur DMY kann sich von den oberen Flächen der zweiten vergrabenen Dummy-Kontakte 170Y zu der oberen Fläche der Dummy-Bit-Leitungs-Struktur 140D erstrecken.
  • Die erste Dammstruktur DMX kann sich auf einem Abschnitt der isolierenden Deckleitung 148 an einem Ende der ersten vergrabenen Dummy-Kontakte 170X und den Bit-Leitungs-Strukturen 140, die sich abwechseln, in der ersten horizontalen Richtung (z. B. der X-Richtung) erstrecken. Die zweite Dammstruktur DMY kann sich auf den zweiten vergrabenen Dummy-Kontakten 170Y und den Isolierumzäunungen 180, die sich abwechseln, in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken.
  • Die obere Fläche der Dammstruktur 190D kann auf der gleichen Ebene sein wie die oberen Flächen der Landing-Pads 190 und die untere Fläche der Dammstruktur 190D kann auf der gleichen Ebene sein wie die unteren Flächen der Landing-Pads 190. Die unteren Flächen der Landing-Pads 190 sind jeweils in Kontakt mit den oberen Flächen der vergrabenen Kontakte 170. Auf ähnliche Art und Weise kann die untere Fläche der ersten Dammstruktur DMX in Kontakt mit den oberen Flächen der ersten vergrabenen Dummy-Kontakte 170X sein und die untere Fläche der zweiten Dammstruktur DMY kann in Kontakt mit den oberen Flächen der zweiten vergrabenen Dummy-Kontakte 170Y sein.
  • In einigen Ausführungsformen, wie der Dammstruktur DM aus 1, können die erste und die zweite Dammstruktur DMX und DMY der Dammstruktur 190D voneinander getrennt sein. In anderen Ausführungsformen, wie der Dammstruktur DMa aus 2, kann eine Mehrzahl erster Dammstrukturen DMX und eine Mehrzahl zweiter Dammstrukturen DMY in der Dammstruktur 190D vorhanden sein, und die ersten Dammstrukturen DMX und die zweiten Dammstrukturen DMY können voneinander getrennt sein. In einigen Ausführungsformen, wie der Dammstruktur DMb aus 3, können die erste und die zweite Dammstruktur DMX und DMY der Dammstruktur 190D miteinander verbunden sein.
  • Die oberen Flächen der ersten und zweiten Dammstruktur DMX und DMY können jeweils eine Seite haben, die der Speicherzellenregion CR zugewandt ist und eine Seite, die der Randregion PR zugewandt ist, wobei die Seiten eine gerade Linienform aufweisen. Die Seiten der oberen Fläche der ersten Dammstruktur DMX können sich in der ersten horizontalen Richtung (z. B. der X-Richtung) erstrecken und die Seiten der oberen Fläche der zweiten Dammstruktur DMY können sich in der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken. Zum Beispiel die Seite der oberen Fläche der ersten Dammstruktur DMX und die Seite der oberen Fläche der zweiten Dammstruktur DMY, die Seiten, die der Speicherzellenregion CR zugewandt sind, können jeweils gerade Linienformen aufweisen, die sich jeweils in der ersten horizontalen Richtung (z. B. der X-Richtung) und der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken, ohne von den Formen der oberen Flächen von Landing-Pads 190, die zu der ersten und zweiten Dammstruktur DMX und DMY benachbart sind, beeinflusst zu werden. Ein oberer Abschnitt einer Seitenwand der ersten Dammstruktur DMX und ein oberer Abschnitt einer Seitenwand der zweiten Dammstruktur DMY kann sich in der vertikalen Richtung (z. B. der Z-Richtung) erstrecken und kann sich jeweils in der ersten horizontalen Richtung (z. B. der X-Richtung) und der zweiten horizontalen Richtung (z. B. der Y-Richtung) erstrecken, ohne gekrümmt zu sein.
  • Die Halbleiterspeichervorrichtung 1 hat eine Dammstruktur 190D zwischen der Speicherzellenregion CR und der Randregion PR, wodurch die Prozessschwierigkeit gesenkt wird, die durch den strukturellen Unterschied zwischen der Speicherzellenregion CR und der Randregion PR verursacht wird, und eine strukturelle Zuverlässigkeit sichergestellt wird. Zudem hat die Halbleiterspeichervorrichtung 1 einen relativ großen Spalt zwischen der Dammstruktur 190D und den Landing-Pads 190 in der Speicherzellenregion, und die Dammstruktur 190D hat die Dammöffnung DO aus 1 oder die Dammöffnung DOa aus 2 und entsprechend können Fotoresistreste, Ätznebenprodukte oder dergleichen in einem Prozess zur Ausbildung der Landing-Pads 190 und der Dammstruktur 190D einfach entfernt werden. Folglich kann die Ausbeute und Qualität von Halbleiterspeichervorrichtungen 1 erhöht werden.

Claims (16)

  1. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) aufweisend: ein Substrat (110) mit einer Speicherzellenregion (CR), einer Randregion (PR) und einer Dammregion (DR) zwischen der Speicherzellenregion (CR) und der Randregion (PR), wobei die Speicherzellenregion (CR) in einer Ansicht von oben eine rechtwinklige Form aufweist und eine Mehrzahl von aktiven Regionen (ACT) darin definiert sind; eine Mehrzahl von Bit-Leitungs-Strukturen (140), die sich auf dem Substrat (110) in der Speicherzellenregion (CR) erstrecken, sodass sie in einer ersten horizontalen Richtung parallel zueinander sind, wobei jede Bit-Leitungs-Struktur (140) eine Bit-Leitung umfasst (BL; 147); eine Mehrzahl von vergrabenen Kontakten (BC; 170), die untere Abschnitte von Freiräumen zwischen der Mehrzahl von Bit-Leitungs-Strukturen (140) auf dem Substrat (110) ausfüllen; eine Mehrzahl von Landing-Pads (LP; 190) auf der Mehrzahl von vergrabenen Kontakten (BC; 170); und eine Dammstruktur (DM; DMa; DMb; 190D), die eine erste Dammstruktur (DMX) und eine zweite Dammstruktur (DMY) in der Dammregion (DR) umfasst, und die sich auf der gleichen Ebene befindet wie die Mehrzahl von Landing-Pads (LP; 190), wobei die erste Dammstruktur (DMX) eine Linienform aufweist, die sich in der ersten horizontalen Richtung erstreckt, und wobei die zweite Dammstruktur (DMY) von der ersten Dammstruktur (DMX) mit einer ersten Dammöffnung (DOC) zwischen der ersten Dammstruktur (DMX) und der zweiten Dammstruktur (DMY) getrennt ist, und eine Linienform aufweist, die sich in einer zweiten horizontalen Richtung erstreckt, die rechtwinklig zu der ersten horizontalen Richtung ist, wobei die Mehrzahl von vergrabenen Kontakten (BC; 170) eine Mehrzahl von ersten vergrabenen Dummy-Kontakten (BCX; 170X) und eine Mehrzahl von zweiten vergrabenen Dummy-Kontakten (BCY; 170Y) umfasst, wobei jede der Mehrzahl von ersten vergrabenen Dummy-Kontakten (BCX; 170X) eine obere Fläche aufweist, die eine untere Fläche der ersten Dammstruktur (DMX) kontaktiert, wobei jede der Mehrzahl von zweiten vergrabenen Dummy-Kontakten (BCY; 170Y) eine obere Fläche aufweist, die eine untere Fläche der zweiten Dammstruktur (DMY) kontaktiert, wobei die Mehrzahl von ersten vergrabenen Dummy-Kontakten (BCX; 170X) elektrisch von der Mehrzahl von aktiven Regionen (ACT) getrennt ist, und wobei die Mehrzahl von zweiten vergrabenen Dummy-Kontakten (BCY; 170Y) in Kontakt mit der Mehrzahl von aktiven Regionen (ACT) steht.
  2. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 1, wobei sich gegenüberliegende Seiten einer oberen Fläche der ersten Dammstruktur (DMX) in geraden Linien in der ersten horizontalen Richtung erstrecken, und sich gegenüberliegende Seiten einer oberen Fläche der zweiten Dammstruktur (DMY) in geraden Linien in der zweiten horizontalen Richtung erstrecken, wobei die gegenüberliegenden Seiten jeweils der Speicherzellenregion (CR) und der Randregion (PR) zugewandt sind.
  3. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 1, wobei jede der Mehrzahl von Landing-Pads (LP; 190) eine obere Fläche in Form einer Scheibe aufweist, und wobei die Mehrzahl von Landing-Pads (LP; 190) derart angeordnet sind, dass sie in der ersten horizontalen Richtung oder in der zweiten horizontalen Richtung in einem Wabenmuster im Zickzack verlaufen.
  4. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 1, wobei die erste Dammstruktur (DMX) entlang einer Seite der rechtwinkligen Form der Speicherzellenregion (CR) angeordnet ist, wobei sich die Seite der rechtwinkligen Form in der ersten horizontalen Richtung erstreckt, und wobei die zweite Dammstruktur (DMY) entlang einer Seite der rechtwinkligen Form der Speicherzellenregion (CR) angeordnet ist, wobei sich die Seite der rechtwinkligen Form in der zweiten horizontalen Richtung erstreckt.
  5. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 4, wobei die erste Dammstruktur (DMX) und die zweite Dammstruktur (DMY) jeweils eine Mehrzahl von Abschnitten aufweist, die durch eine zweite Dammöffnung (DOS) voneinander getrennt sind, wobei die Mehrzahl von Abschnitten der ersten Dammstruktur (DMX) aufeinanderfolgend in der ersten horizontalen Richtung angeordnet ist, und wobei die Mehrzahl von Abschnitten der zweiten Dammstruktur (DMY) aufeinanderfolgend in der zweiten horizontalen Richtung angeordnet ist.
  6. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 5, wobei die erste Dammöffnung (DOC) und die zweite Dammöffnung (DOS) jeweils eine Breite von etwa 1 µm bis etwa 5 µm aufweist.
  7. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 1, das ferner aufweist: eine Dummy-Bit-Leitungs-Struktur (140D), die sich auf dem Substrat (110) in der zweiten horizontalen Richtung erstreckt, wobei sich die zweite Dammstruktur (DMY) von oberen Flächen der Mehrzahl von zweiten vergrabenen Dummy-Kontakten (BCY; 170Y) zu einer oberen Fläche der Dummy-Bit-Leitungs-Struktur (140D) erstreckt.
  8. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 7, wobei eine Breite der Dummy-Bit-Leitungs-Struktur (140D) in der ersten horizontalen Richtung größer ist als eine Breite von jeweiligen der Mehrzahl von Bit-Leitungs-Strukturen (140).
  9. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 1, ferner aufweisend: eine Mehrzahl von Kondensatorstrukturen (200), die in der Speicherzellenregion (CR) gebildet ist, wobei die Mehrzahl von Kondensatorstrukturen (200) durch eine obere Elektrode (230), eine Mehrzahl von unteren Elektroden (210), die elektrisch mit der Mehrzahl von Landing-Pads (LP; 190) verbunden ist, und eine dielektrische Kondensatorschicht (220) zwischen der oberen Elektrode (230) und einer Mehrzahl von unteren Elektroden (210) gebildet werden, und wobei die Dammstruktur (DM; DMa; DMb; 190D) nicht mit der Mehrzahl von Landing-Pads (LP; 190) elektrisch verbunden ist.
  10. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) aufweisend: ein Substrat (110) mit einer Speicherzellenregion (CR), einer Randregion (PR) und einer Dammregion (DR) zwischen der Speicherzellenregion (CR) und der Randregion (PR), wobei die Speicherzellenregion (CR) in einer Ansicht von oben eine rechtwinklige Form aufweist und eine Mehrzahl von aktiven Regionen (ACT) darin definiert sind; eine Mehrzahl von Bit-Leitungs-Strukturen (140), die sich auf dem Substrat (110) in der Speicherzellenregion (CR) erstrecken, sodass sie in einer ersten horizontalen Richtung parallel zueinander sind, wobei jede Bit-Leitungs-Struktur (140) eine Bit-Leitung (BL; 147) umfasst; eine Mehrzahl von Gate-Leitungs-Strukturen (140P) in der Randregion (PR), wobei jede der Mehrzahl von Gate-Leitungs-Strukturen (140P) ein Gate-Leitungs-Muster (GLP) auf derselben Ebene wie die Bit-Leitung (BL; 147) aufweist; einen vergrabenen Kontakt (BC; 170), der einen unteren Abschnitt von einem Freiraum zwischen der Mehrzahl von Bit-Leitungs-Strukturen (140) auf dem Substrat (110) ausfüllt; ein Landing-Pad (LP; 190) auf dem vergrabenen Kontakt (BC; 170); und eine Dammstruktur (DM; DMa; DMb; 190D), die entlang Seiten der rechtwinkligen Form der Speicherzellenregion (CR) in der Dammregion (DR) angeordnet ist, wobei sich eine Seite einer oberen Fläche der Dammstruktur (DM; DMa; DMb; 190D) in einer geraden Linie erstreckt und der Speicherzellenregion (CR) zugewandt ist, wobei sich die Dammstruktur (DM; DMa; DMb; 190D) entlang vier Seiten der rechtwinkligen Form der Speicherzellenregion (CR) erstreckt und an jedem Eck der rechtwinkligen Form der Speicherzellenregion (CR) in eine Mehrzahl von Abschnitten unterteilt ist, und wobei die Dammstruktur (DM; DMa; DMb; 190D) mindestens zwei Abschnitte umfasst, die aufeinanderfolgend und getrennt voneinander entlang mindestens einer der vier Seiten der rechtwinkligen Form der Speicherzellenregion (CR) angeordnet sind.
  11. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 10, wobei sich die obere Fläche der Dammstruktur (DM; DMa; DMb; 190D) auf derselben Ebene befindet wie eine obere Fläche des Landing-Pads (LP; 190), und wobei sich eine untere Fläche der Dammstruktur (DM; DMa; DMb; 190D) auf derselben Ebene wie eine untere Fläche des Landing-Pads (LP; 190) befindet.
  12. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 10, wobei die Dammstruktur (DM; DMa; DMb; 190D), in einer Ansicht von oben, eine rechtwinklige Form aufweist, welche die Speicherzellenregion (CR) umgibt.
  13. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 10, ferner aufweisend: eine Mehrzahl von Kondensatorstrukturen (200), die in der Speicherzellenregion (CR) gebildet ist, wobei die Mehrzahl von Kondensatorstrukturen (200) durch eine obere Elektrode (230), eine Mehrzahl von unteren Elektroden (210) und eine dielektrische Kondensatorschicht (220) zwischen der oberen Elektrode (230) und einer Mehrzahl von unteren Elektroden (210) gebildet werden, wobei eine entsprechende untere Elektrode (210) elektrisch mit dem Landing-Pad (LP; 190) verbunden ist, und wobei die Dammstruktur (DM; DMa; DMb; 190D) nicht elektrisch mit dem Landing-Pad (LP; 190) verbunden ist.
  14. Halbleiterspeichervorrichtung nach Anspruch 10, wobei das Landing-Pad (LP; 190) und die Dammstruktur (DM; DMa; DMb; 190D) aus demselben Material gebildet sind.
  15. Halbleiterspeichervorrichtung aufweisend: ein Substrat (110) mit einer Speicherzellenregion (CR), einer Randregion (PR) und einer Dammregion (DR) zwischen der Speicherzellenregion (CR) und der Randregion (PR), wobei die Speicherzellenregion (CR) in einer Ansicht von oben eine rechtwinklige Form aufweist und eine Mehrzahl von aktiven Regionen (ACT) darin definiert sind; eine Mehrzahl von Wortleitungen (WL; 120), die sich über die Mehrzahl aktiver Regionen (ACT) in der Speicherzellenregion (CR) in einer ersten horizontalen Richtung erstrecken, wobei die Mehrzahl von Wortleitungen (WL; 120) parallel zueinander sind; eine Mehrzahl von Bit-Leitungs-Strukturen (140), die sich auf dem Substrat (110) in der Speicherzellenregion (CR) erstrecken, sodass sie in einer zweiten horizontalen Richtung, die rechtwinklig zu der ersten horizontalen Richtung ist, parallel zueinander sind, wobei jede Bit-Leitungs-Struktur (140) eine Bit-Leitung (BL; 147) umfasst; eine Mehrzahl von Gate-Leitungs-Strukturen (140P) in der Randregion (PR), wobei jede der Mehrzahl von Gate-Leitungs-Strukturen (140P) ein Gate-Leitungs-Muster (GLP) auf derselben Ebene wie die Bit-Leitung (BL; 147) in einer vertikalen Richtung aufweist; eine Mehrzahl von vergrabenen Kontakten (BC; 170), die untere Abschnitte von Freiräumen zwischen der Mehrzahl von Bit-Leitungs-Strukturen (140) auf dem Substrat (110) ausfüllen; eine Mehrzahl von Landing-Pads (LP; 190), die obere Abschnitte der Freiräume zwischen der Mehrzahl von Bit-Leitungs-Strukturen (140) ausfüllen und sich über die Mehrzahl von Bit-Leitungs-Strukturen (140) erstrecken; und eine Dammstruktur (DM; DMa; DMb; 190D), die eine erste Dammstruktur (DMX) und eine zweite Dammstruktur (DMY) in der Dammregion (DR) umfasst, und die sich auf der gleichen Ebene befindet wie die Mehrzahl von Landing-Pads (LP; 190) in der vertikalen Richtung, wobei die erste Dammstruktur (DMX) eine Linienform aufweist, die sich in der ersten horizontalen Richtung erstreckt, wobei die zweite Dammstruktur (DMY) eine Linienform aufweist, die sich in der zweiten horizontalen Richtung erstreckt, wobei die erste Dammstruktur (DMX) und die zweite Dammstruktur (DMY) durch eine erste Dammöffnung (DOC) an einer Ecke der rechtwinkligen Form der Speicherzellenregion (CR) voneinander getrennt sind, wobei jede der Mehrzahl von Landing-Pads (LP; 190) eine obere Fläche in Form einer Scheibe aufweist, wobei sich gegenüberliegende Seiten einer oberen Fläche der ersten Dammstruktur (DMX) in geraden Linien in der ersten horizontalen Richtung erstrecken, wobei sich gegenüberliegende Seiten einer oberen Fläche der zweiten Dammstruktur (DMY) in geraden Linien in der zweiten horizontalen Richtung erstrecken, und wobei die gegenüberliegenden Seiten jeweils der Speicherzellenregion (CR) und der Randregion (PR) zugewandt sind, wobei mindestens eine ausgewählt aus der ersten Dammstruktur (DMX) und der zweiten Dammstruktur (DMY) eine Mehrzahl von Abschnitten umfasst, die durch eine zweite Dammöffnung (DOS) entlang mindestens einer Seite der rechtwinkligen Form der Speicherzellenregion (CR) voneinander getrennt sind.
  16. Halbleiterspeichervorrichtung (1; 10; 10a; 10b) nach Anspruch 15, wobei eine Mehrzahl von ersten vergrabenen Kontakten, welche die ersten Dammstrukturen (DMX) zwischen der Mehrzahl von vergrabenen Kontakten (BC; 170) kontaktiert, elektrisch von der Mehrzahl aktiver Regionen (ACT) mit einem isolierenden Schichtmuster zwischen der Mehrzahl erster vergrabener Kontakte und der Mehrzahl aktiver Regionen (ACT) getrennt ist, und wobei eine Mehrzahl zweiter vergrabener Kontakte, die die zweite Dammstruktur (DMY) zwischen der Mehrzahl vergrabener Kontakte kontaktiert, in Kontakt mit der Mehrzahl aktiver Regionen (ACT) steht.
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