KR102582423B1 - 반도체 소자 - Google Patents

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KR102582423B1
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되는 상부 층간 절연 층을 포함한다. 상기 기판 상에 상기 상부 층간 절연 층과 이격된 제1 전극이 배치된다. 상기 기판 상에 상기 상부 층간 절연 층을 관통하는 콘택 구조체가 배치된다. 상기 상부 층간 절연 층의 상부면을 덮으며 상기 콘택 구조체의 상부 측면을 둘러싸는 제1 부분 및 상기 제1 부분으로부터 수평 방향으로 연장되고 상기 제1 전극의 상부 측면을 둘러싸는 제2 부분을 포함하는 상부 지지 층이 배치된다. 상기 제1 전극을 콘포멀하게 덮는 유전체 및 상기 유전체 상의 제2 전극이 배치된다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 지지 층 및 콘택 구조체를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자를 구성하는 요소들의 크기를 축소하고 성능을 개선하기 위한 연구가 진행되고 있다. 디램(DRAM)에서, 크기가 축소된 셀 커패시터들을 신뢰성 있고 안정적으로 형성하기 위한 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 신뢰성을 향상시킬 수 있는 반도체 소자의 구조 및 그 형성 방법을 제공할 수 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되는 상부 층간 절연 층을 포함한다. 상기 기판 상에 상기 상부 층간 절연 층과 이격된 제1 전극이 배치된다. 상기 기판 상에 상기 상부 층간 절연 층을 관통하는 콘택 구조체가 배치된다. 상기 상부 층간 절연 층의 상부면을 덮으며 상기 콘택 구조체의 상부 측면을 둘러싸는 제1 부분 및 상기 제1 부분으로부터 수평 방향으로 연장되고 상기 제1 전극의 상부 측면을 둘러싸는 제2 부분을 포함하는 상부 지지 층이 배치된다. 상기 제1 전극을 콘포멀하게 덮는 유전체 및 상기 유전체 상의 제2 전극이 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되는 층간 절연 층을 포함한다. 상기 층간 절연 층의 상부면을 덮는 제1 부분 및 상기 제1 부분으로부터 수평 방향으로 연장되어 형성된 제2 부분을 포함하는 상부 지지 층이 배치된다. 상기 상부 지지 층의 상기 제1 부분 및 상기 층간 절연 층을 관통하는 콘택 구조체가 배치된다. 상기 기판 상에 상기 콘택 구조체와 이격된 정보 저장 요소가 배치된다. 상기 정보 저장 요소는 상기 층간 절연 층과 이격된 제1 전극, 상기 제1 전극 상의 유전체, 및 상기 유전체 상의 제2 전극을 포함하고, 상기 제1 전극의 상부 측면은 상기 상부 지지 층의 상기 제2 부분에 의해 둘러싸이고, 상기 콘택 구조체의 상부 측면은 상기 상부 지지 층의 상기 제1 부분에 의해 둘러싸이며 상기 제1 부분과 접촉하고, 상기 제1 전극의 상부 측면의 적어도 일부는 상기 상부 지지 층의 상기 제2 부분과 접촉하고, 상기 제2 전극은 상기 상부 지지 층의 상기 제2 부분의 상부면을 덮는다.
이 반도체 소자는 기판 상에 배치되는 상부 지지 층을 포함한다. 상기 상부 지지 층은 제1 부분 및 제2 부분을 포함한다. 상기 상부 지지 층의 상기 제1 부분과 상기 기판 사이에 층간 절연 층이 배치된다. 상기 기판 상에 콘택 구조체가 배치된다. 상기 콘택 구조체는 상기 상부 지지 층의 상기 제1 부분 및 상기 층간 절연 층을 관통한다. 상기 기판 상에 정보 저장 요소가 배치된다. 상기 정보 저장 요소는 제1 전극들, 유전체 및 제2 전극을 포함하고, 상기 제1 전극들은 상기 상부 지지 층의 상기 제2 부분과 접촉하는 제1 측면 부분들 및 상기 유전체와 접촉하는 제2 측면 부분들을 갖는 상부 측면들을 포함하고, 상기 제2 전극은 상기 제1 전극들을 덮으며 상기 상부 지지 층의 상기 제2 부분의 상부면 상으로 연장되고, 상기 유전체는 상기 제1 전극들과 상기 제2 전극 사이, 상기 제2 전극과 상기 층간 절연 층 사이, 및 상기 제2 전극과 상기 상부 지지 층 사이에 배치된다.
본 발명의 기술적 사상의 실시 예들에 따르면, 지지 층을 포함하는 반도체 소자를 제공할 수 있다. 이러한 지지 층은 기판 상에 형성되는 제1 전극들 사이에 배치될 수 있다. 이러한 지지 층은 상기 제1 전극들이 변형되거나 또는 쓰러지는 것을 방지할 수 있다. 따라서, 상기 제1 전극들의 변형 또는 쓰러짐에 의해 발생되는 반도체 소자의 불량을 방지할 수 있다. 또한, 상기 지지 층은 상기 제1 전극들이 형성되는 메모리 셀 어레이로부터 상기 메모리 셀 어레이 주변의 주변 회로 영역 상으로 연장되어 상기 주변 회로 영역을 덮을 수 있다. 이와 같이 주변 회로 영역으로 연장된 상기 지지 층은 상기 지지 층 하부에 있는 회로들, 예를 들어 주변 트랜지스터가 열화되는 것을 방지하는 역할을 할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 주변 회로 영역에서 콘택 구조체를 형성한 후에, 메모리 셀 어레이 영역에 셀 커패시터를 형성할 수 있다. 따라서, 상기 콘택 구조체를 형성하는 동안에 발생하는 열에 의하여 셀 커패시터가 열화되는 것을 방지할 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이다.
도 1b는 도 1a의 일부분을 확대한 부분 확대도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 단면도이다.
도 3b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 예를 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 10a 내지 도 10j는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 단면도들이다.
도 1a 내지 도 4를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 예들에 대하여 설명하기로 한다. 도 1a 내지 도 4에서, 도 1a은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 설명하기 위한 단면도이고, 도 1b는 도 1a의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위한 단면도이고, 도 3a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형 예를 설명하기 위한 단면도이고, 도 3b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위한 단면도이고, 도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위한 단면도이다.
우선, 도 1a 및 도 1b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 설명하기로 한다.
도 1a 및 도 1b를 참조하면, 기판(3) 상에 하부 구조물(26)이 배치될 수 있다. 상기 기판(3)은 반도체 기판일 수 있다.
상기 하부 구조물(26)은 제1 활성 영역들(6c) 및 제2 활성 영역(6p)을 한정하는 소자분리 영역(9)을 포함할 수 있다. 상기 소자분리 영역(9)은 트렌치 아이솔레이션 영역일 수 있다. 상기 제1 활성 영역들(6c)은 디램 등과 같은 메모리 소자의 메모리 셀 어레이 영역 내의 셀 활성 영역들일 수 있고, 상기 제2 활성 영역(6p)은 디램 등과 같은 메모리 소자의 주변 회로 영역 내의 주변 활성 영역일 수 있다.
상기 하부 구조물(26)은 제1 콘택 영역들(24c), 제2 콘택 영역(24p) 및 절연성 물질 층(15)을 포함할 수 있다. 상기 절연성 물질 층(15)은 상기 제1 및 제2 활성 영역들(6c, 6p), 및 상기 소자분리 영역(9) 상에 배치될 수 있다. 상기 제1 콘택 영역들(24c)은 상기 절연성 물질 층(15)을 관통하며 상기 제1 활성 영역들(6c) 내의 제1 불순물 영역들(12)과 전기적으로 연결될 수 있다. 상기 제2 콘택 영역(24p)은 상기 절연성 물질 층(15)을 관통하며 상기 제2 활성 영역(6p) 내의 제2 불순물 영역(21)과 전기적으로 연결될 수 있다. 상기 제1 불순물 영역들(12)은 메모리 셀 스위칭 소자의 소스 및 드레인 중 어느 하나일 수 있고, 상기 제2 불순물 영역(21)은 주변 트랜지스터의 주변 소스/드레인일 수 있다. 상기 제2 콘택 영역(24p)은 상기 제2 불순물 영역(21)과 접촉하는 플러그 부분(25a) 및 상기 플러그 부분(25a) 상의 콘택 부분(25b)을 포함할 수 있다.
상기 하부 구조물(26)은 상기 제1 콘택 영역들(24c)에 인접하는 비트라인들(18b), 상기 제2 콘택 영역(24p)에 인접하며 상기 제2 활성 영역(6p) 상에 배치되는 주변 게이트(18g), 및 상기 주변 게이트(18g) 상의 주변 배선들(25c)을 포함할 수 있다. 상기 주변 게이트(18g)의 적어도 일부는 상기 비트라인들(18b)과 동일 평면에 배치될 수 있다.
상기 하부 구조물(26) 상에 식각 저지 층(27)이 배치될 수 있다. 상기 식각 저지 층(27) 상에 층간 절연 구조체(42)가 배치될 수 있다. 상기 층간 절연 구조체(42)는 상기 식각 저지 층(27) 상에 차례로 적층된 하부 층간 절연 층(32), 하부 지지 층(lower support layer, 34), 상부 층간 절연 층(36) 및 상부 지지 층(upper support layer, 39)을 포함할 수 있다. 상기 하부 층간 절연 층(32)은 상기 상부 층간 절연 층(36) 보다 두꺼울 수 있다. 상기 상부 지지 층(39)은 상기 상부 층간 절연 층(36) 및 상기 하부 층간 절연 층(32) 보다 얇은 두께일 수 있다. 상기 상부 지지 층(39)은 상기 하부 지지 층(34) 보다 두꺼울 수 있다.
상기 상부 지지 층(39)은 상기 하부 층간 절연 층(32) 및 상기 상부 층간 절연 층(36)과 중첩하는 제1 부분(39p) 및 상기 하부 층간 절연 층(32) 및 상기 상부 층간 절연 층(36)과 중첩하지 않는 제2 부분(39c)를 포함할 수 있다. 상기 하부 지지 층(34)은 상기 하부 층간 절연 층(32)과 중첩하는 제1 부분(34p) 및 상기 하부 층간 절연 층(32)과 중첩하지 않는 제2 부분(34c)을 포함할 수 있다. 따라서, 상기 제1 및 상부 층간 절연 층들(32, 36)은 상기 상부 지지 층(39)의 상기 제1 부분(39p)과 상기 기판(3) 사이에 배치될 수 있다. 또한, 상기 하부 층간 절연 층(32)은 상기 하부 지지 층(34)의 상기 제1 부분(34p)과 상기 기판(3) 사이에 배치될 수 있다.
상기 하부 층간 절연 층(32)은 하부 층(29) 및 상기 하부 층(29) 상의 상부 층(30)을 포함할 수 있다. 상기 상부 및 하부 지지 층들(34, 39)은 상기 하부 및 상부 층들(29, 30), 및 상기 상부 층간 절연 층(36)과 식각 선택성을 갖는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 상부 및 하부 지지 층들(34, 39)은 질화물 계열의 절연성 물질로 형성될 수 있고, 상기 하부 및 상부 층들(29, 30), 및 상기 상부 층간 절연 층(36)은 산화물 계열의 절연성 물질로 형성될 수 있다. 예를 들어, 상기 상부 및 하부 지지 층들(34, 39)은 실리콘 질화물로 형성될 수 있다. 상기 하부 및 상부 층들(29, 30)은 서로 다른 산화물로 형성될 수 있다. 예를 들어, 상기 하부 층(29)은 BPSG 산화물로 형성될 수 있고, 상기 상부 층(30)은 TEOS(Tetra Ethyl Ortho Silicate) 산화물로 형성될 수 있다. 상기 식각 저지 층(27)은 상기 하부 층간 절연 층(32)과 식각 선택성을 갖는 절연성 물질, 예를 들어 실리콘 질화물 등과 같은 질화물 계열의 절연성 물질로 형성될 수 있다.
상기 하부 구조물(26) 상에 제1 전극들(60a) 및 콘택 구조체(51p)가 배치될 수 있다.
상기 콘택 구조체(51p)는 상기 상부 지지 층(39)의 상기 제1 부분(39p), 상기 상부 층간 절연 층(36), 상기 하부 지지 층(34)의 상기 제1 부분(34p), 상기 하부 층간 절연 층(32), 및 상기 식각 저지 층(27)을 관통하는 주변 콘택 홀(45p) 내에 배치되면서 상기 하부 구조물(26)의 상기 제2 콘택 영역(24p)과 전기적으로 연결될 수 있다. 상기 댐 구조체(51d)는 상기 상부 지지 층(39)의 상기 제1 부분(39p), 상기 상부 층간 절연 층(36), 상기 하부 지지 층(34)의 상기 제1 부분(34p), 상기 하부 층간 절연 층(32)과 접촉할 수 있다.
상기 콘택 구조체(51p)는 상기 상부 지지 층(39)의 상기 제1 부분(39p), 상기 상부 층간 절연 층(36), 상기 하부 지지 층(34)의 상기 제1 부분(34p), 상기 하부 층간 절연 층(32), 및 상기 식각 저지 층(27)을 관통할 수 있다. 따라서, 상기 상기 콘택 구조체(51p)의 상부 측면(51s)은 상기 상부 지지 층(39)의 상기 제1 부분(39p)에 의해 둘러싸일 수 있다.
상기 콘택 구조체(51p)는 상기 층간 절연 구조체(42) 내의 서로 인접하는 층들 사이의 경계에 인접하는 부분 또는 경계 부분에서 폭이 확장되는 측면 프로파일을 가질 수 있다. 예를 들어, 상기 콘택 구조체(51p)는 상기 하부 및 상부 층들(29, 30) 사이의 경계에 인접하는 부분, 예를 들어 상기 하부 층(29)의 상부 영역에서 폭이 확장된 부분(D)을 가질 수 있다. 따라서, 상기 콘택 구조체(51p)의 전체 부피가 증가될 수 있기 때문에, 상기 콘택 구조체(51p)의 전기적 특성이 개선될 수 있다.
상기 제1 전극들(60a)은 상기 제1 콘택 영역들(24c)과 전기적으로 연결될 수 있다. 상기 제1 전극들(60a)은 상기 제1 콘택 영역들(24c)과 접촉하면서 상기 기판(3)과 수직한 방향으로 연장될 수 있다. 상기 제1 전극들(60a)의 상부 측면들(S1, S2)은 상기 상부 지지 층(39)의 상기 제2 부분(39c)에 의해 둘러싸일 수 있다. 상기 제1 전극들(60a)은 상기 하부 지지 층(34)의 상기 제2 부분(34c) 및 상기 상부 지지 층(39)의 상기 제2 부분(39c)과 접촉하는 부분들을 가질 수 있다. 예를 들어, 상기 제1 전극들(60a)의 상부 측면들(S1, S2)의 적어도 일부(S1)는 상기 상부 지지 층(39)의 상기 제2 부분(39c)와 접촉할 수 있다. 예를 들어, 상기 제1 전극들(60a)의 상기 상부 측면들(S1, S2)은 상기 상부 지지 층(39)의 상기 제2 부분(39c)과 접촉하는 부분들(S1) 및 상기 상부 지지 층(39)과 접촉하지 않는 부분들(S2)을 가질 수 있다.
상기 하부 지지 층(34)의 상기 제2 부분(34c) 및 상기 상부 지지 층(39)의 상기 제2 부분(39c)은 상기 제1 전극들(60a)의 측면들 사이를 연결하여 상기 제1 전극들(60a)이 변형되거나, 또는 쓰러지는 것을 방지할 수 있다. 따라서, 상기 제1 전극들(60a)이 변형 또는 쓰러짐으로 인하여 발생되는 반도체 소자의 불량을 방지할 수 있다.
상기 제1 전극들(60a)은 상기 콘택 구조체(51p)의 측면 프로파일에 대응하는 측면 프로파일을 가질 수 있다. 예를 들어, 상기 제1 전극들(60a)은 상기 콘택 구조체(51p)에서 폭이 확장된 부분(D)에 대응하는 부분에서 폭이 증가되는 부분(d)을 가질 수 있다. 여기서, "대응하는 부분"은 동일 평면에 위치하는 부분으로 해석될 수도 있다. 따라서, 상기 제1 전극들(60a)의 표면적이 증가되어 상기 제1 전극들(60a)을 포함하는 디램 셀 커패시터의 용량을 증가시킬 수 있다. 따라서, 반도체 소자의 성능을 향상시킬 수 있다.
상기 제1 전극들(60a)은 상기 제1 및 상부 층간 절연 층들(32, 36)과 중첩하지 않을 수 있다. 상기 제1 전극들(60a)은 상기 제1 및 상부 층간 절연 층들(32, 36)과 이격될 수 있다. 상기 하부 층간 절연 층(32)은 상기 제1 전극들(60a)과 마주보는 측면(32s)을 가질 수 있고, 상기 상부 층간 절연 층(36)은 상기 제1 전극들(60a)과 마주보는 측면(36s)을 가질 수 있다. 상기 제1 전극들(60a)과 마주보는 상기 제1 및 상부 층간 절연 층들(32, 36)의 상기 측면들(32s, 36s)은 수평 방향으로 오목할 수 있다. 여기서, "수평 방향"은 상기 기판(3)의 표면과 평행한 방향을 의미할 수 있다. 상기 하부 층간 절연 층(32)의 상기 측면(32s)과 상기 상부 층간 절연 층(36)의 상기 측면(36s)은 서로 다른 곡률(curvature)을 가질 수 있다. 상기 하부 층간 절연 층(32)의 상기 측면(32s)은 상기 상부 층간 절연 층(36)의 상기 측면(36s) 보다 큰 곡률을 가질 수 있다. 상기 상부 층간 절연 층(36)의 상기 측면(36s)의 오목한 부분과 상기 제1 전극들(60a) 사이의 거리는 상기 하부 층간 절연 층(32)의 상기 측면(32s)의 오목한 부분과 상기 제1 전극들(60a) 사이의 거리 보다 클 수 있다.
상기 제1 전극들(60a) 상에 유전체(75) 및 제2 전극(78)이 배치될 수 있다.
상기 제2 전극(78)은 상기 제1 전극들(78)을 덮을 수 있다. 상기 제2 전극(78)은 상기 제1 전극들(60a) 사이, 및 상기 제1 전극들(60a)과 상기 하부 층간 절연 층(32)의 상기 측면(32s) 사이에 배치되면서 상기 상부 지지 층(39)의 상기 제2 부분(39c)의 상부면 상으로 연장될 수 있다. 또한, 상기 제2 전극(78)은 상기 상부 지지 층(39)의 상기 제2 부분(39c)의 상부면을 덮으면서 상기 상부 지지 층(39)의 상기 제1 부분(39p)의 상부로 연장될 수 있다. 상기 상부 지지 층(39)의 상기 제1 부분(39p)의 상부로 연장된 상기 제2 전극(78)의 부분은 상기 콘택 구조체(51p)의 상부면 보다 높은 레벨에 위치할 수 있다. 상기 유전체(75)는 상기 제1 전극들(60a)과 상기 제2 전극(78) 사이, 상기 하부 지지 층(34)과 상기 제2 전극(78) 사이, 상기 하부 층간 절연 층(32)의 상기 측면(32s)과 상기 제2 전극(78) 사이, 상기 상부 층간 절연 층(36)의 상기 측면(36s)과 상기 제2 전극(78), 및 상기 상부 지지 층(39)과 상기 제2 전극(78) 사이에 배치될 수 있다.
앞에서 설명한 바와 같이, 상기 제1 전극들(60a)의 상기 상부 측면들(S1, S2)은 상기 상부 지지 층(39)의 상기 제2 부분(39c)과 접촉하는 부분들(S1) 및 상기 상부 지지 층(39)과 접촉하지 않는 부분들(S2)을 가질 수 있다. 여기서, 상기 제1 전극들(60a)의 상기 상부 측면들(S1, S2)에서, 상기 상부 지지 층(39)과 접촉하지 않는 부분들(S2)은 상기 유전체(75)와 접촉할 수 있다.
상기 상부 층간 절연 층(36)의 상기 측면(36s)과 상기 제1 전극들(60a) 사이의 공간(L1) 내에 상기 유전체(75) 및 상기 제2 전극(78)이 배치될 수 있다. 예를 들어, 상기 상부 층간 절연 층(36)의 상기 측면(36s)과 상기 제1 전극들(60a) 사이의 공간(L1)에서, 상기 제2 전극(78)은 상기 상부 층간 절연 층(36)의 상기 측면(36s)과 상기 제1 전극들(60a) 사이에 배치되고, 상기 유전체(75)는 상기 공간(L1) 내의 상기 제2 전극(78)을 둘러싸고 상기 상부 층간 절연 층(36)의 상기 측면(36)과 접촉할 수 있다. 상기 유전체(75)는 상기 제1 전극들(60a)과 상기 제2 전극(78) 사이, 상기 상부 지지 층(39)과 상기 제2 전극(78) 사이, 상기 하부 지지 층(34)과 상기 제2 전극(78) 사이, 및 상기 상부 층간 절연 층(36)의 상기 측면(36s)과 상기 제2 전극(78) 사이에 개재될 수 있다. 상기 유전체(75)는 상기 제1 전극들(60a)과 상기 제2 전극(78) 사이에 개재된 부분으로부터 상기 상부 층간 절연 층(36)의 상기 측면(36s)과 상기 제2 전극(78) 사이로 연장될 수 있다.
상기 하부 층간 절연 층(32)의 상기 측면(32s)과 상기 제1 전극들(60a) 사이의 공간(L2)에서, 상기 제2 전극(78)은 상기 하부 층간 절연 층(32)의 상기 측면(32s)과 상기 제1 전극들(60a) 사이에 배치되고, 상기 유전체(75)는 상기 제1 전극들(60a)과 상기 제2 전극(78) 사이, 상기 하부 지지 층(34)과 상기 제2 전극(78) 사이, 상기 식각 저지 층(27)과 상기 제2 전극(78) 사이, 및 상기 상부 층간 절연 층(36)의 상기 측면(36s)과 상기 제2 전극(78) 사이에 개재될 수 있다. 상기 유전체(75)는 상기 제1 전극들(60a)과 상기 제2 전극(78) 사이에 개재된 부분으로부터 상기 하부 층간 절연 층(32)의 상기 측면(32s)과 상기 제2 전극(78) 사이로 연장될 수 있다.
상기 제1 전극들(60a), 상기 유전체(75) 및 상기 제2 전극(78)은 정보 저장 요소(83)를 구성할 수 있다. 예를 들어, 상기 정보 저장 요소(83)는 디램과 같은 메모리 셀 어레이에서 정보를 저장할 수 있는 디램 셀 커패시터일 수 있다.
상기 제1 전극들(60a)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 전극들(60a)은 Ti, TiN, TiAlN, TiCN, Ta, TaN, TaAlN, TaCN, Ru, Pt 또는 이들의 조합을 포함할 수 있다. 상기 유전체(75)는 고-유전체(high-k dielectric), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 상기 제2 전극(78)은 금속, 금속 질화물, 금속 산화물, 도전성 카본, 반도체 화합물(semiconductor alloy) 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 반도체 화합물은 SiGe 물질을 포함할 수 있다.
상기 콘택 구조체(51p)는 배리어 층(53) 및 콘택 플러그(55)를 포함할 수 있다. 상기 콘택 구조체(51p)의 상기 콘택 플러그(55)는 상기 상부 지지 층(39)의 상기 제1 부분(39p), 상기 상부 층간 절연 층(36), 상기 하부 지지 층(34)의 상기 제1 부분(34p), 상기 하부 층간 절연 층(32), 및 상기 식각 저지 층(27)을 연속적으로 또는 일체로 관통하는 기둥 모양(pillar shape)일 수 있고, 상기 콘택 구조체(51p)의 상기 배리어 층(53)은 상기 콘택 구조체(51p)의 상기 콘택 플러그(55)의 측면을 둘러싸며 상기 콘택 플러그(55)의 바닥을 덮을 수 있다. 상기 콘택 구조체(51p)의 상기 배리어 층(53)은 Ti, Ta, TaN, TiN, WN 또는 이들의 조합을 포함할 수 있고, 상기 콘택 구조체(51p)의 상기 콘택 플러그(55)는 W 등과 같은 금속을 포함할 수 있다. 상기 콘택 구조체(51p)는 상기 제1 전극들(60a)과 다른 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 전극들(60a)을 TiN으로 형성하는 경우에, 상기 콘택 구조체(51p)는 W을 포함할 수 있다.
상기 상부 지지 층(39) 및 상기 정보 저장 요소(83)를 덮는 금속간 절연 층(85)이 배치될 수 있다. 상기 금속간 절연 층(85)은 상기 층간 절연 구조체(42) 보다 낮은 유전율을 갖는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 금속간 절연 층(85)은 SiOCH 등과 같은 저-유전체(low-k dielectric)로 형성될 수 있다.
상기 금속간 절연 층(85) 내에 제1 및 제2 배선 구조체들(91c, 91p)이 배치될 수 있다. 상기 제1 및 제2 배선 구조체들(91c, 91p)은 상기 금속간 절연 층(85) 내의 비아 홀(87) 및 배선 트렌치(89)를 채울 수 있다. 상기 제1 배선 구조체(91c)는 상기 제2 전극(78)과 전기적으로 연결될 수 있고, 상기 제2 배선 구조체(91p)는 상기 콘택 구조체(51p)와 전기적으로 연결될 수 있다.
각각의 상기 제1 및 제2 배선 구조체들(91c, 91p)은 제1 도전 층(93) 및 제2 도전 층(94)을 포함할 수 있다. 상기 제1 및 제2 배선 구조체들(91c, 91p)의 상기 제2 도전 층(94)은 구리 등과 같은 금속으로 형성될 수 있다. 상기 제1 및 제2 배선 구조체들(91c, 91p)의 상기 제1 도전 층(93)은 상기 제1 및 제2 배선 구조체들(91c, 91p)의 상기 제2 도전 층(94)의 측면 및 바닥을 덮을 수 있다. 상기 제1 및 제2 배선 구조체들(91c, 91p)의 상기 제1 도전 층(93)은 배리어 층 및/또는 씨드 층을 포함할 수 있다.
일 실시예에서, 상기 제1 전극들(60a)은 실린더 모양으로 형성될 수 있다. 따라서, 상기 유전체(75)는 상기 제1 전극들(60a)의 외측면을 덮으면서 실린더 모양의 상기 제1 전극들(60a)의 내벽을 콘포멀하게 덮을 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 상기 제1 전극들(60a)은 실린더 모양으로 형성될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 실린더 모양의 상기 제1 전극들(60a)은 도 2에서와 같이 기둥 모양의 제1 전극들(60b)로 변형될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예는, 도 3a에서와 같이, 상기 제2 전극(78)과 상기 콘택 구조체(51p) 사이에 배치되는 댐 구조체(51d)를 포함할 수 있다. 이러한 댐 구조체(51d)에 대하여 도 3a를 참조하여 설명하기로 한다.
도 3a를 참조하면, 상기 댐 구조체(51d)는 상기 층간 절연 구조체(42) 및 상기 식각 저지 층(27)을 관통하는 그루브(45d) 내에 배치될 수 있다. 따라서, 상기 댐 구조체(51d)는 상기 제1 및 상부 층간 절연 층들(32, 36), 및 상기 하부 및 상부 지지 층들(34, 39)과 접촉할 수 있다. 또한, 상기 댐 구조체(51d)는 상기 층간 절연 구조체(42) 및 상기 식각 저지 층(27)을 관통하면서 상기 하부 구조물(26)의 상기 절연성 물질 층(15)과 접촉할 수 있다.
상기 댐 구조체(51d)는 상기 콘택 구조체(51p)와 동일한 물질로 형성될 수 있다. 예를 들어, 상기 댐 구조체(51d)는 상기 콘택 구조체(51p)에서와 같은 상기 배리어 층(53) 및 상기 콘택 플러그(55)을 포함할 수 있다.
상기 댐 구조체(51d), 상기 콘택 구조체(51p) 및 상기 상부 지지 층(39)은 공면을 이루는 상부면들을 가질 수 있다.
상기 제2 전극(78)은 상기 댐 구조체(51d) 상부로 연장될 수 있다. 또한, 상기 유전체(75)는 상기 제2 전극(78)과 상기 댐 구조체(51d) 사이로 연장될 수 있다. 따라서, 상기 댐 구조체(51d)는 상기 제2 전극(78)과 중첩하면서 상기 제2 전극(78)과 이격될 수 있다.
상기 댐 구조체(51d)의 측면 프로파일은 상기 콘택 구조체(51p)의 측면 프로파일에 대응할 수 있다. 예를 들어, 상기 댐 구조체(51d)는, 상기 콘택 구조체(51p)와 마찬가지로, 상기 층간 절연 구조체(42) 내의 서로 인접하는 층들 사이의 경계에 인접하는 부분에서 폭이 확장되는 측면 프로파일을 가질 수 있다.
도 3a에서 설명한 것과 같은 상기 댐 구조체(51d)를 포함하는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에서, 상기 제1 전극들(60a)은 도 1a에서 설명한 것과 같은 실린더 모양의 상기 제1 전극들(60a)일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 실린더 모양의 상기 제1 전극들(60a)은 도 2에서 설명한 것과 같은 기둥 모양의 제1 전극들(60b)로 변형될 수 있다. 따라서, 도 3b에서와 같이, 상기 댐 구조체(51d)와 함께 기둥 모양의 제1 전극들(60b)을 포함하는 반도체 소자가 제공될 수 있다.
다시, 도 3a를 참조하면, 상기 제2 전극(78)은 상기 댐 구조체(51d)와 중첩할 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 4에 도시된 바와 같이, 제2 전극(78)은 상기 댐 구조체(51d)와 중첩하지 않을 수도 있다. 따라서, 상기 댐 구조체(51d)의 상부면은 상기 금속간 절연 층(85)에 의해 덮일 수 있다.
도 5는 도 1a, 도 2, 도 3a, 도 3b 및 도 4를 참조하여 설명한 본 발명의 기술적 사상의 실시예들에서의 몇몇 구성요소들(elements)의 평면 모양을 설명하기 위한 평면도이다. 이하에서, 도 1a 내지 도 4에서 설명한 몇몇 구성요소들의 예들에 대하여 도 5를 참조하여 설명하기로 한다.
도 1a, 도 2, 도 3a, 도 3b 및 도 4 중 어느 하나의 도면 또는 어느 하나의 실시 예와 함께 도 5를 참조하면, 제1 전극들(60)은 메모리 셀 어레이 영역(CA) 상에 배치될 수 있고, 상기 콘택 구조체(51p)는 주변 회로 영역(PA) 상에 배치될 수 있다.
상기 제1 전극들(60)은 도 1a 및 도 3a에서 설명한 것과 같은 실린더 모양의 제1 전극들(60a), 또는 도 2 및 도 3b에서 설명한 것과 같은 필라 모양의 제1 전극들(60b)일 수 있다. 상기 콘택 구조체(51p)는 복수개가 배치될 수 있다.
상기 제1 전극들(60)을 포함하는 정보 저장 요소(83)가 형성되는 상기 기판(3) 상의 영역은 상기 메모리 셀 어레이 영역(CA)으로 정의할 수 있고, 상기 메모리 셀 어레이 영역(CA) 주변의 상기 기판(3) 상의 영역은 상기 주변 회로 영역(PA)으로 정의할 수 있다. 따라서, 상기 제1 전극들(60)은 상기 기판(3)의 상기 메모리 셀 어레이 영역(CA) 상에 배치될 수 있고, 상기 콘택 구조체(51p)는 상기 기판(3)의 상기 주변 회로 영역(PA) 상에 배치될 수 있다.
상기 상부 지지 층(39)의 상기 제2 부분(39c)은 개구부들(40)을 가질 수 있다. 상기 상부 지지 층(39)의 상기 제2 부분(39c)의 상기 개구부들(40)은 상기 기판(3)의 상기 메모리 셀 어레이 영역(CA) 내에 배치될 수 있다. 상기 제1 전극들(60)은 상기 상부 지지 층(39)의 상기 제2 부분(39c)과 접촉하는 제1 측면 부분들(S1) 및 상기 상부 지지 층(39)과 접촉하지 않는 제2 측면 부분들(S2)을 가질 수 있다. 이러한 상기 제1 전극들(60)의 상기 제2 측면 부분들(S2)은 상기 상부 지지 층(39)은 개구부들(40)에 의해 노출되는 부분들일 수 있다. 상기 상부 지지 층(39)의 상기 제2 부분(39c)은 상기 제1 전극들(60)과 접촉하면서 상기 제1 전극들(60)이 변형되거나 쓰러지는 것을 방지할 수 있다.
상기 상부 지지 층(39)의 상기 제1 부분(39p)은 상기 주변 회로 영역(PA) 내에 배치될 수 있다. 이와 같은 상기 상부 지지 층(39)의 상기 제1 부분(39p)은 상기 주변 회로 영역(PA)을 보호하는 역할을 할 수 있다. 예를 들어, 상기 상부 지지 층(39)의 상기 제1 부분(39p)은 상기 상부 지지 층(39)의 상기 제1 부분(39p) 하부에 배치되는 트랜지스터가 열화되는 것을 방지할 수 있다. 상기 트랜지스터는 도 1a에서 설명한 바와 같은 상기 주변 활성 영역(6p) 상의 주변 게이트(18g), 및 상기 주변 활성 영역(6p)에 배치되는 상기 주변 불순물 영역(21)을 포함할 수 있다.
명세서 전체에 걸쳐서, 상기 상부 지지 층(39)의 상기 제1 부분(39p)은 "보호 부분" 또는 "보호 층"으로 명명될 수도 있고, 상기 상부 지지 층(39)의 상기 제2 부분(39c)은 "서포터"로 명명될 수도 있다. 또한, "상기 상부 지지 층(39)"은 "상부 지지/보호 층"으로 명명될 수도 있다. 이와 마찬가지로, 상기 하부 지지 층(34)의 상기 제1 부분(34p)은 "보호 부분" 또는 "보호 층"으로 명명될 수도 있고, 상기 하부 지지 층(34)의 상기 제2 부분(34c)은 "서포터"로 명명될 수도 있다. 또한, "상기 하부 지지 층(34)"은 "하부 지지/보호 층"으로 명명될 수도 있다. 따라서, 본 발명의 기술적 사상은 "지지 층" 용어에 의해 한정되지 않으며, "지지 층" 이라는 용어는 상세한 설명 및 청구항 전체에 걸쳐서 "보호 층"이라는 용어로 대체되어 이해될 수도 있다.
도 3a, 도 3b 및 도 4 중 어느 하나의 도면 또는 어느 하나의 실시 예와 함께 도 5를 참조하면, 상기 댐 구조체(51d)는 상기 메모리 셀 어레이 영역(CA)를 둘러싸는 링 모양으로 배치될 수 있다. 따라서, 상기 댐 구조체(51d)는 상기 층간 절연 구조체(42)를 관통하면서 상기 층간 절연 구조체(42)와 접촉할 수 있다. 상기 댐 구조체(51d)는 상기 정보 저장 요소(83)의 상기 제1 전극들(60)과 상기 콘택 구조체(51p) 사이에 배치되어, 상기 정보 저장 요소(83)를 형성하는 반도체 공정 동안에 발생될 수 있는 상기 정보 저장 요소(83)와 상기 콘택 구조체(51p) 사이의 전기적 쇼트를 방지할 수 있다. 또한, 상기 댐 구조체(51d)를 배치함으로써, 상기 콘택 구조체(51p)와 상기 제1 전극들(60) 사이의 간격을 최소화할 수 있으므로, 반도체 소자의 집적도를 향상시킬 수 있다.
각각의 도 6, 도 7, 도 8 및 도 9는 도 1a, 도 2, 도 3a, 도 3b 및 도 4를 참조하여 설명한 본 발명의 기술적 사상의 실시예들에서의 몇몇 구성요소들을 설명하기 위한 부분 확대도이다.
우선, 도 1a, 도 2, 도 3a, 도 3b 및 도 4 중 어느 하나의 도면 또는 어느 하나의 실시 예와 함께 도 6을 참조하면, 상기 유전체(75)는 상기 제2 전극(78)과 상기 상부 지지 층(39) 사이에 개재될 수 있으며, 상기 금속간 절연 층(85)과 상기 상부 지지 층(39) 사이로 연장되지 않을 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 7에 도시된 바와 같이, 상기 유전체(도 6의 75)는 상기 제2 전극(78)과 상기 상부 지지 층(39) 사이에 개재되면서 상기 금속간 절연 층(85)과 상기 상부 지지 층(39) 사이로 연장되는 유전체(도 7의 75')로 변형될 수 있다.
도 1a, 도 2, 도 3a, 도 3b 및 도 4에서의 상기 제2 전극(78)은 단일 층으로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 제2 전극(78)은 적어도 두 개 이상의 층을 포함하도록 변형될 수 있다. 이러한 제2 전극(78)의 변형 예에 대하여 도 8 및 도 9를 참조하여 설명하기로 한다. 도 8 및 도 9에서, 도 8은 도 3a를 근거로 한 도면이고, 도 9는 도 3b를 근거로 한 도면이다. 이러한 제2 전극(78)의 변형 예는 도 3a 및 도 3b에서의 상기 제2 전극(78)에 모두 적용될 수 있으므로, 도 8 및 도 9를 동시에 참조하여 상기 제2 전극(78)의 변형 예에 대하여 설명하기로 한다.
도 8 및 도 9를 참조하면, 상기 제2 전극(78)은 제1 물질 층(80) 및 상기 제1 물질 층(80) 상의 제2 물질 층(81)을 포함할 수 있다. 상기 제1 물질 층(80)은 상기 제1 전극들(60a) 사이를 채우면서 상기 상부 지지 층(39) 상부로 연장될 수 있다. 상기 제1 물질 층(80)은 상기 제1 전극들(60a) 사이를 불량없이 채울 수 있는 갭필 특성이 우수한 물질, 예를 들어 SiGe 물질로 형성될 수 있고, 상기 제2 물질 층(81)은 전기적 특성이 우수한 물질, 예를 들어 금속(e.g., W 등) 및/또는 금속 질화물(e.g., TiN 등)로 형성될 수 있다. 이와 같은 상기 제1 및 제2 물질 층들(80, 81)을 포함하는 상기 제2 전극(78)은 도 1a 및 도 2에서 설명한 필라 모양의 상기 제2 전극(78)에도 적용될 수 있다.
다음으로, 도 10a 내지 도 10j를 참조하여 본 발명의 기술적 사상이 실시예들에 따른 반도체 소자의 형성 방법의 일 예에 대하여 설명하기로 한다.
도 10a를 참조하면, 기판(3) 상에 하부 구조물(26)을 형성할 수 있다. 상기 기판(3)은 반도체 기판일 수 있다. 상기 하부 구조물(26)은 상기 기판(3) 상에 형성되며 제1 및 제2 활성 영역들(6c, 6p)을 한정하는 소자분리 영역(9), 상기 절연성 물질 층(15) 내에 매립된 비트라인들(18b), 상기 절연성 물질 층(15) 내에 매립된 주변 게이트 전극(18), 및 상기 주변 게이트 전극(18) 상의 주변 배선(25c)을 포함할 수 있다. 또한, 상기 하부 구조물은 상기 절연성 물질 층(15)을 관통하는 제1 하부 콘택 영역들(24c) 및 제2 하부 콘택 영역(24p)을 포함할 수 있다. 상기 제1 콘택 영역들(24c)은 상기 절연성 물질 층(15)을 관통하며 상기 제1 활성 영역들(6c) 내의 제1 불순물 영역들(12)과 전기적으로 연결될 수 있다. 상기 제1 불순물 영역들(12)은 디램 등과 같은 메모리 소자의 셀 스위칭 소자의 소스 및 드레인 중 어느 하나일 수 있다. 상기 제2 콘택 영역(24p)는 상기 절연성 물질 층(15)을 관통하며 상기 제2 활성 영역(6p) 내의 제2 불순물 영역(21)과 전기적으로 연결되는 플러그 부분(25a)과 상기 플러그 부분(25a) 상의 콘택 부분(25b)을 포함할 수 있다. 상기 제2 불순물 영역(21)은 주변 트랜지스터의 소스/드레인일 수 있다.
상기 하부 구조물(26) 상에 식각 저지 층(27)을 형성할 수 있다. 상기 식각 저지 층(27)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 식각 저지 층(27) 상에 층간 절연 구조체(42)를 형성할 수 있다. 상기 층간 절연 구조체(42)는 차례로 적층된 하부 층간 절연 층(32), 하부 지지 층(34), 상부 층간 절연 층(36) 및 상부 지지 층(39)을 포함할 수 있다. 상기 하부 층간 절연 층(32)은 상기 상부 층간 절연 층(36) 보다 두껍게 형성될 수 있다. 상기 상부 지지 층(39)은 상기 하부 지지 층(34) 보다 두껍게 형성될 수 있다.
상기 하부 층간 절연 층(32)은 상기 식각 저지 층(27) 상에 형성되는 하부 층(29) 및 상기 하부 층(29) 상에 형성되는 상부 층(30)을 포함할 수 있다. 상기 하부 및 상부 층들(29, 30)은 서로 다른 산화물로 형성될 수 있다.
상기 하부 및 상부 지지 층들(34, 39)은 상기 제1 및 상부 층간 절연 층들(32, 36)과 식각 선택성을 갖는 절연성 물질로 형성될 수 있다. 상기 제1 및 상부 층간 절연 층들(32, 36)은 실리콘 산화물 계열의 물질로 형성될 수 있고, 상기 하부 및 상부 지지 층들(34, 39)은 실리콘 질화물 계열의 물질로 형성될 수 있다.
도 10b를 참조하면, 상기 층간 절연 구조체(42) 및 상기 식각 저지 층(27)을 관통하는 주변 콘택 홀(45p)을 형성할 수 있다. 상기 주변 콘택 홀(45p)은 상기 제2 콘택 영역(24p)을 노출시킬 수 있다.
일 실시예에서, 상기 주변 콘택 홀(45p)을 형성하면서, 상기 층간 절연 구조체(42)를 관통하는 그루브(45d)를 형성할 수 있다. 상기 그루브(45d)은 상기 하부 절연 구조체(15)를 노출시킬 수 있다.
상기 주변 콘택 홀(45p) 및 상기 그루브(45d)는 폭이 확장된 부분(enlarged portion; D)을 포함할 수 있다. 예를 들어, 상기 주변 콘택 홀(45p) 및 상기 그루브(45d)의 상기 확장된 부분(D)은 상기 층간 절연 구조체(42) 내에서 서로 인접하는 층들 사이의 경계에 인접하는 부분에 형성될 수 있다. 예를 들어, 상기 주변 콘택 홀(45p) 및 상기 그루브(45d)의 상기 확장된 부분(D)은 상기 상부 지지 층(39)과 상기 상부 층간 절연 층(36) 사이의 경계에 인접하는 부분, 상기 하부 지지 층(34)과 상기 하부 층간 절연 층(32) 사이의 경계에 인접하는 부분, 및/또는 상기 하부 및 상부 층들(29, 30) 사이의 경계에 인접하는 부분에서 형성될 수 있다. 상기 주변 콘택 홀(45p) 및 상기 그루브(45d)의 상기 확장된 부분(D)은 폭이 증가하다가 다시 폭이 감소하는 부분일 수 있다.
도 10c를 참조하면, 상기 주변 콘택 홀(45p)을 채우는 주변 콘택 구조체(51p) 및 상기 그루브(45d)를 채우는 댐 구조체(51d)를 형성할 수 있다.
상기 주변 콘택 구조체(51p) 및 상기 댐 구조체(51d)를 형성하는 것은 상기 주변 콘택 홀(45p) 및 상기 그루브(45d)를 갖는 기판 상에 배리어 층(53)을 콘포멀하게 형성하고, 상기 배리어 층(53) 상에 상기 주변 콘택 홀(45p) 및 상기 그루브(45d)을 채우는 콘택 플러그(55)을 형성하고, 상기 층간 절연 구조체(42)가 노출될 때까지 상기 제1 및 제2 도전 층들(53, 55)를 평탄화하는 것을 포함할 수 있다. 상기 평탄화는 화학기계적 연마(CMP) 공정 및/또는 에치-백(etch-back) 공정을 이용할 수 있다.
도 10d를 참조하면, 상기 층간 절연 구조체(42) 및 상기 식각 저지 층(27)을 관통하며 상기 제1 콘택 영역들(24c)을 노출시키는 홀들(57)을 형성할 수 있다. 상기 각각의 홀들(57)은 상기 주변 콘택 홀(45p) 보다 작은 폭으로 형성될 수 있다. 각각의 상기 홀들(57)은 도 10b에서 설명한 상기 주변 콘택 홀(45p)와 마찬가지로, 폭이 확장된 부분(d)을 포함할 수 있다. 예를 들어, 상기 홀들(57)의 상기 확장된 부분(d)은 상기 층간 절연 구조체(42) 내에서 서로 인접하는 층들 사이의 경계에 인접하는 부분에 형성될 수 있다. 예를 들어, 상기 홀들(57)의 확장된 부분(d)은 상기 상부 지지 층(39)과 상기 상부 층간 절연 층(36) 사이의 경계에 인접하는 부분, 상기 하부 지지 층(34)과 상기 하부 층간 절연 층(32) 사이의 경계에 인접하는 부분, 및/또는 상기 하부 및 상부 층들(29, 30) 사이의 경계에 인접하는 부분에서 형성될 수 있다. 예를 들어, 상기 홀들(57)은 상기 상부 지지 층(39)을 관통하는 부분의 상부 측벽(S1, S2) 아래에서 확장되는 부분을 가질 수 있다. 따라서, 상기 홀들(57)의 측면 프로파일은 상기 주변 콘택 홀(45p)의 측면 프로파일과 같거나, 또는 유사한 경향을 가질 수 있다.
도 10e를 참조하면, 상기 홀들(57) 내에 제1 전극들(60a)을 형성할 수 있다. 일 예에서, 상기 제1 전극들(60a)은 상기 홀들(57)을 내벽을 따라 콘포멀하게 형성되는 실린더 모양일 수 있다. 예를 들어, 상기 제1 전극들(60a)은 실린더 모양으로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 전극들(60a)은 도 2 및 도 3b를 참조하여 설명한 것과 같이 상기 홀들(57)을 채우는 기둥 모양의 제1 전극들(도 2 및 도 3b의 60b)로 형성될 수도 있다.
도 10f를 참조하면, 상기 제1 전극들(60a)을 갖는 기판 상에 마스크(63)를 형성할 수 있다. 상기 마스크(63)는 상기 제1 전극들(60a) 사이의 상기 상부 지지 층(39)의 일부를 노출시킬 수 있다.
도 10g를 참조하면, 상기 마스크(63)를 식각 마스크로 이용하여 상기 상부 지지 층(39)을 식각하여 상기 상부 층간 절연 층(36)을 노출시키고, 상기 상부 층간 절연 층(36)을 식각하여 상기 하부 지지 층(34)을 노출시킬 수 있다.
몇몇 실시예들 예에서, 상기 하부 지지 층(34)을 노출시키는 식각 공정 동안에, 상기 상부 층간 절연 층(36)이 일부 식각되어 상기 제1 전극들(60a)의 측면들을 노출시키는 상부 개구부(66)가 형성될 수 있다.
도 10h를 참조하면, 상기 하부 지지 층(39)을 식각하여 상기 하부 층간 절연 층(32)을 노출시키고, 이어서 상기 노출된 상기 하부 층간 절연 층(32)을 식각하여 상기 제1 전극들(60a)의 측면들을 노출시키는 하부 개구부(68)를 형성할 수 있다. 상기 하부 층간 절연 층(32)을 식각하는 동안에 상기 상부 층간 절연 층(36)도 같이 식각되어 상기 상부 개구부(66)가 확장될 수 있다.
상기 하부 및 상부 개구부들(68, 66)을 형성하기 위하여 상기 제1 및 상부 층간 절연 층들(32, 36)을 식각하는 것은 등방성 식각 공정을 이용하여 진행할 수 있다. 따라서, 상기 제1 및 상부 층간 절연 층들(32, 36)은 오목한 측면들(32s, 36s)을 갖도록 형성될 수 있다.
상기 하부 층간 절연 층(32)의 상기 측면(32s)은 상기 상부 층간 절연 층(36)의 상기 측면(36s) 보다 큰 곡률을 가질 수 있다. 상기 상부 층간 절연 층(36)의 상기 측면(36s)의 오목한 부분과 상기 제1 전극들(60a) 사이의 거리(L1)는 상기 하부 층간 절연 층(32)의 상기 측면(32s)의 오목한 부분과 상기 제1 전극들(60a) 사이의 거리(L2) 보다 클 수 있다.
상기 제1 및 상부 층간 절연 층들(32, 36)을 식각하여 상기 하부 및 상부 개구부들(68, 66)을 형성함으로써, 상기 상부 지지 층(39)의 일부는 상기 제1 및 상부 층간 절연 층들(32, 36)과 중첩하지 않을 수 있다. 따라서, 상기 상부 지지 층(39)은 상기 제1 및 상부 층간 절연 층들(32, 36)과 중첩하는 제1 부분(39p)과 상기 상기 제1 및 상부 층간 절연 층들(32, 36)과 중첩하지 않는 제2 부분(39c)을 가질 수 있다. 이와 마찬가지로, 상기 하부 지지 층(34)은 상기 하부 층간 절연 층(32)과 중첩하는 제1 부분(34p) 및 상기 하부 층간 절연 층(32)과 중첩하지 않는 제2 부분(34c)을 가질 수 있다.
상기 하부 및 상부 지지 층들(34, 39)의 상기 제2 부분들(34c, 39c)은 상기 제1 전극들(60a)의 측벽들 사이를 연결하여 상기 제1 전극들(60a)의 쓰러짐 또는 휨 등과 같은 불량이 발생하는 것을 방지할 수 있다.
도 10i를 참조하면, 상기 상부 및 하부 개구부들(도 10h의 66, 68)을 갖는 기판 상에 유전체 층(75)을 콘포멀하게 형성하고, 상기 유전체 층(75) 상에 상기 상부 및 하부 개구부들(도 10h의 66, 68)을 채우면서 상기 상부 지지 층(39)을 덮는 제2 전극 층(77)을 형성할 수 있다.
도 10j를 참조하면, 상기 제2 전극 층(77)을 패터닝하여 제2 전극(78)을 형성할 수 있다. 상기 제1 전극들(60a), 상기 유전체(75) 및 상기 제2 전극(78)은 정보 저장 요소(83)를 구성할 수 있다. 예를 들어, 상기 정보 저장 요소(83)는 디램과 같은 메모리 셀 어레이에서 정보를 저장할 수 있는 디램 셀 커패시터일 수 있다.
일 예에서, 상기 제2 전극 층(77)을 패터닝하여 상기 제2 전극(78)을 형성하면서 노출되는 상기 유전체(75)를 식각할 수 있다.
일 예에서, 상기 제2 전극(78)은 상기 댐 구조체(51d)와 중첩할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제2 전극(78)은 상기 댐 구조체(51d)와 중첩하지 않을 수 있다.
다시, 도 3a를 참조하면, 상기 상부 지지 층(39) 및 상기 정보 저장 요소(83)를 덮는 금속간 절연 층(85)을 형성할 수 있다. 상기 금속간 절연 층(85)은 상기 층간 절연 구조체(42) 보다 낮은 유전율을 갖는 절연성 물질로 형성될 수 있다. 다마신 공정을 진행하여, 상기 금속간 절연 층(85) 내에 제1 및 제2 배선 구조체들(91c, 91p)을 형성할 수 있다. 상기 제1 및 제2 배선 구조체들(91c, 91p)을 형성하는 것은 상기 금속간 절연 층(85) 내에 다마신 개구부, 예를 들어 비아 홀(87) 및 배선 트렌치(89)를 형성하고, 제1 도전 층(93)을 콘포멀하게 형성하고, 상기 제1 도전 층(93) 상에 상기 비아 홀(87) 및 상기 배선 트렌치(89)를 채우는 제2 도전 층(95)을 형성하고, 상기 금속간 절연 층(85)이 노출될 때까지 상기 제2 도전 층(95) 및 상기 제1 도전 층(93)을 평탄화하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 상기 콘택 구조체(51p)를 형성한 후에, 메모리 셀 어레이 영역의 셀 커패시터들, 즉 상기 정보 저장 요소(83)를 형성할 수 있다. 따라서, 상기 콘택 구조체(51p)를 형성하는 동안에 발생되는 열에 의하여 상기 정보 저장 요소(83)가 열화되는 것을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 기판 15 : 절연성 물질 층
18b : 비트라인 18g : 주변 게이트
24c : 제1 콘택 영역들 24p : 제2 콘택 영역
26 : 하부 구조물 27 : 식각 저지 층
29 : 하부 층 30 : 상부 층
32 : 하부 층간 절연 층
34 : 하부 지지 층
36 : 상부 층간 절연 층
39 : 상부 지지 층
42 : 층간 절연 구조체 45d : 그루브
45p : 주변 콘택 홀 51d : 댐 구조체
51p : 콘택 구조체 60, 60a, 60b : 제1 전극
63 : 마스크 66 : 상부 개구부
68 : 하부 개구부 75 : 유전체
78 : 제2 전극 83 : 정보 저장 요소
85 : 금속간 절연 층 91c : 제1 배선 구조체
91p : 제2 배선 구조체

Claims (10)

  1. 기판 상에 배치되는 상부 층간 절연 층;
    상기 기판 상에 배치되며 상기 상부 층간 절연 층과 이격된 제1 전극;
    상기 기판 상에 배치되며 상기 상부 층간 절연 층을 관통하고, 상부로 연장되는 콘택 구조체;
    상기 상부 층간 절연 층의 상부면을 덮으며 상기 콘택 구조체의 상부 측면을 둘러싸는 제1 부분 및 상기 제1 부분으로부터 수평 방향으로 연장되고 상기 제1 전극의 상부 측면을 둘러싸는 제2 부분을 포함하는 상부 지지 층;
    상기 제1 전극을 콘포멀하게 덮는 유전체; 및
    상기 유전체 상의 제2 전극을 포함하되,
    상기 콘택 구조체는 상기 기판의 상부면과 수직한 수직 방향으로 연속적으로 연장되는 하나의 콘택 플러그를 포함하고,
    상기 콘택 플러그는 상기 상부 층간 절연 층 및 상기 상부 지지 층을 관통하고,
    상기 제1 전극의 하단 및 상기 제2 전극의 하단은 상기 상부 층간 절연 층의 상부면 보다 낮은 레벨에 위치하고,
    상기 제2 전극의 일부는 상기 상부 지지 층의 상부면을 덮는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 전극은 상기 상부 지지 층의 상기 제2 부분의 상부면을 덮으며 상기 상부 지지 층의 상기 제1 부분의 상부로 연장되고,
    상기 상부 지지 층의 상기 제1 부분의 상부로 연장된 상기 제2 전극의 부분은 상기 콘택 구조체의 상부면 보다 높은 레벨에 위치하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 기판과 상기 상부 층간 절연 층 사이에 배치되며 상기 제1 전극과 이격된 하부 층간 절연 층; 및
    상기 하부 층간 절연 층과 상기 상부 층간 절연 층 사이에 개재되고 상기 하부 층간 절연 층과 상기 상부 층간 절연 층 사이에 개재된 부분으로부터 수평 방향으로 연장되어 상기 제1 전극의 일부 측면을 둘러싸는 하부 지지 층을 더 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 전극과 마주보는 상기 하부 층간 절연 층의 측면은 상기 제1 전극과 마주보는 상기 상부 층간 절연 층의 측면 보다 큰 곡률을 갖는 반도체 소자.
  5. 제 3 항 에 있어서,
    상기 콘택 구조체의 상기 콘택 플러그는 상기 상부 지지 층의 상기 제1 부분, 상기 상부 층간 절연 층, 상기 하부 지지 층 및 상기 하부 층간 절연 층을 연속적으로 관통하고,
    상기 콘택 구조체는 상기 콘택 플러그의 측면을 둘러싸는 배리어 층을 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 전극과 마주보는 상기 상부 층간 절연 층의 측면과 상기 제1 전극 사이의 공간을 더 포함하되,
    상기 제2 전극의 일부는 상기 공간 내에 배치되고,
    상기 유전체의 일부는 상기 공간 내의 상기 제2 전극을 둘러싸고 상기 상부 층간 절연 층의 측면과 접촉하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 전극과 상기 콘택 구조체 사이에 배치되는 댐 구조체를 더 포함하되,
    상기 제1 전극은 상기 기판의 메모리 셀 어레이 영역 상에 배치되고,
    상기 콘택 구조체는 상기 기판의 주변 회로 영역 상에 배치되고,
    상기 댐 구조체는 상기 메모리 셀 어레이 영역과 상기 주변 회로 영역 사이에 배치되면서 상기 셀 어레이 영역을 둘러싸고,
    상기 댐 구조체, 상기 콘택 구조체 및 상기 상부 지지 층은 공면을 이루는 상부면들을 갖는 반도체 소자.
  8. 기판 상에 배치되는 층간 절연 층;
    상기 층간 절연 층의 상부면을 덮는 제1 부분 및 상기 제1 부분으로부터 수평 방향으로 연장되어 형성된 제2 부분을 포함하는 상부 지지 층;
    상기 상부 지지 층의 상기 제1 부분 및 상기 층간 절연 층을 관통하는 콘택 구조체; 및
    상기 기판 상에 배치되며 상기 콘택 구조체와 이격된 정보 저장 요소를 포함하되,
    상기 정보 저장 요소는 상기 층간 절연 층과 이격된 제1 전극, 상기 제1 전극 상의 유전체, 및 상기 유전체 상의 제2 전극을 포함하고,
    상기 제1 전극의 상부 측면은 상기 상부 지지 층의 상기 제2 부분에 의해 둘러싸이고,
    상기 콘택 구조체의 상부 측면은 상기 상부 지지 층의 상기 제1 부분에 의해 둘러싸이며 상기 제1 부분과 접촉하고,
    상기 제1 전극의 상부 측면의 적어도 일부는 상기 상부 지지 층의 상기 제2 부분과 접촉하고,
    상기 제2 전극은 상기 상부 지지 층의 상기 제2 부분의 상부면을 덮는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 전극과 상기 콘택 구조체 사이에 배치되며 상기 제1 전극을 둘러싸는 댐 구조체를 더 포함하되,
    상기 댐 구조체는 상기 콘택 구조체의 상부면과 공면을 이루는 상부면을 갖는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제2 전극은 상기 댐 구조체 상부로 연장되고,
    상기 유전체는 상기 제2 전극과 상기 댐 구조체 사이로 연장되는 반도체 소자.

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210032843A (ko) 2019-09-17 2021-03-25 삼성전자주식회사 반도체 메모리 소자
KR20210103814A (ko) * 2020-02-14 2021-08-24 삼성전자주식회사 반도체 소자 및 그 제조방법
EP3985723A4 (en) * 2020-08-21 2022-06-22 Changxin Memory Technologies, Inc. SEMICONDUCTOR DEVICE AND METHOD FOR FORMING IT
EP3985724B1 (en) 2020-08-21 2023-06-07 Changxin Memory Technologies, Inc. Semiconductor device and method for forming same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843143B1 (ko) * 2006-12-08 2008-07-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997019468A1 (fr) 1995-11-20 1997-05-29 Hitachi, Ltd. Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif
JP2000332216A (ja) 1999-05-18 2000-11-30 Sony Corp 半導体装置及びその製造方法
KR100331568B1 (ko) * 2000-05-26 2002-04-06 윤종용 반도체 메모리 소자 및 그 제조방법
JP3863391B2 (ja) * 2001-06-13 2006-12-27 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR100456697B1 (ko) * 2002-07-30 2004-11-10 삼성전자주식회사 반도체 장치의 캐패시터 및 그 제조방법
JP2004289046A (ja) * 2003-03-25 2004-10-14 Renesas Technology Corp キャパシタを有する半導体装置の製造方法
JP4658486B2 (ja) * 2003-06-30 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
KR100533959B1 (ko) 2004-06-30 2005-12-06 삼성전자주식회사 반도체 장치 제조 방법
JP2006245113A (ja) 2005-03-01 2006-09-14 Elpida Memory Inc 半導体記憶装置の製造方法
JP2009140970A (ja) 2007-12-03 2009-06-25 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR20110004966A (ko) * 2009-07-09 2011-01-17 삼성전자주식회사 디램 소자 및 이의 제조 방법
JP2011142214A (ja) 2010-01-07 2011-07-21 Elpida Memory Inc 半導体装置およびその製造方法
JP2012231075A (ja) 2011-04-27 2012-11-22 Elpida Memory Inc 半導体デバイス及びその製造方法
JP2013058676A (ja) * 2011-09-09 2013-03-28 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP5947093B2 (ja) 2012-04-25 2016-07-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR101934037B1 (ko) * 2012-11-21 2018-12-31 삼성전자주식회사 서포터를 갖는 반도체 소자 및 그 형성 방법
WO2014123177A1 (ja) * 2013-02-08 2014-08-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
KR102055299B1 (ko) * 2013-04-12 2019-12-16 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US10319675B2 (en) * 2016-01-13 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor embedded with nanocrystals

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843143B1 (ko) * 2006-12-08 2008-07-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법

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