CN110718502A - 具有气隙的半导体器件以及用于制造其的方法 - Google Patents

具有气隙的半导体器件以及用于制造其的方法 Download PDF

Info

Publication number
CN110718502A
CN110718502A CN201910333656.8A CN201910333656A CN110718502A CN 110718502 A CN110718502 A CN 110718502A CN 201910333656 A CN201910333656 A CN 201910333656A CN 110718502 A CN110718502 A CN 110718502A
Authority
CN
China
Prior art keywords
layer
bit line
plug
forming
air gap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910333656.8A
Other languages
English (en)
Other versions
CN110718502B (zh
Inventor
金赞培
朴相洙
李泰赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN110718502A publication Critical patent/CN110718502A/zh
Application granted granted Critical
Publication of CN110718502B publication Critical patent/CN110718502B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请公开了具有气隙的半导体器件以及用于制造其的方法。一种用于制造半导体器件的方法包括：在衬底之上形成第一导电结构；在第一导电结构的两个侧壁上形成包括非共形牺牲间隔件层的多层间隔件；形成与第一导电结构相邻的第二导电结构，其间具有多层间隔件；通过去除非共形牺牲间隔件层来形成气隙；形成覆盖第二导电结构和气隙的覆盖层；通过刻蚀覆盖层来形成暴露第二导电结构的顶表面的开口；以及在开口中形成耦接至第二导电结构的导电焊盘。

Description

具有气隙的半导体器件以及用于制造其的方法
相关申请的交叉引用
本申请要求2018年7月13日提交的申请号为10-2018-0081930的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例总体而言涉及一种半导体器件，并且更具体地，涉及具有一个或多个气隙的半导体器件以及用于制造该半导体器件的方法。
背景技术
通常，半导体器件可以具有形成在相邻导电结构之间的电介质材料。随着半导体器件变得更高度集成，导电结构之间的距离逐渐变小，这可能增加被称为寄生电容的现象。较高电平的寄生电容会对半导体器件的性能产生负面影响也是已知的。
因此，非常希望减少高度集成的半导体器件中的寄生电容。降低高度集成的半导体器件的寄生电容的一种可能方式将是选择具有较低介电常数的电介质材料。然而，由于其他原因，在制造高度集成的半导体器件中使用的电介质材料具有相对高的介电常数，因此在减小寄生电容方面存在限制。
发明内容
本发明的各种实施例涉及一种半导体器件以及制造其的方法，其可以减小高度集成的半导体器件中的相邻导电结构之间的寄生电容，而不管被采用来隔离相邻导电结构的电介质材料如何。
根据本发明的一个实施例，一种用于制造半导体器件的方法包括：在衬底之上形成第一导电结构；在第一导电结构的两个侧壁上形成包括非共形牺牲间隔件层的多层间隔件；形成与第一导电结构相邻的第二导电结构，在第一导电结构和第二导电结构之间具有多层间隔件；通过去除非共形牺牲间隔件层来形成气隙；形成覆盖第二导电结构和气隙的覆盖层；通过刻蚀覆盖层来形成暴露第二导电结构的顶表面的开口；以及在开口中形成耦接至第二导电结构的导电焊盘。
根据本发明的另一个实施例，一种半导体器件包括：多个位线结构，其被形成为在半导体衬底之上彼此间隔开；位线间隔件，其被形成在多个位线结构中的每个位线结构的两个侧壁上；多个储存节点接触插塞，其被形成在位线结构之间并且与半导体衬底接触；一对线形气隙，其被形成在位线结构与储存节点接触插塞之间并且平行于位线结构的两个侧壁；覆盖层，其覆盖线形气隙并且包括使储存节点接触插塞的顶表面开放的开口；以及导电焊盘，其被形成在覆盖层的开口中并且耦接至储存节点接触插塞，其中，所述一对线形气隙包括与多个位线结构中的每个位线结构的下部的侧壁相邻的下气隙和与多个位线结构中的每个位线结构的上部的侧壁相邻的上气隙，并且上气隙具有比下气隙窄的宽度。
从下面参考附图的详细描述中，本发明的这些和其他特征以及优点对于本发明的本领域技术人员将变得更加明显。
附图说明
图1是示出根据本发明的实施例的半导体器件100的平面图。
图2A是沿图1的线A-A′截取的半导体器件100的截面图。
图2B是沿图1的线A1-A1′截取的半导体器件100的截面图。
图2C是沿图1的线A2-A2′截取的半导体器件100的截面图。
图3是示出根据本发明的另一个实施例的半导体器件100′的截面图。
图4A是沿图3的线B1-B1′截取的半导体器件100′的截面图。
图4B是沿图3的线B2-B2′截取的半导体器件100′的截面图。
图4C是沿图3的线B3-B3′截取的半导体器件100′的截面图。
图5是示出根据本发明的实施例的存储单元200的平面图。
图6A是沿图5的线A-A′截取的存储单元200的截面图。
图6B是沿图5的线B-B′截取的存储单元200的截面图。
图6C是沿图6A的线C-C′截取的存储单元200的平面图。
图6D是沿图6A的线D-D′截取的存储单元200的平面图。
图6E示出了图示线型气隙AGL的放大视图。
图7A至图10E是示出根据本发明的实施例的用于形成存储单元200的方法的截面图。
图11A至图11C是示出根据本发明的另一个实施例的用于形成存储单元200的方法的截面图。
图12是示出根据本发明的又一实施例的存储单元300的截面图。
图13A至图13J是示出根据本发明的又一个实施例的用于形成存储单元300的方法的截面图。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式来体现，并且不应该被解释为限于本文中所阐述的实施例。相反，提供这些实施例以使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本发明的范围。遍及本公开，相似的附图标记指代遍及本发明的各个附图和实施例的相似的部件。
附图不一定按比例绘制，并且在一些情况下，比例可能已经被夸大，以便清楚地图示实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，它不仅指第一层直接形成在第二层或衬底上的情况，而且还指第三层存在于第一层与第二层或衬底之间的情况。
在以下描述中，阐述了许多具体细节以便提供对本发明的透彻理解。本发明可以在没有这些具体细节中的一些或全部的情况下实践。在其他情况下，没有详细描述公知的工艺结构和/或处理，以免不必要地混淆本发明。
还应注意，在某些情况下，如对相关领域的技术人员显而易见的是，结合一个实施例描述的特征或元件可以单独使用或与另一实施例的其他特征或元件组合使用，除非另外明确指出。
图1是示出根据本发明的实施例的半导体器件100的平面图。图2A是沿图1的线A-A′截取的半导体器件100的截面图。图2B是沿图1的线A1-A1′截取的半导体器件100的截面图。图2C是沿图1的线A2-A2′截取的半导体器件100的截面图。
参考图1至图2C，半导体器件100可以包括在衬底101之上形成的第一图案结构110P1和第二图案结构110P2。半导体器件100还可以包括在第一图案结构110P1与第二图案结构110P2之间的第三图案结构110P3。半导体器件100还可以包括在第二图案结构110P2之上形成的第四图案结构110P4。半导体器件100还可以包括在相邻的第四图案结构110P4之间的覆盖层106。
第一图案结构110P1可以包括在衬底101之上形成的第一导电图案102。第一图案结构110P1还可以包括在第一导电图案102之上形成的硬掩模图案103。第一导电图案102可以与衬底101直接接触(如图2A的实施例所示)。然而，在实施例的变体(未示出)中，第一导电图案102和衬底101可以由形成在其间的电介质材料层或隔离材料电隔离。第一导电图案102可以由多晶硅、金属、金属氮化物、金属硅化物或其组合形成或包括多晶硅、金属、金属氮化物、金属硅化物或其组合。硬掩模图案103可以由电介质材料形成或包括电介质材料。当从顶部观察时，第一图案结构110P1可以具有线的形状，即，在一个方向(在下文中被称为第二方向Y)上延伸的细长的、直的线性形状。第二方向Y可以垂直于第一方向X。第一方向X也可以被称为水平方向。
第二图案结构110P2可以与第三图案结构110P3和第一图案结构110P1水平相邻。第二图案结构110P2可以包括下部区域104L和上部区域104U。下部区域104L和上部区域104U可以由相同的材料制成。下部区域104L和上部区域104U可以具有沿水平(即，沿着第一方向X)测量的相同宽度(W1＝W2)。第二图案结构110P2可以以岛状设置在第一图案结构110P1的两侧。第二图案结构110P2可以设置在图案隔离层107中。图案隔离层107可以接触第三图案结构110P3。图案隔离层107可以由电介质材料形成或包括电介质材料。当从顶部观察时，第二图案结构110P2可以在第一图案结构110P1的两侧上具有椭圆形岛状。
第三图案结构110P3可以包括多层电介质材料。第三图案结构110P3可以包括第一电介质材料105′，其被设置在第一导电图案102的两个侧壁上。第三图案结构110P3还可以包括第二电介质材料105″，其与第一电介质材料105′平行并且通过气隙105与第一电介质材料105′分开。第二电介质材料105″可以接触第二图案结构110P2的侧壁。第一电介质材料105′可以与第一图案结构110P1直接接触。第二电介质材料105″可以与第二图案结构110P2的侧壁直接接触。
第三图案化结构110P3还可以包括气隙105，其形成在第一电介质材料105′与第二电介质材料105″之间。气隙105可以与第一电介质材料105′和第二电介质材料105″平行。参考图2A，气隙105的顶表面可以设置在比第一电介质材料105′的顶表面和第二电介质材料105″的顶表面低的水平(level)处。第一电介质材料105′和第二电介质材料105″可以具有相同的厚度。气隙105的厚度可以与第一电介质材料105′和第二电介质材料105″的厚度相同。气隙105可以包括与第一导电图案102相邻的下气隙105L和与硬掩模图案103相邻的上气隙105U。下气隙105L和上气隙105U可以具有相同的宽度(W3＝W4)。气隙105可以具有细长的、直的线性形状，其与第一图案结构110P1的两个侧壁平行。下气隙105L的宽度和上气隙105U的宽度可以约为
Figure BDA0002038438840000041
或更小。
第三图案结构110P3可以被称为间隔件结构。因此，第三图案结构110P3可以包括多层间隔件。例如，第一电介质材料105′可以被称为第一间隔件，而第二电介质材料105″可以被称为第二间隔件。气隙105可以被限定在第一间隔件与第二间隔件之间。
第四图案结构110P4可以包括导电材料。第四图案结构110P4可以接触第二图案结构110P2的顶表面。第二图案结构110P2和第四图案结构110P4可以电连接。第四图案结构110P4和第二图案结构110P2可以彼此部分重叠。第四图案结构110P4的一部分可以与第一图案结构110P1的硬掩模图案103部分重叠。
覆盖层106可以形成在相邻的第四图案结构110P4之间。覆盖层106可以覆盖第二图案结构110P2的顶表面、第一图案结构110P1的顶表面和图案隔离层107的顶表面。覆盖层106可以由电介质材料形成或包括电介质材料。覆盖层106可以包括延伸到上气隙105U的内部中的覆盖延伸部分106′。覆盖延伸部分106′可以填充上气隙105U的上部。上气隙105U可以被覆盖延伸部分106′阻挡而不接触第四图案结构110P4。如下所述，在覆盖层106中形成开口106M之后，可以用第四图案结构110P4填充开口106M。开口106M的底表面可以设置在与第二图案结构110P2的顶表面P3L相同的水平处。覆盖延伸部分106′的底表面可以设置在比第二图案结构110P2的顶表面低的水平处。第二图案结构110P2的顶表面P3L和第一图案结构110P1的顶表面可以设置在相同的水平处。
根据以上描述，气隙105可以形成在第一图案结构110P1与第二图案结构110P2之间。气隙105可以与第一图案结构110P1的两个侧壁平行。气隙105可以具有细长的直的线性形状或简单地陈述为线的形状。
气隙105可以减小第一图案结构110P1与第二图案结构110P2之间的寄生电容。
在第三图案结构110P3中，第一电介质材料105′和第二电介质材料105″可以由低k材料形成或包括低k材料。第一电介质材料105′和第二电介质材料105″可以具有大约7.5或更小的介电常数。第一电介质材料105′可以由氮化硅形成或包括氮化硅。第一电介质材料105′还可以包括杂质。可以选择杂质以减小第一电介质材料105′的介电常数。例如，用于第一电介质材料105′的合适杂质可以包括碳、硼或其组合。第一电介质材料105′可以由氮化硅或掺杂的氮化硅形成或者包括氮化硅或掺杂的氮化硅。第一电介质材料105′可以包括Si3N4、SiCN、SiOCN、SiBN或SiBCN。第二电介质材料105″可以与第一电介质材料105′相同。
第三图案结构110P3可以包括氮化物-空气-氮化物(NAN)结构。NAN结构可以由第一电介质材料105′/气隙105/第二电介质材料105″的叠层形成。NAN结构的示例可以包括氮化硅/气隙/氮化硅的叠层。
图3是示出根据本发明的另一个实施例的半导体器件100′的截面图。半导体器件100′可以类似于图1的半导体器件100。图4A是沿图3的线B1-B1′截取的半导体器件100′的截面图。图4B是沿图3的线B2-B2′截取的半导体器件100′的截面图。图4C是沿图3的线B3-B3′截取的半导体器件100′的截面图。
参考图3至图4C，半导体器件100′可以包括形成在衬底101之上的第一图案结构110P1和第二图案结构110P2′。半导体器件100′还可以包括形成在第一图案结构110P1与第二图案结构110P2′之间的第三图案结构110P3′。半导体器件100′还可以包括第四图案结构110P4，其部分地形成在第二图案结构110P2′之上、形成在第三图案结构110P3′之上并且部分地形成在第一图案结构110P1之上。半导体器件100′还可以包括形成在相邻的第四图案结构110P4之间的覆盖层106。
第一图案结构110P1可以包括形成在衬底101之上的第一导电图案102。第一图案结构110P1还可以包括在第一导电图案102之上的硬掩模图案103。第一导电图案102可以与衬底101直接接触。尽管未示出，但是第一导电图案102和衬底101可以通过隔离材料或电介质材料层而电断开。第一导电图案102可以由多晶硅、金属、金属氮化物、金属硅化物或其组合形成或包括多晶硅、金属、金属氮化物、金属硅化物或其组合。硬掩模图案103可以由电介质材料形成或包括电介质材料。第一图案结构110P1可以具有在一个方向上延伸的细长的直的线性形状。
第二图案结构110P2′可以与第一图案结构110P1水平相邻，但是通过设置在其间的第三图案结构110P3′与第一图案结构110P1分开。第二图案结构110P2′可以包括下部区域104L′和上部区域104U′。下部区域104L′和上部区域104U′可以具有相同的材料。上部区域104U′的宽度可以宽于下部区域104L′的宽度(W1′<W2′)。第二图案结构110P2′可以以岛状设置在第一图案结构110P1的两侧。第二图案结构110P2′可以设置在图案隔离层107中。图案隔离层107可以接触第三图案结构110P3′。图案隔离层107可以由电介质材料形成或包括电介质材料。
第三图案结构110P3′可以包括多层电介质材料。第三图案结构110P3′可以包括设置在第一导电图案102的两个侧壁上的第一电介质材料105′。第三图案结构110P3′还可以包括与第一电介质材料105′平行的第二电介质材料105″。第二电介质材料105″可以接触第二图案结构110P2′的侧壁。
第三图案化结构110P3′还可以包括在第一电介质材料105′与第二电介质材料105″之间的气隙105A。气隙105A可以与第一电介质材料105′和第二电介质材料105″平行。气隙105A的顶表面可以设置在比第一电介质材料105′和第二电介质材料105″的顶表面低的水平处。第一电介质材料105′和第二电介质材料105″可以具有相同的厚度。气隙105A可以包括上气隙105N和下气隙105W。上气隙105N的宽度可以窄于下气隙105W的宽度(W3′>W4′)。上气隙105N可以被称为“窄气隙”，而下气隙105W可以被称为“宽气隙”。上气隙105N的宽度可以大约为
Figure BDA0002038438840000061
或更小。下气隙105W可以具有与第一电介质材料105′和第二电介质材料105″相同的厚度。气隙105A可以具有与第一图案结构110P1的两个侧壁平行的线的形状。
第三图案结构110P3′可以被称为间隔件结构。因此，第三图案结构110P3′可以包括多层间隔件。例如，第一电介质材料105′可以被称为第一间隔件，而第二电介质材料105″可以被称为第二间隔件。气隙105A可以被称为第一间隔件与第二间隔件之间的气隙间隔件。
第四图案结构110P4可以是导电材料。第四图案结构110P4可以接触第二图案结构110P2′的顶表面。第二图案结构110P2′和第四图案结构110P4可以电连接。第四图案结构110P4和第二图案结构110P2′可以部分重叠。第四图案结构110P4的一部分可以与硬掩模图案103部分地重叠。
覆盖层106可以形成在相邻的第四图案结构110P4之间。覆盖层106可以覆盖第二图案结构110P2′、第一图案结构110P1和图案隔离层107的顶表面。覆盖层106可以由电介质材料形成或包括电介质材料。覆盖层106可以包括延伸到上气隙105N内部的覆盖延伸部分106″。覆盖延伸部分106″可以填充上气隙105N的上部。覆盖延伸部分106″可以阻挡上气隙105N接触第四图案结构110P4。如下所述，在开口106M形成在覆盖层106中之后，开口106M可以填充有第四图案结构110P4。开口106M的底表面可以设置在与第二图案结构110P2′的顶表面相同的水平处。覆盖延伸部分106″的底表面可以设置成低于第二图案结构110P2′的顶表面。第二图案结构110P2′的顶表面和第一图案结构110P1的顶表面可以设置在相同的水平处。从平面图的视角来看，覆盖延伸部分106″可以具有平行于第一间隔件105″的上部的侧壁而延伸的线的形状。
根据以上描述，气隙105A可以形成在第一图案结构110P1与第二图案结构110P2′之间。气隙105A可以与第一图案结构110P1的两个侧壁平行。气隙105A可以具有线的形状。
气隙105A可以减小第一图案结构110P1与第二图案结构110P2′之间的寄生电容。
在第三图案结构110P3′中，第一电介质材料105′和第二电介质材料105″可以由低k材料形成或包括低k材料。第一电介质材料105′和第二电介质材料105″可以具有大约7.5或更小的介电常数。第一电介质材料105′和第二电介质材料105″可以由氮化硅形成或包括氮化硅。例如，用于第一电介质材料105′和第二电介质材料105″的合适材料可以包括Si3N4、SiCN、SiOCN、SiBN或SiBCN。
在图1至图4C中，半导体器件100和100′可以是存储单元的一部分。
第一图案结构110P1的第一导电图案102可以是第一接触插塞。第二导电图案110P2和110P2′可以是第二接触插塞。因此，第三图案结构110P3和110P3′可以减小第一接触插塞与第二接触插塞之间的寄生电容。
第一图案结构110P1的第一导电图案102可以是位线或位线接触插塞/位线叠层。第二图案结构110P2和110P2′可以是储存节点接触插塞。第三图案结构110P3和110P3′可以是位线间隔件。因此，第三图案结构110P3和110P3′可以减小位线与储存节点接触插塞之间的寄生电容。此外，可以减小位线接触插塞与储存节点接触插塞之间的寄生电容。
根据本发明的另一个实施例，第一导电图案102可以是晶体管的栅电极。第二图案结构110P2和110P2′可以是接触插塞，其耦接至晶体管的源极/漏极区。第三图案结构110P3和110P3′可以是栅极间隔件或接触间隔件。因此，第三图案结构110P3和110P3′可以减小栅电极与接触插塞之间的寄生电容。
根据本发明的另一个实施例，第一图案结构110P1以及第二图案结构110P2和110P2′可以是相邻的金属线。因此，第三图案结构110P3和110P3′可以减小相邻金属线之间的寄生电容。
图5是示出根据本发明的实施例的存储单元200的平面图。图6A是沿图5的线A-A′截取的存储单元200的截面图。图6B是沿图5的线B-B′截取的存储单元200的截面图。图6C是沿图6A的线C-C′截取的存储单元200的平面图。图6D是沿图6A的线D-D′截取的存储单元200的平面图。图6E详细示出了线型气隙AGL。
参考图5、图6A、图6B、图6C和图6D，存储单元200可以包括包含掩埋字线206的单元晶体管、包含位线213的位线结构BL以及电容器230。掩埋字线206可以在第一方向X上延伸，而位线结构BL可以在第二方向Y上延伸。第一方向X和第二方向Y可以彼此相交。
下面详细描述存储单元200。
隔离层202和有源区203可以形成在衬底201中。多个有源区203可以由隔离层202来限定。衬底201可以由适于半导体处理的材料形成。衬底201可以由半导体衬底形成或包括半导体衬底。衬底201可以由包含硅的材料制成。例如，衬底201可以由硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合或其多层形成或包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合或其多层。衬底201可以由其他半导体材料(诸如锗)形成或包括其他半导体材料(诸如锗)。衬底201可以由III/V族半导体衬底(例如，化合物半导体衬底，诸如GaAs)形成或包括III/V族半导体衬底(例如，化合物半导体衬底，诸如GaAs)。衬底201可以由绝缘体上硅(SOI)衬底形成或包括绝缘体上硅(SOI)衬底。隔离层202可以通过任何合适的工艺(例如，浅沟槽隔离(STI)工艺)形成。
栅极沟槽204可以形成在衬底201中。栅极电介质层205可以共形地形成在栅极沟槽204的表面上。掩埋字线206可以形成为部分地填充在栅极电介质层205之上的栅极沟槽204。栅极覆盖层207可以形成在掩埋字线206之上。掩埋字线206的顶表面可以设置在比衬底201的表面低的水平处。掩埋字线206可以由低电阻金属材料形成。例如，在一个实施例中，掩埋字线206可以由包括顺序地层叠的氮化钛和钨层的叠层形成。根据本发明的另一个实施例，掩埋字线206可以只由氮化钛(仅TiN)形成。掩埋字线206也被称为掩埋栅电极。
第一杂质区208和第二杂质区209可以形成在衬底201中。第一杂质区208和第二杂质区209可以通过栅极沟槽204彼此间隔开。第一杂质区208和第二杂质区209可以称为源极区/漏极区。第一杂质区208和第二杂质区209可以包括N型杂质，诸如砷(As)或磷(P)。掩埋字线206以及第一杂质区208和第二杂质区209可以成为单元晶体管。单元晶体管可以通过掩埋字线206改善短沟道效应。
位线接触插塞210可以形成在衬底201之上。位线接触插塞210可以耦接至第一杂质区208。位线接触插塞210可以设置在位线接触孔211的内部。位线接触孔211可以形成在硬掩模层212中。硬掩模层212可以形成在衬底201之上。硬掩模层212可以由电介质材料形成或者包括电介质材料。位线接触孔211可以暴露第一杂质区208。位线接触插塞210的下表面可以比衬底201的顶表面低。位线接触插塞210可以由多晶硅或金属材料形成。位线接触插塞210的一部分可以具有比位线接触孔211的直径小的线宽。位线213可以形成在位线接触插塞210之上。位线硬掩模214可以形成在位线213之上。位线213和位线硬掩模214的叠层结构可以被称为位线结构BL。位线213可以具有在与掩埋字线206相交的方向上延伸的线的形状。位线213的一部分可以耦接至位线接触插塞210。从A-A′方向的视角来看，位线213和位线接触插塞210具有相同的线宽。因此，位线213可以在覆盖位线接触插塞210的情况下在一个方向上延伸。位线213可以由金属材料形成或包括金属材料。位线硬掩模214可以由电介质材料形成或包括电介质材料。
一对气隙AGL可以形成在位线结构BL的两个侧壁上。一对气隙AGL可以是对称的。气隙AGL可以具有细长的、直的线性形状，其平行于位线结构BL的两个侧壁延伸。气隙AGL可以形成在多层间隔件216的内部。多层间隔件216可以包括第一间隔件216A和第二间隔件216B，并且气隙AGL可以形成在第一间隔件216A与第二间隔件216B之间。第一间隔件216A和第二间隔件216B可以由氮化硅形成或包括氮化硅。气隙AGL的底表面可以设置在与位线接触插塞210的顶表面相同的水平处。例如，气隙AGL可以不设置在位线接触插塞210的侧壁上。
位线接触孔211可以填充有位线接触插塞210和电介质插塞215P。位线接触孔211可以包括限定在位线接触插塞210的两侧上的间隙G。间隙G可以填充有内衬(liner)215L和电介质插塞215P。内衬215L可以耦接至第一间隔件216A。内衬215L可以从第一间隔件216A延伸。内衬215L可以被称为第一间隔件216A的下部。例如，内衬215L和电介质插塞215P可以由氮化硅形成或包括氮化硅。
储存节点接触插塞SNC可以形成在相邻的位线结构BL之间。储存节点接触插塞SNC可以形成在储存节点接触孔217中。储存节点接触孔217可以具有高纵横比。储存节点接触插塞SNC可以耦接至第二杂质区209。储存节点接触插塞SNC可以包括下插塞218和上插塞220。储存节点接触插塞SNC还可以包括在下插塞218与上插塞220之间的欧姆接触层219。欧姆接触层219可以由金属硅化物形成或包括金属硅化物。下插塞218可以由多晶硅形成或包括多晶硅，并且上插塞220可以由金属材料形成或包括金属材料。下插塞218和位线接触插塞210可以在水平方向上彼此部分地重叠。气隙AGL可以设置在位线结构BL与储存节点接触插塞SNC之间。气隙AGL的底部可以接触储存节点接触插塞SNC。上插塞220的上部区域可以比下插塞218宽(W10<W20)。
当在与位线结构BL平行的方向上观察时，插塞隔离层221可以形成在相邻的储存节点接触插塞SNC之间。插塞隔离层221可以形成在相邻的位线结构BL之间，并且可以与硬掩模层212一起提供储存节点接触孔217。相邻储存节点接触插塞(SNC)可以通过插塞隔离层221来隔离。多个插塞隔离层221和多个储存节点接触插塞SNC可以交替地设置在相邻的位线结构BL之间。
覆盖层222可以包括开口223。开口223可以部分地暴露储存节点接触插塞SNC的顶表面。例如，上插塞220可以通过开口223部分地暴露。开口223可以不暴露气隙AGL。这是因为覆盖层222的延伸部分222′可以保护上气隙AGL。
导电焊盘224可以形成在储存节点接触插塞SNC与电容器230之间。导电焊盘224可以填充开口223。导电焊盘224可以电连接到上插塞220。导电焊盘224可以由金属形成或包括金属。在一个实施例中，导电焊盘224可以包括钨。
电容器230可以形成在导电焊盘224之上。电容器230可以包括储存节点。储存节点可以包括柱型。尽管未示出，但是还可以在储存节点之上形成电介质层和板节点。除了柱形形式之外，储存节点可以具有圆柱形形式。
将参考图6C至图6E详细描述气隙AGL。图6E是图6B中所示的附图标记‘240’的放大视图。
气隙AGL可以设置在位线213与储存节点接触插塞SNC之间。气隙AGL可以垂直延伸以被设置在位线硬掩模214与储存节点接触插塞SNC之间。一对第一间隔件216A可以设置在位线结构BL的两个侧壁上。一对第二间隔件216B可以设置在位线结构BL的两个侧壁上，其中气隙AGL设置在第一间隔件216A与第二间隔件216B之间。第二间隔件216B可以接触储存节点接触插塞SNC。第一间隔件216A和第二间隔件216B可以具有低介电常数材料。第一间隔件216A和第二间隔件216B可以由氮化硅形成或包括氮化硅。
气隙AGL可以包括上气隙AGL-T和下气隙AGL-L。上气隙AGL-T和下气隙AGL-L可以与位线结构BL的两个侧壁平行。上气隙AGL-T可以水平地设置成与位线硬掩模214的侧壁相邻，其中第一间隔件216A设置在其间。下气隙AGL-L可以水平地设置成与位线213的侧壁相邻，其中第一间隔件216A设置在其间。上气隙AGL-T和下气隙AGL-L可以在垂直方向上连续。上气隙AGL-T可以是窄气隙，而下气隙AGL-L可以是宽气隙。即，上气隙AGL-T的宽度可以比下气隙AGL-L的宽度窄(W40<W30)。上气隙AGL-T的宽度可以大约为
Figure BDA0002038438840000111
或更小。上气隙AGL-T的高度可以低于下气隙AGL-L的高度。上气隙AGL-T可以设置在位线硬掩模214与上插塞220之间。下气隙AGL-L可以设置在位线213与下插塞218之间。下气隙AGL-L的一部分可以延伸以设置在位线硬掩模214与上插塞220之间。
气隙AGL可以由覆盖层222来覆盖。覆盖层222可以覆盖储存节点接触插塞SNC的顶表面和气隙AGL的顶表面。覆盖层222的一部分可以覆盖上气隙AGL-T的上部。例如，上气隙AGL-T的入口可以由覆盖层222的延伸部分222′来覆盖。覆盖层222可以由电介质材料形成或包括电介质材料。覆盖层222可以由氮化硅形成或包括氮化硅。覆盖层222的延伸部分222′可以具有细长的、直的线性形状，就像上气隙AGL-T一样。
导电焊盘224与上气隙AGL-T可以由于覆盖层222的延伸部分222′而彼此不接触。因此，导电焊盘224可以不覆盖上气隙AGL-T。
在位线213与储存节点接触插塞SNC之间的寄生电容可以通过气隙AGL减小。
由于导电焊盘224形成在覆盖层222的开口223的内部，因此可以抑制相邻的导电焊盘224之间的桥接。
由于上插塞220的上部区域的侧面的厚度增加，因此可以确保储存节点接触插塞SNC的结构稳定性。
图7A至图10E是示出根据本发明的实施例的用于形成存储单元200的方法的截面图。图7A至图7E示出了形成掩埋字线结构和位线结构的方法。图8A至图8G示出了形成多层间隔件的方法。图9A至图9I示出了形成储存节点接触插塞的方法。图10A至图10E示出了形成气隙、覆盖层和导电焊盘的方法。
参考图7A，隔离层12可以形成在衬底11中。有源区13可以由隔离层12来限定。隔离层12可以通过浅沟槽隔离(STI)工艺形成。STI工艺可以如下执行。可以刻蚀衬底11以形成隔离沟槽(未示出)。隔离沟槽可以填充有电介质材料，从而形成隔离层12。隔离层12可以由氧化硅、氮化硅或其组合形成或包括氧化硅、氮化硅或其组合。可以执行化学汽相沉积(CVD)工艺或其他沉积工艺以用电介质材料填充隔离沟槽。另外可以使用平面化工艺，诸如化学机械抛光(CMP)。有源区13可以具有带长轴和短轴的岛状(参考图5的‘203’)。
随后，可以在衬底11中形成掩埋字线结构。掩埋字线结构可以包括栅极沟槽15、覆盖栅极沟槽15的底表面和侧壁的栅极电介质层16、部分地填充栅极电介质层16之上的栅极沟槽15的掩埋字线17以及形成在掩埋字线17之上的栅极覆盖层18。
形成掩埋字线结构的方法可以如下执行。
首先，可以在衬底11中形成栅极沟槽15。栅极沟槽15可以具有穿过有源区13和隔离层12的细长的、直的线性形状。栅极沟槽15可以通过在衬底11之上形成掩模图案(未示出)以及通过使用掩模图案作为刻蚀掩模对衬底进行刻蚀来形成。为了形成栅极沟槽15，硬掩模层14可以被用作刻蚀阻挡层。硬掩模层14可以通过掩模图案来图案化。硬掩模层14可以包括例如氧化硅。在一个实施例中，硬掩模层14可以包括TEOS。栅极沟槽15的底表面可以设置在比隔离层12的底表面高的水平处。栅极沟槽15的深度可以足够深以增加随后的掩埋字线的平均横截面积。因此，可以减小掩埋字线的电阻。
尽管未示出，但是可以使隔离层12的一部分凹陷，以使在栅极沟槽15下方的有源区13的上部突出。例如，可以使栅极沟槽15下方的隔离层12选择性地凹陷。因此，可以在栅极沟槽15下方形成鳍区(未示出)。鳍区可以成为沟道区的一部分。
随后，可以在栅极沟槽15的底表面和侧壁之上形成栅极电介质层16。在形成栅极电介质层16之前，可以固化对栅极沟槽15的表面的刻蚀损坏。例如，在通过热氧化工艺形成牺牲氧化物之后，可以去除牺牲氧化物。
栅极电介质层16可以通过热氧化工艺来形成。例如，栅极沟槽15的底表面和侧壁可以被氧化以形成栅极电介质层16。
根据本发明的另一个实施例，栅极电介质层16可以通过沉积方法(诸如化学汽相沉积(CVD)工艺或原子层沉积(ALD)工艺)来形成。栅极电介质层16可以由高k材料、氧化物、氮化物、氮氧化物或其组合形成或包括高k材料、氧化物、氮化物、氮氧化物或其组合。例如，高k材料可以包括含铪材料。含铪材料可以是氧化铪、氧化铪硅(hafnium silicon oxide)、氮氧化铪硅(hafnium silicon oxynitride)或其组合或包括氧化铪、氧化铪硅、氮氧化铪硅或其组合。根据本发明的另一个实施例，高k材料可以由氧化镧、氧化镧铝(lanthanumaluminum oxide)、氧化锆、氧化锆硅(zirconium silicon oxide)、氮氧化锆硅(zirconiumsilicon oxynitride)、氧化铝以及它们的组合形成或包括氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆硅、氧化铝以及它们的组合。作为高k材料，可以选择性地使用本领域已知的其他高k材料。
根据本发明的另一个实施例，栅极电介质层16可以通过沉积内衬多晶硅层以及然后在内衬氮化硅层上执行自由基氧化工艺来形成。
根据本发明的又一实施例，栅极电介质层16可以通过形成内衬氮化硅层以及然后在内衬氮化硅层上执行自由基氧化工艺来形成。
随后，掩埋字线17可以形成在栅极电介质层16之上。掩埋字线17可以通过形成导电层(未示出)以填充栅极沟槽15以及然后执行凹陷工艺来形成。凹陷工艺可以是回蚀工艺，或者可以通过顺序地执行化学机械抛光(CMP)工艺和回蚀工艺来执行凹陷工艺。掩埋字线17可以具有填充栅极沟槽15的一部分的凹陷形状。换言之，掩埋字线17的顶表面可以设置在比有源区13的顶表面低的水平处。掩埋字线17可以由金属、金属氮化物或其组合形成或包括金属、金属氮化物或其组合。例如，掩埋字线17可以由氮化钛(TiN)、钨(W)或氮化钛/钨(TiN/W)形成。氮化钛/钨(TiN/W)可以是通过共形地形成氮化钛以及然后用钨部分地填充栅极沟槽15而形成的结构。氮化钛可以单独用作掩埋字线17，该掩埋字线17可以被称为“仅TiN”结构的掩埋字线17。
随后，可以在掩埋字线17之上形成栅极覆盖层18。栅极覆盖层18可以由电介质材料形成或包括电介质材料。栅极沟槽15的其余部分可以用掩埋字线17之上的栅极覆盖层18来填充。栅极覆盖层18可以由氮化硅形成或包括氮化硅。根据本发明的另一个实施例，栅极覆盖层18可以由氧化硅形成或包括氧化硅。根据本发明的又一实施例，栅极覆盖层18可以具有NON(氮化物-氧化物-氮化物)结构。栅极覆盖层18的顶表面可以设置在与硬掩模层14的顶表面相同的水平处。为此，可以在形成栅极覆盖层18的期间执行CMP工艺。
在形成栅极覆盖层18之后，可以形成第一杂质区19和第二杂质区20。第一杂质区19和第二杂质区20可以通过诸如注入工艺的掺杂工艺来形成。第一杂质区19和第二杂质区20可以掺杂有相同导电类型的杂质。第一杂质区19和第二杂质区20可以具有相同的深度。根据本发明的另一个实施例(未示出)，第一杂质区19可以比第二杂质区20深。第一杂质区19和第二杂质区20可以分别被称为第一源极区/漏极区和第二源极区/漏极区。第一杂质区19可以是耦接至位线接触插塞的区域。第二杂质区20可以是耦接至储存节点接触插塞的区域。
存储单元的单元晶体管可以由掩埋字线17、第一杂质区19和第二杂质区20形成。
参考图7B，可以形成第一接触孔21。硬掩模层14可以通过使用接触掩模(未示出)来刻蚀，以形成第一接触孔21。从平面图的视角看，第一接触孔21可以具有例如圆形形状或椭圆形形状。衬底11的一部分可以由第一接触孔21暴露。第一接触孔21可以具有被控制为预定线宽的直径。第一接触孔21可以具有使有源区13的一部分暴露的形状。例如，第一杂质区19可以由第一接触孔21暴露。第一接触孔21可以具有比有源区13的短轴的宽度长的直径。因此，在用于形成第一接触孔21的刻蚀工艺中，可以刻蚀第一杂质区19的一部分、隔离层12的一部分和栅极覆盖层18的一部分。换言之，可以使第一接触孔21下方的隔离层12、第一杂质区19和栅极覆盖层18凹陷到一定深度。结果，第一接触孔21的底部可以延伸到衬底11的内部。随着第一接触孔21延伸，可以使第一杂质区19的表面凹陷，并且第一杂质区19的表面可以设置在比有源区13的顶表面低的水平处。第一接触孔21可以被称为“位线接触孔”。第一接触孔21可以对应于图6A的位线接触孔211。
参考图7C，可以形成初步插塞22A。例如，初步插塞22A可以通过选择性外延生长(SEG)工艺来形成。例如，初步插塞22A可以由SEG SiP(硅磷)形成或包括SEG SiP(硅磷)。以这种方式，可以通过选择性外延生长工艺在没有空隙的情况下形成初步插塞22A。根据另一个实施例，初步插塞22A可以通过沉积多晶硅层并执行CMP工艺来形成。初步插塞22A可以填充第一接触孔21。初步插塞22A的顶表面可以设置在与硬掩模层14的顶表面相同的水平处。
参考图7D，可以将位线导电层23A和位线硬掩模层24A层叠。位线导电层23A和位线硬掩模层24A可以顺序地层叠在初步插塞22A和硬掩模层14上。位线导电层23A可以由含金属材料形成或包括含金属材料。位线导电层23A可以由金属、金属氮化物、金属硅化物或其组合形成或包括金属、金属氮化物、金属硅化物或其组合。根据本发明的一个实施例，位线导电层23A可以由钨(W)形成或包括钨(W)。根据本发明的另一个实施例，位线导电层23A可以由氮化钛和钨的叠层(TiN/W)形成或包括氮化钛和钨的叠层(TiN/W)。这里，氮化钛可以用作阻挡层。位线硬掩模层24A可以由相对于位线导电层23A和初步插塞22A具有刻蚀选择性的电介质材料形成。位线硬掩模层24A可以由氧化硅或氮化硅形成或者包括氧化硅或氮化硅。根据本发明的一个实施例，位线硬掩模层24A可以由氮化硅形成。
位线掩模层25可以形成在位线硬掩模层24A之上。位线掩模层25可以包括光刻胶图案。位线掩模层25可以通过图案化方法(诸如间隔图案化技术(SPT)或双图案化技术(DPT))形成。从平面图的视角来看，位线掩模层25可以具有在一个方向上延伸的线的形式。
参考图7E，可以形成位线23和位线接触插塞22。位线23和位线接触插塞22可以同时形成。位线23和位线接触插塞22可以通过使用位线掩模层25的刻蚀工艺来形成。
位线硬掩模层24A和位线导电层23A可以通过使用位线掩模层25作为刻蚀阻挡层来刻蚀。结果，可以形成位线23和位线硬掩模24。位线23可以通过刻蚀位线导电层23A来形成。位线硬掩模24可以通过刻蚀位线硬掩模层24A来形成。
随后，可以用与位线23相同的线宽来刻蚀初步插塞22A，以形成位线接触插塞22。位线接触插塞22可以形成在第一杂质区19之上。位线接触插塞22可以将第一杂质区19与位线23彼此耦接。位线接触插塞22可以形成在第一接触孔21中。位线接触插塞22的线宽可以短于第一接触孔21的直径。因此，可以在位线接触插塞22周围限定间隙G。
如上所述，随着位线接触插塞22被形成，可以在第一接触孔21中形成间隙G。这是因为位线接触插塞22是通过刻蚀小于第一接触孔21的直径来形成的。间隙G可以不形成为包围位线接触插塞22的包围形状，而是可以独立地形成在位线接触插塞22的两个侧壁上。结果，一个位线接触插塞22和一对间隙G可以设置在第一接触孔21的内部，并且所述一对间隙G可以通过位线接触插塞22隔离。间隙G的底表面可以延伸到隔离层12的内部。换言之，间隙G的底表面可以设置在比第一杂质区19的凹陷的顶表面低的水平处。间隙G的底表面可以设置在比位线接触插塞22的底表面低的水平处。
以提到的顺序来层叠位线23和位线硬掩模24的叠层结构可以被称为“位线结构”。从平面图的视角来看，位线结构可以是具有在一个方向上延伸的细长的、直的线性形状的图案结构(参考图5中的BL)。
参考图8A，可以去除位线掩模层25，并且可以形成第一间隔件层26A以覆盖位线结构和硬掩模层14。第一间隔件层26A可以覆盖位线接触插塞22的两个侧壁以及位线23的两个侧壁。第一间隔件层26A可以覆盖位线硬掩模24的顶表面。第一间隔件层26A可以覆盖间隙G的表面。第一间隔件层26A可以共形地形成。例如，第一间隔件层26A可以被形成为具有均匀的厚度，而不管下部结构的形状、纵横比和高度如何。第一间隔件层26A可以被称为“第一共形间隔件层”。
第一间隔件层26A可以包括能够在后续工艺中抑制位线23的氧化的钝化材料。第一间隔件层26A可以被形成为具有能够抑制位线23的氧化的薄厚度。当第一间隔件层26A较厚时，难以减小寄生电容。第一间隔件层26A可以大约为1nm厚。第一间隔件层26A可以由电介质材料形成或包括电介质材料。第一间隔件层26A可以是非氧化物基材料。第一间隔件层26A可以是氮化物基材料。第一间隔件层26A可以由氮化硅形成或包括氮化硅。第一间隔件层26A可以具有大约7.5的低k常数。第一间隔件层26A可以被称为“保护层”。第一间隔件层26A可以共形地形成而不填充间隙G。第一间隔件层26A可以保护位线23和位线接触插塞22免受后续处理的影响。
插塞间隔件层27A可以形成在第一间隔件层26A之上。插塞间隔件层27A可以由电介质材料形成或包括电介质材料。插塞间隔件层27A可以是非氧化物基材料。插塞间隔件层27A可以是氮化物基材料。插塞间隔件层27A可以由氮化硅形成或包括氮化硅。插塞间隔件层27A和第一间隔件层26A可以由相同的材料形成。
插塞间隔件层27A可以非共形地形成。换言之，在位线结构的侧壁处的厚度和在填充间隙G处的厚度可以彼此不同。插塞间隔件层27A可以完全填充第一间隔件层26A之上的间隙G。插塞间隔件层27A可以覆盖第一间隔件层26A的表面。
参考图8B，可以形成电介质插塞27。可以使插塞间隔件层27A凹陷以形成电介质插塞27。可以执行回蚀工艺以使插塞间隔件层27A凹陷。一对电介质插塞27可以形成在位线接触插塞22的两个侧壁上。第一间隔件层26A可以设置在电介质插塞27与位线接触插塞22之间。电介质插塞27的顶表面可以被控制成低于位线结构的上表面。例如，电介质插塞27可以不被设置为与位线23的侧壁相邻。电介质插塞27和位线23可以在水平方向上彼此不重叠。可以从硬掩模层14的顶表面去除插塞间隔件层27A。电介质插塞27的底表面可以设置在比硬掩模层14和有源区13的顶表面低的水平处。
电介质插塞27可以具有填充间隙G的柱状。一对电介质插塞27可以设置在第一接触孔21的内部。电介质插塞27可以保护间隙G在后续工艺中不被任何材料填充。此外，随着从位线23的侧壁去除了插塞间隔件层27A，位线结构之间的开口区域可以变宽。
如上所述，位线接触插塞22、第一间隔件层26A和一对电介质插塞27可以填充第一接触孔21。电介质插塞27可以与位线接触插塞22的两个侧壁相邻。换言之，电介质插塞27和位线接触插塞22可以在水平方向上彼此重叠。这里，水平方向可以是平行于衬底11的顶表面的方向。位线接触插塞22和电介质插塞27可以垂直于衬底11的顶表面形成。当第一间隔件层26A和电介质插塞27包括氮化硅时，NN(氮化物/氮化物)叠层的电介质结构可以形成在位线接触插塞22的两个侧壁上。第一间隔件层26A可以形成在位线23的两个侧壁上，并且可以延伸以设置在位线接触插塞22的两个侧壁上。第一间隔件层26A的一部分可以设置在电介质插塞27与硬掩模层14之间。结果，第一间隔件层26A内衬于间隙G的表面，并且电介质插塞27填充在带内衬的第一间隔件层26A之上。内衬于间隙G的表面的第一间隔件层26A的一部分可以被称为“内衬层”或“带内衬的间隔件层”。
参考图8C，可以在电介质插塞27和第一间隔件层26A之上形成牺牲间隔件层28A。牺牲间隔件层28A可以由牺牲材料形成。牺牲间隔件层28A可以由与第一间隔件层26A和电介质插塞27不同的材料形成。第一间隔件层26A和电介质插塞27可以是在去除牺牲间隔件层28A时使用的刻蚀停止层。牺牲间隔件层28A可以包括氧化物基材料。牺牲间隔件层28A可以由低k常数材料形成或包括低k常数材料。牺牲间隔件层28A可以具有低于电介质插塞27和第一间隔件层26A的介电常数。牺牲间隔件层28A可以由氧化硅形成或包括氧化硅。牺牲间隔件层28A可以比第一间隔件层26A厚。牺牲间隔件层28A和第一间隔件层26A可以具有相同的厚度。牺牲间隔件层28A可以共形地形成。牺牲间隔件层28A可以通过化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺等来沉积。牺牲间隔件层28A可以被形成为具有均匀的厚度，而不管下部结构的形状、纵横比和高度如何。
参考图8D，可以形成刻蚀阻挡层29。刻蚀阻挡层29可以由在牺牲间隔件层28A的减薄工艺期间变成刻蚀阻挡物的材料形成或包括在牺牲间隔件层28A的减薄工艺期间变成刻蚀阻挡物的材料。刻蚀阻挡层29可以包括含碳材料。刻蚀阻挡层29可以包括通过旋转涂布(Spin-On-Coating)工艺形成的碳层。可以在没有空隙的情况下形成刻蚀阻挡层29。
随后，可以使刻蚀阻挡层29凹陷。可以执行回蚀工艺以使刻蚀阻挡层29凹陷。刻蚀阻挡层29的顶表面可以设置在比位线硬掩模24的顶表面低的水平处。刻蚀阻挡层29的顶表面和位线23的顶表面可以至少设置在相同的水平处。例如，刻蚀阻挡层29的顶表面可以设置在与位线23的顶表面相同的水平处或比位线23的顶表面高的水平处。
牺牲间隔件层28A的一部分可以由刻蚀阻挡层29暴露。例如，可以暴露设置在高于刻蚀阻挡层29的顶表面的水平处的牺牲间隔件层28A的一部分。由刻蚀阻挡层29暴露的牺牲间隔件层28A的一部分可以被称为暴露部分28AE。未被刻蚀阻挡层29暴露的牺牲间隔件层28A的另一部分可以被称为非暴露部分28AN。
如上所述，当形成刻蚀阻挡层29时，暴露部分28AE和非暴露部分28AN可以被限定在牺牲间隔件层28A中。
参考图8E，可以执行减薄工艺30。减薄工艺30可以是使牺牲间隔件层28A的一部分变得比其余部分更薄的工艺。例如，由刻蚀阻挡层29暴露的牺牲间隔件层28A的暴露部分28AE可以被减薄以变得比未暴露部分28AN更薄。
在减薄工艺30之后，牺牲间隔件层28A可以包括薄部分28S′和厚部分28T′。薄部分28S′可以是通过减薄工艺30变薄的薄部分，而厚部分28T′可以是受刻蚀阻挡层29保护的部分。厚部分28T′可以具有牺牲间隔件层28A的初始厚度。薄部分28S′可以比厚部分28T′薄，并且可以小于厚部分28T′的厚度的一半。薄部分28S′的厚度可以大约为
Figure BDA0002038438840000171
或更小。
在其上执行了减薄工艺30的牺牲间隔件层28A可以被称为非共形牺牲间隔件层28′。非共形牺牲间隔件层28′可以包括薄部分28S′和厚部分28T′。薄部分28S′可以设置在位线硬掩模24的侧壁上。厚部分28T′可以设置在位线23的侧壁上。厚部分28T′的上部可以延伸到与位线硬掩模24的侧壁部分重叠。薄部分28S′可以不设置在位线23的侧壁上。根据本发明的另一个实施例，可以减小刻蚀阻挡层29的高度，使得薄部分28S′与位线23的上部重叠。
减薄工艺30可以包括干法刻蚀工艺或湿法刻蚀工艺。
参考图8F，可以去除刻蚀阻挡层29。可以通过干法刻蚀工艺或湿法刻蚀工艺去除刻蚀阻挡层29。在去除刻蚀阻挡层29之后，可以保留非共形牺牲间隔件层28′。
参考图8G，可以在非共形牺牲间隔件层28′之上形成第二间隔件层31A。
第二间隔件层31A可以覆盖非共形牺牲间隔件层28′。第二间隔件层31A可以由电介质材料形成或包括电介质材料。第二间隔件层31A可以由低k材料形成或包括低k材料。第二间隔件层31A可以具有与非共形牺牲间隔件层28′不同的材料。第二间隔件层31A可以共形地形成。第二间隔件层31A可以被称为“第二共形间隔件层”。第二间隔件层31A可以包括氮化物基材料。第二间隔件层31A的厚度可以与第一间隔件层26A的厚度相同。第二间隔件层31A的厚度可以与非共形牺牲间隔件层28′的厚部分28T′的厚度相同。第二间隔件层31A可以比非共形牺牲间隔件层28′的薄部分28S′厚。
如上所述，可以通过形成第二间隔件层31A来形成多层间隔件层。多层间隔件层可以包括第一间隔件层26A、非共形牺牲间隔件层28′和第二间隔件层31A。多层间隔件层可以覆盖位线结构。
参考图9A，可以形成牺牲间隙填充层32。牺牲间隙填充层32可以填充在第二间隔件层31A之上的位线结构之间的空间。牺牲间隙填充层32可以由电介质材料形成。牺牲间隙填充层32可以由氧化硅形成。牺牲间隙填充层32可以包括旋涂电介质(SOD，Spin onDielectric)材料。
随后，可以使牺牲间隙填充层32平坦化以暴露覆盖位线硬掩模24的顶表面的第二间隔件层31A。结果，线形牺牲间隙填充层32可以形成在位线结构之间。牺牲间隙填充层32可以平行于位线结构延伸。根据本发明的另一个实施例，在牺牲间隙填充层32的平坦化工艺期间，第一间隔件层26A、非共形牺牲间隔件层28′和第二间隔件层31A可以被平坦化以暴露位线硬掩模24的顶表面。
参考图9B，可以在位线结构和牺牲间隙填充层32之上形成线形掩模图案33。线形掩模图案33可以在与位线结构相交的方向上被图案化。线形掩模图案33可以具有线状。线形掩模图案33可以包括光刻胶图案。线形掩模图案33可以具有线形状/空间形状(即，多个间隔开的平行线)的图案。从平面图的视角来看，线形掩模图案33的空间可以与掩埋字线17重叠。牺牲间隙填充层32的顶表面可以由线形掩模图案33部分地暴露。
参考图9C，可以在牺牲间隙填充层32中形成预隔离部34。可以通过使用线形掩模图案33作为刻蚀掩模来刻蚀牺牲间隙填充层32。结果，可以形成预隔离部34，并且牺牲间隙填充层图案32′可以保留在相邻的预隔离部34之间。
预隔离部34可以具有与掩埋字线17重叠的形式。根据本发明的另一个实施例，预隔离部34可以具有比掩埋字线17的线宽窄的线宽。
参考图9D，可以去除线形掩模图案33。插塞隔离层35可以形成在预隔离部34中。插塞隔离层35可以通过形成氮化硅以间隙填充预隔离部34以及然后执行平坦化工艺来形成。插塞隔离层35可以在与位线结构相交的方向上形成在位线结构之间。牺牲间隙填充层图案32′可以在与位线结构相交的方向上形成在位线结构之间。插塞隔离层35和牺牲间隙填充层图案32′可以在与位线结构平行的方向上交替地设置。插塞隔离层35可以完全填充预隔离部34。
插塞隔离层35和第二间隔件层31A可以具有相同的材料。根据本发明的另一个实施例，插塞隔离层35和第二间隔件层31A可以具有不同的材料。插塞隔离层35和第二间隔件层31A可以具有相对于牺牲间隙填充层图案32′的刻蚀选择性。
参考图9E，可以去除牺牲间隙填充层图案32′。从其去除牺牲间隙填充层图案32′的空间可以成为初步第二接触孔36′。在与位线结构平行的方向上，可以交替地形成初步第二接触孔36′和插塞隔离层35。相邻的初步第二接触孔36′可以布置成由位线结构和插塞隔离层35隔离的形状。从平面图的视角看，初步第二接触孔36′可以具有矩形孔形状。
可以应用浸出(dip-out)工艺来去除牺牲间隙填充层图案32′。可以在不损失第一间隔件层26A、非共形牺牲间隔件层28′和第二间隔件层31A的情况下，通过浸出工艺选择性地去除牺牲间隙填充层图案32′。
参考图9F，基底材料(underlying materials)可以被刻蚀成与初步第二接触孔36′自对准。结果，可以形成第二接触孔36。第二接触孔36可以具有初步第二接触孔36′向下延伸的形状。
第二接触孔36可以通过在初步第二接触孔36′下方依次刻蚀第二间隔件层31A、非共形牺牲间隔件层28′、第一间隔件层26A和硬掩模层14来形成。第二接触孔36可以使衬底11的表面暴露。在形成第二接触孔36时，可以去除第二间隔件层31A、非共形牺牲间隔件层28′和第一间隔件层26A以暴露位线硬掩模24的顶表面。在形成第二接触孔36时，可以部分地刻蚀插塞隔离层35的上部。插塞隔离层35的顶表面和位线硬掩模24的顶表面可以设置在相同的水平处。
第二接触孔36的底部可以延伸到衬底11的内部。在形成第二接触孔36的期间，可以使隔离层12、栅极覆盖层18和第二杂质区20凹陷到一定深度。第二接触孔36的底表面可以设置在比位线接触插塞22的顶表面低的水平处。第二接触孔36的底表面可以设置在比位线接触插塞22的底表面高的水平处。第二接触孔36可以对应于图6A的储存节点接触孔217。
多个间隔件可以通过用于形成第二接触孔36的刻蚀工艺而形成在位线结构的侧壁上。间隔件可以包括具有不同介电常数的材料。
间隔件可以包括第一间隔件26、非共形间隔件28和第二间隔件31。第一间隔件26可以接触位线结构的侧壁。非共形间隔件28可以覆盖第一间隔件26。第二间隔件31可以覆盖非共形间隔件28。非共形间隔件28可以包括厚间隔件28T和薄间隔件28S。厚间隔件28T可以设置在位线23的侧壁上，而薄间隔件28S可以设置在位线硬掩模24的侧壁上。厚间隔件28T的上部可以延伸以设置在位线硬掩模24的下部的侧壁上。
第一间隔件26、厚间隔件28T和第二间隔件31可以顺序地层叠在位线23的侧壁上。第一间隔件26、薄间隔件28S和第二间隔件31可以顺序地层叠在位线硬掩模24的上部的侧壁上。第一间隔件26可以在形成在位线23的侧壁上时延伸到位线接触插塞22的侧壁。第一间隔件26的延伸部分可以被称为“内衬26L”。第一间隔件26和第二间隔件31可以共形地形成。第一间隔件26和第二间隔件31可以分别被称为“第一共形间隔件和第二共形间隔件”。第一间隔件26和第二间隔件31可以比薄间隔件28S厚。第一间隔件26、厚间隔件28T和第二间隔件31可以具有相同的厚度。薄间隔件28S可以比厚间隔件28T薄。薄间隔件28S的厚度可以大约为
Figure BDA0002038438840000201
或更小。内衬26L和电介质插塞27可以顺序地层叠在位线接触插塞22的侧壁上。
参考图9G至图9I，可以形成储存节点接触插塞37。储存节点接触插塞37可以填充第二接触孔36。储存节点接触插塞37可以接触第二杂质区20。储存节点接触插塞37可以被设置为与位线结构相邻。从顶视图的视角来看，多个储存节点接触插塞37可以设置在多个位线结构之间。在与位线23平行的方向上，多个储存节点接触插塞37和多个插塞隔离层35可以交替地设置。
储存节点接触插塞37可以被形成为顺序层叠的下插塞37L、欧姆接触层37M和上插塞37U。
首先，参考图9G，可以形成下插塞37L。下插塞37L可以由含硅材料形成或包括含硅材料。下插塞37L可以由多晶硅形成或包括多晶硅。多晶硅可以掺杂有杂质。下插塞37L可以耦接至第二杂质区20。下插塞37L的顶表面可以高于位线23的顶表面。在沉积多晶硅来填充第二接触孔36以形成下插塞37L之后，可以顺序地执行平坦化工艺和回蚀工艺。
随后，可以在下插塞37L之上形成欧姆接触层37M。欧姆接触层37M可以由金属硅化物形成或包括金属硅化物。在可硅化金属层上执行沉积和退火工艺以形成欧姆接触层37M。结果，可以在可硅化金属层与下插塞37L之间的界面处发生硅化反应，从而形成金属硅化物层。欧姆接触层37M可以由钴硅化物形成或包括钴硅化物。根据本发明的一个实施例，欧姆接触层35M可以由‘CoSi2相’钴硅化物形成或包括‘CoSi2相’钴硅化物。当CoSi2相的钴硅化物被形成为欧姆接触层37M时，可以形成低电阻的钴硅化物，同时改善接触电阻。
参考图9H，可以在欧姆接触层37M之上形成含金属层37U′。含金属层37U′可以是单层钛、氮化钛或钨、或者其多层。含金属层37U′可以填充在欧姆接触层37M之上的第二接触孔36的上部区域。第二接触孔36的下部区域可以填充有欧姆接触层37M和下插塞37L。含金属层37U′可以在填充第二接触孔36时覆盖包括位线结构的整个结构。
参考图9I，可以形成上插塞37U。可以在含金属的层37U′上执行平坦化工艺以形成上插塞37U。可以在填充欧姆接触层37M之上的第二接触孔36时形成上插塞37U。上插塞37U可以由含金属层形成或包括含金属层。上插塞37U可以由含钨材料形成或包括含钨材料。上插塞37U可以由钨层或钨化合物形成或者包括钨层或钨化合物。尽管未示出，但是阻挡层可以设置在上插塞37U与欧姆接触层37M之间。阻挡层可以由钛或钛/氮化钛叠层形成或者包括钛或钛/氮化钛叠层。用于形成上插塞37U的平坦化可以是化学机械抛光(CMP)工艺或包括化学机械抛光(CMP)工艺。
因为下插塞37L由多晶硅形成或包括多晶硅并且欧姆接触层37M和上插塞37U由金属材料形成或包括金属材料，所以储存节点接触插塞37可以被称为混合插塞或半金属插塞。
第一间隔件26、非共形间隔件28和第二间隔件31可以设置在位线结构与储存节点接触插塞之间。第一间隔件26、非共形间隔件28和第二间隔件31可以设置在位线23与下插塞37L之间。电介质插塞27和内衬26L可以设置在位线接触插塞22和下插塞37L之间。由于第一间隔件26和第二间隔件31包括氮化硅并且非共形间隔件28包括氧化硅，因此NON(氮化物-氧化物-氮化物)间隔件可以设置在位线23与下插塞37L之间。由于第一间隔件26和第三间隔件31包括氮化硅并且非共形间隔件28包括氧化硅，因此NON(氮化物-氧化物-氮化物)间隔件可以设置在位线硬掩模24与上插塞37U之间。由于内衬26L包括氮化硅并且电介质插塞27包括氮化硅，因此NN(氮化物-氮化物)结构可以设置在位线接触插塞22与下插塞37L之间。非共形间隔件28可以具有线的形状，即，与位线结构的两个侧壁平行的细长的、直的线性形状。
在形成储存节点接触插塞37之后，随后可以形成气隙38。
参考图10A，可以形成上气隙38U。可以去除薄间隔件28S以形成上气隙38U。可以执行使用湿化学品的清洁工艺(或浸出工艺)以去除薄间隔件28S。例如，当薄间隔件28S包含氧化硅时，可以使用氢氟酸(HF)。
随后，可以形成下气隙38L。可以去除厚间隔件28T以形成下气隙38L。可以执行使用湿化学品的清洁工艺(或浸出工艺)以去除厚间隔件28T。例如，当厚间隔件28T包含氧化硅时，可以使用氢氟酸(HF)。
上气隙38U和下气隙38L可以连续形成。例如，在通过使用氢氟酸去除薄间隔件28S之后，可以连续地去除厚间隔件28T。下气隙38L和上气隙38U可以在垂直方向上连续。上气隙38U的宽度可以小于下气隙38L的宽度。上气隙38U可以是窄气隙，而下气隙38L可以是宽气隙。上气隙38U的高度可以低于下气隙38L的高度。上气隙38U可以被设置为与位线硬掩模24的两个侧壁相邻。下气隙38L可以与位线23的两个侧壁相邻。下气隙38L的上部可以延伸到与位线硬掩模24的下部的侧壁相邻。根据本发明的另一个实施例，上气隙38U的底部可以延伸到与位线23的上部的侧壁相邻。
上气隙38U和下气隙38L可以形成一个气隙38，并且气隙38可以设置在位线结构的两个侧壁上以形成一对气隙38。所述一对气隙38可以以相同的高度而对称，并且可以与位线23的两个侧壁平行。
如上所述，由于在形成储存节点接触插塞37之后形成气隙38，因此可以减少清洁时间(或浸出时间)并且可以容易地确保残留物去除路径。例如，由于当诸如氢氟酸的湿化学品流入时没有阻碍结构，因此可以快速地去除非共形牺牲间隔件28。此外，可以在没有任何其余的非共形牺牲间隔件28的残留物的情况下，在短时段内形成气隙38。由于气隙38是在没有任何残留物的情况下形成的，因此可以稳定地保持气隙38的水平对称性。
参考图10B，可以形成覆盖层39。覆盖层39可以覆盖储存节点接触插塞37和气隙38。覆盖层39的一部分可以覆盖气隙38的上部。例如，上气隙38U的入口可以由覆盖层39的延伸部分39′覆盖。覆盖层39可以由电介质材料形成或包括电介质材料。覆盖层39可以由氮化硅形成或包括氮化硅。覆盖层39可以包括不良阶梯覆盖率(poor step-coverage)材料。例如，覆盖层39可以通过等离子体增强化学汽相沉积(PECVD)工艺来形成。覆盖层39可以增加气隙38的结构稳定性。
由于上气隙38U具有窄的宽度，因此仅上气隙38U的入口由覆盖层39填充，而下气隙38L和上气隙38U的其余部分可以不被填充。因此，由于充分确保了气隙38的高度，所以可以增强减小寄生电容的效果。此外，由于在形成覆盖层39之前的基底结构是平的，因此可以均匀地形成覆盖层39。结果，可以获得上气隙38U的覆盖均匀性。因此，一对气隙38可以对称地形成在位线23的两个侧壁上。
包括气隙38的多层间隔件可以形成在位线23的两个侧壁上。多层间隔件可以包括第一间隔件26、气隙38和第二间隔件31。由于第一间隔件26和第二间隔件31可以由氮化硅形成或包括氮化硅，因此可以形成“N-空气-N”结构的多层间隔件。
参考图10C，可以形成开口40。可以刻蚀覆盖层39的一部分以形成开口40。开口40可以暴露储存节点接触插塞37的顶表面的一部分。例如，上插塞37U可以由开口40暴露。当形成开口40时，气隙38可以不被暴露。这是因为覆盖层39的延伸部分39′可以保护上气隙38U。此外，当形成开口40时，不存在上插塞37U和位线硬掩模24的损失。即使形成了覆盖层39的延伸部分39′，也可以保持一对气隙38的对称性。
参考图10D，可以形成导电焊盘41。导电焊盘41可以填充开口40。为了形成导电焊盘41，可以在沉积导电材料以填充开口40之后执行化学机械抛光(CMP)工艺。导电焊盘41可以由金属材料形成或包括金属材料。例如，导电焊盘41可以由钨形成或包括钨。导电焊盘41可以电连接到储存节点接触插塞37。导电焊盘41可以电连接到储存节点接触插塞37的上插塞37U。导电焊盘41和上插塞37U可以彼此部分地重叠。导电焊盘41和位线硬掩模24可以彼此部分地重叠。由于形成导电焊盘41，因此可以改善利用后续电容器42的套刻裕度(overlay margin)。由于通过执行CMP工艺形成导电焊盘41，因此可以抑制相邻的导电焊盘41之间的桥接。
气隙38可以由覆盖层39覆盖，并且可以不被导电焊盘41覆盖。
参考图10E，可以在导电焊盘41之上形成电容器42。电容器42可以包括储存节点、电介质层和板节点。
根据上述实施例，可以通过形成气隙38来改善位线23和储存节点接触插塞37的电介质特性。例如，可以减少位线23与储存节点接触插塞37之间的寄生电容。由于减小寄生电容，因此可以改善存储单元的感测裕度。
图11A至图11C示出了根据本发明的另一个实施例的形成存储单元200的方法。在下文中，图11A至图11C示出了根据图5中所示的方向A-A′的形成方法。图11A至图11C示出了根据本发明的另一实施例的形成非共形牺牲间隔件层的方法。除了非共形牺牲间隔件层之外的其他构成元件可以类似于图7A至图10E的那些元件。
首先，包括位线接触插塞22和位线23的位线结构可以通过图7A至图7E中所示的一系列工艺形成。
随后，通过图8A和图8B中所示的一系列工艺，可以形成覆盖位线结构的第一间隔件层26A。填充间隙G的电介质插塞27可以形成在第一间隔件层26A之上。
随后，如图11A所示，可以在电介质插塞27和第一间隔件层26A之上形成第一牺牲间隔件层281。第一牺牲间隔件层281可以由牺牲材料形成。第一牺牲间隔件层281可以由与第一间隔件层26A和电介质插塞27的材料不同的材料形成。第一牺牲间隔件层281可以由氧化物基材料形成或包括氧化物基材料。第一牺牲间隔件层281可以由氧化硅形成或包括氧化硅。第一牺牲间隔件层281可以比第一间隔件层26A薄。可以共形地形成第一牺牲间隔件层281。可以通过化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺等来沉积第一牺牲间隔件层281。第一牺牲间隔件层281的厚度可以大约为
Figure BDA0002038438840000231
或更小。
随后，可以形成第二牺牲间隔件层282。第二牺牲间隔件层282可以与第一牺牲间隔件层281一样厚。第二牺牲间隔件层282可以比第一牺牲间隔件层281厚。第二牺牲间隔件层282可以具有相对于第一牺牲间隔件层281的刻蚀选择性。第二牺牲间隔件层282可以由与第一间隔件层26A和电介质插塞27的材料不同的材料形成。第二牺牲间隔件层282可以由氧化物基材料形成。第一牺牲间隔件层281和第二牺牲间隔件层282可以由不同的氧化物形成。可以共形地形成第二牺牲间隔件层282。可以通过化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺等来沉积第二牺牲间隔件层282。
第一牺牲间隔件层281和第二牺牲间隔件层282可以由氧化硅形成或包括氧化硅，但是它们可以具有不同的刻蚀选择性。例如，第二牺牲间隔件层282可以具有比第一牺牲间隔件层281更快的刻蚀速率。这里，可以在相同的干法刻蚀条件下获得快速刻蚀速率。在第一牺牲间隔件层281与第二牺牲间隔件层282之间的一个可以是SRO(富硅的SiO2)，而另一个可以是SiO2。SRO(富硅的SiO2)可以具有比SiO2更慢的刻蚀速率。在第一牺牲间隔件层281与第二牺牲间隔件层282之间的一个可以是掺杂的SiO2，而另一个可以是未掺杂的SiO2。这里，掺杂剂可以包括氟、硼、磷、碳等。掺杂的SiO2和未掺杂的SiO2可以具有不同的刻蚀速率。掺杂的SiO2可以具有比未掺杂的SiO2更快的刻蚀速率。根据本发明的另一个实施例，第一牺牲间隔件层281和第二牺牲间隔件层282可以包括相同的氧化硅，但是可以通过使用不同的刻蚀气体来刻蚀。因此，第一牺牲间隔件层281和第二牺牲间隔件层282可以具有刻蚀选择性。
参考图11B，可以形成第二牺牲间隔件283。可以通过刻蚀第二牺牲间隔件层282的一部分来形成第二牺牲间隔件283。可以通过干法刻蚀工艺来刻蚀第二牺牲间隔件层282。可以通过回蚀工艺来刻蚀第二牺牲间隔件层282。第二牺牲间隔件283可以覆盖第一牺牲间隔件层281的一部分。第二牺牲间隔件283的顶表面可以设置在比位线硬掩模24的顶表面低的水平处。当刻蚀第二牺牲间隔件层282时，可以不刻蚀第一牺牲间隔件层281。根据本发明的另一个实施例，当刻蚀第二牺牲间隔件层282时，可以缓慢地刻蚀第一牺牲间隔件层281。
可以基于第一牺牲间隔件层281与第二牺牲间隔件层282之间的刻蚀选择性差异来获得如上所述的第一牺牲间隔件层281的刻蚀速率与第二牺牲间隔件层282的刻蚀速率之间的差异。
第一牺牲间隔件层281和第二牺牲间隔件283可以顺序地覆盖位线23和位线硬掩模24的两个侧壁上的第一间隔件层26A。在形成第二牺牲间隔件283之后，可以再次暴露电介质插塞27的一部分。
如上所述，第一牺牲间隔件层281和第二牺牲间隔件283的叠层可以被称为“非共形牺牲间隔件”，并且它可以对应于图8F的非共形牺牲间隔件层28′。
参考图11C，可以形成第二间隔件层31A。第二间隔件层31A可以与图8G的第二间隔件层31A相同。
随后，储存节点接触插塞37可以通过图9A至图9I中所示的一系列工艺形成。
随后，覆盖层39和导电焊盘41可以通过图10A至图10E中所示的一系列工艺形成。
如上所述，制造半导体器件的方法包括：在衬底11之上形成包括位线23和位线硬掩模24的位线结构，在位线结构的两个侧壁上形成第一牺牲间隔件层281，在第一牺牲间隔件层281之上形成比第一牺牲间隔件层281厚的第二牺牲间隔件层282，刻蚀第二牺牲间隔件层282以形成被凹陷成低于位线结构的顶表面的第二牺牲间隔件283，形成被设置为与位线结构相邻的储存节点接触插塞37(其间具有第一牺牲间隔件层282和第二牺牲间隔件283)，通过去除第一牺牲间隔件层281和第二牺牲间隔件283形成气隙38，形成覆盖储存节点接触插塞37和气隙38的覆盖层39，通过刻蚀覆盖层39形成暴露储存节点接触插塞37的顶表面的开口40，以及在开口40中形成耦接至储存节点接触插塞37的导电焊盘41。
气隙38可以包括设置在位线硬掩模24的侧壁上的上气隙38U和设置在位线23的侧壁上的下气隙38L。上气隙38U可以是窄气隙，其宽度窄于下气隙38L的宽度，并且上气隙38U可以是宽气隙，其宽度宽于下气隙38L的宽度。覆盖层39可以包括阻挡上气隙381U的入口的延伸部分39′。气隙38可以形成在位线结构的两个侧壁上，以便形成一对气隙38，并且所述一对气隙38可以具有对称的形状。
图12是示出根据本发明的又一实施例的存储单元300的截面图。存储单元300可以类似于图5至图6E中所示的存储单元200。
参考图12，存储单元300可以包括形成在位线213与储存节点接触插塞SNC之间的气隙AGL。气隙AGL可以对应于图5至图6E中所示的气隙AGL。因此，气隙AGL可以包括上气隙AGL-T和下气隙AGL-L(参见图6C至图6E)。上气隙AGL-T可以是窄气隙，而下气隙AGL-L可以是比上气隙宽的宽气隙。
存储单元300还可以包括薄内衬TL。薄内衬TL可以设置在位线接触插塞210的侧壁上。薄内衬TL可以形成在厚内衬215L′与电介质插塞215P之间。薄内衬TL可以比厚内衬215L′薄。薄内衬TL和上气隙AGL-T可以具有相同的线宽。薄内衬TL可以由氧化硅形成或包括氧化硅。厚内衬215L′和电介质插塞215P可以由氮化硅形成或包括氮化硅。厚内衬215L′可以对应于图6A的内衬215L。
图13A至图13J是示出根据本发明的另一个实施例的用于形成存储单元300的方法的截面图。除了非共形牺牲间隔件层之外的其他构成元件可以类似于图7A至图10E的那些元件。
首先，包括位线接触插塞22和位线23的位线结构可以通过图7A至图7E中所示的一系列工艺形成。
随后，参考图13A，可以形成第一间隔件层26A。第一间隔件层26A可以覆盖位线结构和硬掩模层14。第一间隔件层26A可以覆盖位线接触插塞22的两个侧壁和位线23的两个侧壁。第一间隔件层26A可以覆盖位线硬掩模24的顶表面。第一间隔件层26A可以覆盖间隙G的表面。第一间隔件层26A可以共形地形成。第一间隔件层26A可以由氮化硅形成或包括氮化硅。
第一牺牲间隔件层281可以形成在第一间隔件层26A之上。第一牺牲间隔件层281可以由牺牲材料形成。第一牺牲间隔件层281可以由与第一间隔件层26A和电介质插塞27的材料不同的材料形成。第一牺牲间隔件层281可以包括氧化物基材料。第一牺牲间隔件层281可以由氧化硅形成或包括氧化硅。第一牺牲间隔件层281可以比第一间隔件层26A薄。可以共形地形成第一牺牲间隔件层281。可以通过化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺等来沉积第一牺牲间隔件层281。第一牺牲间隔件层281的厚度可以大约为
Figure BDA0002038438840000261
或更小。
可以在第一牺牲间隔件层281之上形成插塞间隔件层27A。插塞间隔件层27A可以由电介质材料形成或包括电介质材料。插塞间隔件层27A可以是非氧化物基材料。插塞间隔件层27A可以是氮化物基材料。插塞间隔件层27A可以由氮化硅形成或包括氮化硅。插塞间隔件层27A和第一间隔件层26A可以由相同的材料形成。
插塞间隔件层27A可以非共形地形成。插塞间隔件层27A可以完全填充第一间隔件层26A之上的间隙G。插塞间隔件层27A可以覆盖第一间隔件层26A的表面。
参考图13B，可以形成电介质插塞27。电介质插塞27可以通过使插塞间隔件层27A凹陷来形成。可以执行回蚀工艺以使插塞间隔件层27A凹陷。一对电介质插塞27可以形成在位线接触插塞22的两个侧壁上。第一间隔件层26A和第一牺牲间隔件层281可以设置在电介质插塞27与位线接触插塞22之间。可以将电介质插塞27的顶表面控制为低于位线结构的顶表面。例如，电介质插塞27可以不与位线23的侧壁相邻。电介质插塞27的顶表面可以设置在比位线23的底表面低的水平处。可以从硬掩模层14的顶表面去除插塞间隔件层27A。电介质插塞27的底表面可以设置在比有源区13的顶表面低的水平处。
电介质插塞27可以具有填充间隙G的柱形的形式。一对电介质插塞27可以设置在第一接触孔21的内部。电介质插塞27可以保护间隙G在后续工艺中不被任意材料填充。此外，通过去除在位线23的侧壁上的插塞间隔件层27A，可以加宽位线结构之间的开口区域。
如上所述，位线接触插塞22、第一间隔件层26A和一对电介质插塞27可以填充第一接触孔21。大多数电介质插塞27可以被设置为与位线接触插塞22的两个侧壁相邻。当第一间隔件层26A和电介质插塞27包括氮化硅并且第一牺牲间隔件层281包括氧化硅时，可以在位线接触插塞22的两个侧壁上形成NON(氮化物/氧化物/氮化物)叠层的电介质结构。第一间隔件层26A和第一牺牲间隔件层281可以在形成在位线23的两个侧壁上时延伸以设置在位线接触插塞22的两个侧壁上。
参考图13C，第二牺牲间隔件层282可以形成在电介质插塞27和第一牺牲间隔件层281之上。第二牺牲间隔件层282可以与第一牺牲间隔件层281一样厚。第二牺牲间隔件层282可以比第一牺牲间隔件层281厚。第二牺牲间隔件层282可以具有相对于第一牺牲间隔件层281的刻蚀选择性。第二牺牲间隔件层282可以由与第一间隔件层26A和电介质插塞27不同的材料形成。第二牺牲间隔件层282可以包括氧化物基材料。第一牺牲间隔件层281和第二牺牲间隔件层282可以由不同的氧化物形成。可以共形地形成第二牺牲间隔件层282。可以通过化学汽相沉积(CVD)工艺、原子层沉积(ALD)等来沉积第二牺牲间隔件层282。
第一牺牲间隔件层281和第二牺牲间隔件层282可以由氧化硅形成或包括氧化硅，但是它们可以具有不同的刻蚀选择性。例如，第二牺牲间隔件层282可以具有比第一牺牲间隔件层281更快的刻蚀速率。这里，可以在相同的干法刻蚀条件下获得快速刻蚀速率。在第一牺牲间隔件层281与第二牺牲间隔件层282之间的一个可以是SRO(富硅的SiO2)，而另一个可以是SiO2。SRO(富硅的SiO2)可以具有比SiO2更慢的刻蚀速率。在第一牺牲间隔件层281和第二牺牲间隔件层282之间的一个可以是掺杂的SiO2，而另一个可以是未掺杂的SiO2。这里，掺杂剂可以包括氟、硼、磷、碳等。掺杂的SiO2和未掺杂的SiO2可以具有不同的刻蚀速率。掺杂的SiO2可以具有比未掺杂的SiO2更快的刻蚀速率。根据本发明的另一个实施例，第一牺牲间隔件层281和第二牺牲间隔件层282可以包括相同的氧化硅，但是它们可以通过使用不同的刻蚀气体来刻蚀。因此，第一牺牲间隔件层281和第二牺牲间隔件层282可以具有刻蚀选择性。
参考图13D，可以形成第二牺牲间隔件283。第二牺牲间隔件283可以通过刻蚀第二牺牲间隔件层282的一部分来形成。第二牺牲间隔件层282的刻蚀工艺可以包括干法刻蚀工艺。第二牺牲间隔件层282的刻蚀工艺可以包括回蚀工艺。第二牺牲间隔件283可以覆盖第一牺牲间隔件层281的一部分。第二牺牲间隔件283的顶表面可以设置在比位线硬掩模24的顶表面低的水平处。当刻蚀第二牺牲间隔件层282时，可以不刻蚀第一牺牲间隔件层281。根据本发明的另一个实施例，当刻蚀第二牺牲间隔件层282时，可以缓慢地刻蚀第一牺牲间隔件层281。
可以基于第一牺牲间隔件层281与第二牺牲间隔件层282之间的刻蚀选择性差异来获得上述第一牺牲间隔件层281的刻蚀速率与第二牺牲间隔件层282的刻蚀速率之间的差异。
第一牺牲间隔件层281和第二牺牲间隔件283可以顺序地覆盖位线23和位线硬掩模24的两个侧壁上的第一间隔件层26A。在形成第二牺牲间隔件283之后，可以再次暴露电介质插塞27的一部分。
如上所述，第一牺牲间隔件层281和第二牺牲间隔件283的叠层可以被称为“非共形牺牲间隔件”，并且第一牺牲间隔件层281和第二牺牲间隔件283的叠层可以对应于非共形牺牲间隔件层28′。
参考图13E，可以形成第二间隔件层31A。第二间隔件层31A可以与图8G的第二间隔件层31A相同。
随后，储存节点接触插塞37可以通过图9A至图9I中所示的一系列工艺形成。
参考图13F，储存节点接触插塞37可以通过顺序地层叠下插塞37L、欧姆接触层37M和上插塞37U形成。
第一间隔件26、第一牺牲间隔件284、第二牺牲间隔件283和第二间隔件31可以设置在位线23与下插塞37L之间。可以通过刻蚀第一牺牲间隔件层(参考图13E的‘281’)来形成第一牺牲间隔件284。第一牺牲间隔件284和第二牺牲间隔件283的叠层可以被称为非共形牺牲间隔件28C。在位线23的侧壁上，可以形成第一牺牲间隔件284和第二牺牲间隔件283的双牺牲间隔件。可以在位线硬掩模24的侧壁上形成第一牺牲间隔件284的单牺牲间隔件。单牺牲间隔件可以被称为薄牺牲间隔件，而双牺牲间隔件可以被称为厚牺牲间隔件。双牺牲间隔件的上部可以延伸以设置在位线硬掩模24的下部的侧壁上。
第一牺牲间隔件284的下部284L可以保留在第一接触孔21中以与电介质插塞27接触。第一牺牲间隔件284的下部284L可以被称为薄内衬284L。薄内衬284L可以设置在电介质插塞27与厚内衬261L之间。厚内衬261L可以比薄内衬284L厚。厚内衬261L可以对应于第一间隔件26的下部。厚内衬261L可以对应于图9I的内衬26L。厚内衬26L、薄内衬284L和电介质插塞27可以形成在位线接触插塞22的两个侧壁上。厚内衬26L、薄内衬284L和电介质插塞27可以设置在第一接触孔21的内部。
非共形间隔件28C可以具有细长的、直的线性形状，其平行于位线结构的两个侧壁。
如上所述，在执行储存节点接触插塞37的隔离工艺之后，可以形成气隙。
参考图13G，可以去除第一牺牲间隔件284和第二牺牲间隔件283，以便形成气隙381。可以通过湿法刻蚀工艺去除第一牺牲间隔件284和第二牺牲间隔件283。例如，湿法刻蚀工艺可以使用氢氟酸(HF)。可以去除第二牺牲间隔件283的全部。可以在留下薄内衬284L的情况下去除第一牺牲间隔件284。因此，气隙381可以形成在位线23和位线硬掩模24的两个侧壁上。气隙381可以对应于图10A的气隙38。气隙381可以包括下气隙381L和上气隙381U。上气隙381U可以是窄气隙，而下气隙381L可以是宽气隙。上气隙381U可以被设置为与位线硬掩模24的两个侧壁相邻。下气隙381L可以被设置为与位线23的两个侧壁相邻。根据本发明的另一个实施例，上气隙381U的底部可以延伸以与位线23的上部的侧壁相邻。
一对气隙381可以以相同的高度对称。气隙381可以具有细长的、直的线性形状，其平行于位线23的两个侧壁。气隙381可以形成在位线23与储存节点接触插塞37之间。
参考图13H，可以形成覆盖层39。覆盖层39可以覆盖储存节点接触插塞37和气隙381。覆盖层39的一部分可以覆盖气隙381的上部。例如，上气隙381U的入口可以由覆盖层39的延伸部分39′来覆盖。覆盖层39可以由电介质材料形成或包括电介质材料。覆盖层39可以由氮化硅形成或包括氮化硅。覆盖层39可以由具有不良阶梯覆盖率的材料形成或包括具有不良阶梯覆盖率的材料。例如，可以通过使用等离子体增强化学汽相沉积(PECVD)工艺来形成覆盖层39。覆盖层39可以增加气隙381的结构稳定性。
由于上气隙381U具有窄的宽度，因此覆盖层39可以仅填充上气隙381U的入口，而上气隙381U的其它部分和下气隙381L保持未填充。结果，可以充分确保气隙381的高度。因此，可以增强减小寄生电容的效果。此外，由于在形成覆盖层39之前下部结构是平的，因此可以均匀地形成覆盖层39。结果，可以确保上气隙381U的覆盖均匀性。因此，一对气隙381可以对称地形成在位线23的两个侧壁上。
包括气隙381的多层间隔件可以形成在位线23的两个侧壁上。多层间隔件可以包括第一间隔件26、气隙381和第二间隔件31。由于第一间隔件26和第二间隔件31包括氮化硅，因此可以形成“N-空气-N”结构的多层间隔件。
参考图13I，可以形成开口40。开口40可以通过刻蚀覆盖层39的一部分来形成。开口40可以暴露储存节点接触插塞37的顶表面的一部分。例如，上插塞37U可以由开口40暴露。当形成开口40时，气隙381可以不被暴露。这是因为覆盖层39的延伸部分39′保护上气隙381U。此外，当形成开口40时，不存在上插塞37U和位线硬掩模24的损失。即使形成了覆盖层39的延伸部分39′，也可以保持一对气隙381的对称性。
参考图13J，可以形成导电焊盘41。导电焊盘41可以填充开口40。可以通过沉积导电材料以填充开口40并执行平坦化工艺来形成导电焊盘41。导电焊盘41可以由金属材料形成或包括金属材料。导电焊盘41可以包括钨。导电焊盘41可以电连接到储存节点接触插塞37。导电焊盘41可以电连接到储存节点接触插塞37的上插塞37U。导电焊盘41和上插塞37U可以彼此部分地重叠。导电焊盘41和位线硬掩模24可以彼此部分地重叠。由于形成导电焊盘41，可以改善利用后续电容器42的套刻裕度。
气隙381可以用覆盖层39来覆盖，并且不被导电焊盘41覆盖。
随后，参考图10E，电容器42可以形成在导电焊盘41之上。
如上所述，根据本发明的另一个实施例的制造半导体器件的方法可以包括：在衬底11之上形成位线接触插塞22，在位线接触插塞22之上形成包括位线23和位线硬掩模24的位线结构，在位线接触插塞22和位线结构的两个侧壁上形成第一牺牲间隔件层281，在第一牺牲间隔件层281之上形成与位线接触插塞22的侧壁相邻的电介质插塞27，在电介质插塞27和第一牺牲间隔件层281之上形成比第一牺牲间隔件层281厚的第二牺牲间隔件层282，刻蚀第二牺牲间隔件层282以形成被凹陷成低于位线结构的顶表面的第二牺牲间隔件283，形成与位线结构相邻的储存节点接触插塞37(其间具有第一牺牲间隔件层281和第二牺牲间隔件283)，通过去除第一牺牲间隔件层281和第二牺牲间隔件283来形成气隙381，形成覆盖储存节点接触插塞37和气隙381的覆盖层39，通过刻蚀覆盖层39来形成暴露储存节点接触插塞37的顶表面的开口40，以及在开口40中形成耦接至储存节点接触插塞37的导电焊盘41。气隙381可以包括设置在位线硬掩模24的侧壁上的上气隙381U和设置在位线23的侧壁上的下气隙381L。上气隙381U可以是窄气隙，其宽度窄于下气隙381L的宽度，并且上气隙381U可以是宽气隙，其宽度宽于下气隙381L的宽度。覆盖层39可以包括阻挡上气隙381U的入口的延伸部分39′。气隙381可以形成在位线结构的两个侧壁上以形成一对气隙，并且所述一对气隙381可以具有对称的形状。
根据本发明的实施例，可以通过在位线与储存节点接触插塞之间形成气隙来减小寄生电容。
根据本发明的实施例，由于在储存节点接触插塞工艺之后形成气隙，因此可以减少用于形成气隙的清洁时间。
根据本发明的实施例，由于通过在覆盖层的开口中使用化学机械抛光(CMP)工艺来形成导电焊盘，因此可以抑制在导电焊盘之间形成桥接。
根据本发明的实施例，由于上插塞的侧厚度增加，因此可以增加储存节点接触插塞的结构稳定性。
虽然已经关于特定实施例描述了本发明，但是对于本领域技术人员来说显而易见的是，在不脱离如下面的权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种用于制造半导体器件的方法，包括：
在衬底之上形成第一导电结构；
在所述第一导电结构的两个侧壁上形成包括非共形牺牲间隔件层的多层间隔件；
形成与所述第一导电结构相邻的第二导电结构，其间具有所述多层间隔件；
通过去除所述非共形牺牲间隔件层来形成气隙；
形成覆盖所述第二导电结构和所述气隙的覆盖层；
通过刻蚀所述覆盖层来形成暴露所述第二导电结构的顶表面的开口；以及
在所述开口中形成耦接至所述第二导电结构的导电焊盘。
2.根据权利要求1所述的方法，其中，形成所述多层间隔件的步骤包括：
形成与所述第一导电结构的两个侧壁接触的第一共形间隔件层；
在所述第一共形间隔件层之上形成所述非共形牺牲间隔件层；以及
在所述非共形牺牲间隔件层之上形成第二共形间隔件层。
3.根据权利要求2所述的方法，其中，在形成所述多层间隔件的步骤中，
所述第一共形间隔件层和所述第二共形间隔件层由相同材料形成，并且所述非共形牺牲间隔件层由与所述第一共形间隔件层和所述第二共形间隔件层不同的材料形成。
4.根据权利要求3所述的方法，其中，所述第一共形间隔件层和所述第二共形间隔件层由氮化硅形成，并且所述非共形牺牲间隔件层由氧化硅形成。
5.根据权利要求1所述的方法，其中，在形成所述多层间隔件的步骤中，
所述非共形牺牲间隔件层包括：
薄部分，其与所述第一导电结构的上部的侧壁相邻，以及
厚部分，其与所述第一导电结构的下部的侧壁相邻并且比所述薄部分厚。
6.根据权利要求1所述的方法，其中，形成所述多层间隔件的步骤包括：
在所述第一导电结构之上形成第一间隔件层；
在所述第一间隔件层之上形成共形牺牲间隔件层；
通过减薄所述共形牺牲间隔件层的一部分来形成所述非共形牺牲间隔件层；以及
在所述非共形牺牲间隔件层之上形成第二间隔件层。
7.根据权利要求6所述的方法，其中，通过减薄所述共形牺牲间隔件层的一部分来形成所述非共形牺牲间隔件层的步骤包括：
在所述共形牺牲间隔件层之上形成被凹陷成低于所述第一导电结构的顶表面的刻蚀阻挡层；
减薄由所述刻蚀阻挡层暴露的所述共形牺牲间隔件层的一部分；以及
去除所述刻蚀阻挡层。
8.根据权利要求1所述的方法，其中，在形成覆盖所述第二导电结构和所述气隙的覆盖层的步骤中，
所述覆盖层包括延伸部分，所述延伸部分延伸以填充所述气隙的上部。
9.根据权利要求1所述的方法，其中，形成所述第二导电结构的步骤包括：
形成与所述多层间隔件自对准的接触孔；
在所述接触孔中形成下插塞；
在所述下插塞之上形成填充所述接触孔的导电材料；以及
使所述导电材料平坦化以在所述下插塞之上形成上插塞。
10.根据权利要求9所述的方法，其中，形成与所述多层间隔件自对准的接触孔的步骤包括：
形成牺牲间隙填充层，其填充在所述多层间隔件之上的相邻第一导电结构之间的空间；
通过刻蚀所述牺牲间隙填充层来形成插塞隔离部分；
形成插塞隔离层以填充所述插塞隔离部分；以及
通过去除所述牺牲间隙填充层的其余部分来形成所述接触孔。
11.根据权利要求1所述的方法，其中，所述第一导电结构包括位线，并且所述第二导电结构包括储存节点接触插塞。
12.根据权利要求1所述的方法，其中，形成所述第一导电结构的步骤包括：
在所述衬底之上形成硬掩模层；
通过刻蚀所述硬掩模层来形成位线接触孔；
形成填充所述位线接触孔的初步插塞；
在所述初步插塞和所述硬掩模层之上顺序地形成导电层和硬掩模层；以及
顺序地刻蚀所述硬掩模层、所述导电层和所述初步插塞，以形成多个第一导电结构，在所述第一导电结构中顺序地层叠位线接触插塞、位线和位线硬掩模。
13.一种半导体器件，包括：
多个位线结构，其被形成为在半导体衬底之上彼此间隔开；
位线间隔件，其被形成在所述位线结构的每个位线结构的两个侧壁上；
多个储存节点接触插塞，其被形成在所述位线结构之间并且与所述半导体衬底接触；
一对线形气隙，其被形成在所述位线结构与所述储存节点接触插塞之间并且平行于所述位线结构的两个侧壁；
覆盖层，其覆盖所述线形气隙并且包括使所述储存节点接触插塞的顶表面开放的开口；以及
导电焊盘，其形成在所述覆盖层的所述开口中并且耦接至所述储存节点接触插塞，
其中，所述一对线形气隙包括与所述位线结构的每个位线结构的下部的侧壁相邻的下气隙和与所述位线结构的每个位线结构的上部的侧壁相邻的上气隙，并且所述上气隙具有比所述下气隙窄的宽度。
14.根据权利要求13所述的半导体器件，还包括：
第一间隔件和第二间隔件，所述第一间隔件和第二间隔件平行于所述位线结构的侧壁，其间具有所述线形气隙。
15.根据权利要求13所述的半导体器件，其中，所述一对线形气隙在所述位线结构的每个位线结构的两个侧壁上具有对称形状。
16.根据权利要求13所述的半导体器件，其中，所述位线结构的每个位线结构包括：
在所述半导体衬底之上的位线接触插塞；
在所述位线接触插塞之上的位线；以及
在所述位线之上的位线硬掩模，
其中，所述下气隙设置在所述位线的两个侧壁上，并且所述上气隙设置在所述位线硬掩模的两个侧壁上。
17.根据权利要求16所述的半导体器件，还包括：
接触孔，所述位线接触插塞被形成在该接触孔中；以及
电介质插塞，其填充在所述位线接触插塞的两个侧壁上的接触孔。
18.根据权利要求13所述的半导体器件，其中，所述储存节点接触插塞包括：
下插塞；
在所述下插塞之上的欧姆接触层；以及
在所述欧姆接触层之上的上插塞，
其中，所述上插塞的顶表面设置在与所述位线结构的顶表面相同的水平处。
19.根据权利要求13所述的半导体器件，其中，所述覆盖层还包括：
延伸部分，其适用于填充所述线形气隙的每个线形气隙的上部。
20.根据权利要求19所述的半导体器件，其中，所述覆盖层的延伸部分具有与所述位线结构的侧壁平行的形状。
CN201910333656.8A 2018-07-13 2019-04-24 具有气隙的半导体器件以及用于制造其的方法 Active CN110718502B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0081930 2018-07-13
KR1020180081930A KR102606784B1 (ko) 2018-07-13 2018-07-13 에어갭을 구비한 반도체장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN110718502A true CN110718502A (zh) 2020-01-21
CN110718502B CN110718502B (zh) 2024-02-20

Family

ID=69138382

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910333656.8A Active CN110718502B (zh) 2018-07-13 2019-04-24 具有气隙的半导体器件以及用于制造其的方法

Country Status (3)

Country Link
US (2) US10930655B2 (zh)
KR (1) KR102606784B1 (zh)
CN (1) CN110718502B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864087A (zh) * 2021-01-08 2021-05-28 长鑫存储技术有限公司 半导体结构及其制作方法
CN113937058A (zh) * 2020-07-14 2022-01-14 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN114023691A (zh) * 2022-01-07 2022-02-08 长鑫存储技术有限公司 半导体结构及其形成方法
CN114078951A (zh) * 2020-08-21 2022-02-22 爱思开海力士有限公司 具有低k间隔件的半导体器件
CN115148672A (zh) * 2021-03-29 2022-10-04 长鑫存储技术有限公司 半导体器件的制造方法
WO2023115803A1 (zh) * 2021-12-21 2023-06-29 长鑫存储技术有限公司 半导体结构及其形成方法
CN116631939A (zh) * 2023-07-14 2023-08-22 长鑫存储技术有限公司 半导体结构的制备方法以及半导体结构
US12111214B2 (en) 2020-06-30 2024-10-08 Changxin Memory Technologies, Inc. Semiconductor device

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867859B2 (en) * 2017-11-17 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having isolation structures with liners
KR102376804B1 (ko) * 2018-03-26 2022-03-21 에스케이하이닉스 주식회사 저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
KR20200072313A (ko) * 2018-12-12 2020-06-22 삼성전자주식회사 집적회로 소자
US11217594B2 (en) * 2019-09-05 2022-01-04 Nanya Technology Corporation Semiconductor device and method for fabricating the same
KR20210155697A (ko) 2020-06-16 2021-12-23 삼성전자주식회사 집적회로 소자
US11456246B2 (en) * 2020-07-21 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
US11508615B2 (en) * 2020-07-30 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
CN114256153B (zh) * 2020-09-23 2024-06-07 长鑫存储技术有限公司 半导体结构形成方法以及半导体结构
US11521974B2 (en) * 2020-11-16 2022-12-06 Nanya Technology Corporation Memory device with different types of capacitors and method for forming the same
US11374093B2 (en) * 2020-11-25 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same
CN114695270A (zh) * 2020-12-30 2022-07-01 长鑫存储技术有限公司 半导体器件的制备方法及半导体器件
KR102578439B1 (ko) * 2021-02-17 2023-09-14 한양대학교 산학협력단 플로팅 디바이스를 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR20230128379A (ko) * 2021-03-12 2023-09-04 창신 메모리 테크놀로지즈 아이엔씨 반도체 구조의 제조 방법 및 반도체 구조
US11825646B2 (en) * 2021-03-18 2023-11-21 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor structure and semiconductor structure
EP4092725B1 (en) * 2021-03-30 2024-09-11 Changxin Memory Technologies, Inc. Memory production method
US20220336466A1 (en) * 2021-04-15 2022-10-20 Changxin Memory Technologies, Inc. Manufacturing method of semiconductor structure and semiconductor structure
KR20230022326A (ko) * 2021-08-05 2023-02-15 삼성전자주식회사 반도체 메모리 소자
CN116133366B (zh) * 2021-08-11 2024-06-07 长鑫存储技术有限公司 半导体结构及其制备方法
CN113707602B (zh) * 2021-08-25 2023-10-27 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
KR20230039869A (ko) 2021-09-14 2023-03-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11984395B2 (en) 2021-09-20 2024-05-14 Sandisk Technologies Llc Semiconductor device containing bit lines separated by air gaps and methods for forming the same
US12096636B2 (en) * 2021-09-20 2024-09-17 Sandisk Technologies Llc Semiconductor device containing bit lines separated by air gaps and methods for forming the same
KR20230088565A (ko) * 2021-12-10 2023-06-20 삼성전자주식회사 반도체 메모리 소자
CN116940106A (zh) * 2022-03-29 2023-10-24 长鑫存储技术有限公司 半导体结构及其制备方法
TWI825786B (zh) * 2022-04-21 2023-12-11 南亞科技股份有限公司 具有不同間距之位元線接觸點的半導體元件
KR20240000740A (ko) * 2022-06-24 2024-01-03 삼성전자주식회사 반도체 장치
TWI845158B (zh) * 2023-02-13 2024-06-11 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW424295B (en) * 1996-06-04 2001-03-01 Harris Corp Integrated circuit air bridge structures and methods of fabricating same
US20070259516A1 (en) * 2006-05-08 2007-11-08 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US20080099823A1 (en) * 2006-10-31 2008-05-01 Hynix Semiconductor Inc. Non-volatile memory device and method of manufacturing the same
US20110183516A1 (en) * 2009-03-26 2011-07-28 Samsung Electronics Co., Ltd. Methods of forming wiring structures
US20120205805A1 (en) * 2011-02-16 2012-08-16 Chan Sun Hyun Semiconductor device and method of manufacturing the same
US20130292847A1 (en) * 2012-05-03 2013-11-07 Byoungdeog Choi Semiconductor Devices and Methods of Manufacturing the Same
KR20150012033A (ko) * 2013-07-24 2015-02-03 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US20150126013A1 (en) * 2013-11-07 2015-05-07 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
US20150262860A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Semiconductor Integrated Circuit Fabrication
US9202774B2 (en) * 2013-07-31 2015-12-01 SK Hynix Inc. Semiconductor device with air gap and method for fabricating the same
US20160181143A1 (en) * 2014-12-18 2016-06-23 SK Hynix Inc. Semiconductor device with air gap and method for fabricating the same
US9536982B1 (en) * 2015-11-03 2017-01-03 International Business Machines Corporation Etch stop for airgap protection

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156451A (ja) 2011-01-28 2012-08-16 Elpida Memory Inc 半導体装置及びその製造方法
KR102036345B1 (ko) 2012-12-10 2019-10-24 삼성전자 주식회사 반도체 소자
KR102017613B1 (ko) 2013-02-19 2019-09-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102014950B1 (ko) * 2013-08-26 2019-08-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102242963B1 (ko) * 2014-05-28 2021-04-23 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102152798B1 (ko) * 2014-03-05 2020-09-07 에스케이하이닉스 주식회사 라인형 에어갭을 구비한 반도체장치 및 그 제조 방법
US10468350B2 (en) 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW424295B (en) * 1996-06-04 2001-03-01 Harris Corp Integrated circuit air bridge structures and methods of fabricating same
US20070259516A1 (en) * 2006-05-08 2007-11-08 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US20080099823A1 (en) * 2006-10-31 2008-05-01 Hynix Semiconductor Inc. Non-volatile memory device and method of manufacturing the same
US20110183516A1 (en) * 2009-03-26 2011-07-28 Samsung Electronics Co., Ltd. Methods of forming wiring structures
US20120205805A1 (en) * 2011-02-16 2012-08-16 Chan Sun Hyun Semiconductor device and method of manufacturing the same
US20130292847A1 (en) * 2012-05-03 2013-11-07 Byoungdeog Choi Semiconductor Devices and Methods of Manufacturing the Same
KR20150012033A (ko) * 2013-07-24 2015-02-03 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9202774B2 (en) * 2013-07-31 2015-12-01 SK Hynix Inc. Semiconductor device with air gap and method for fabricating the same
US20150126013A1 (en) * 2013-11-07 2015-05-07 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
US20150262860A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Semiconductor Integrated Circuit Fabrication
US20160181143A1 (en) * 2014-12-18 2016-06-23 SK Hynix Inc. Semiconductor device with air gap and method for fabricating the same
US9536982B1 (en) * 2015-11-03 2017-01-03 International Business Machines Corporation Etch stop for airgap protection

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12111214B2 (en) 2020-06-30 2024-10-08 Changxin Memory Technologies, Inc. Semiconductor device
CN113937058A (zh) * 2020-07-14 2022-01-14 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN113937058B (zh) * 2020-07-14 2023-01-31 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN114078951A (zh) * 2020-08-21 2022-02-22 爱思开海力士有限公司 具有低k间隔件的半导体器件
CN112864087A (zh) * 2021-01-08 2021-05-28 长鑫存储技术有限公司 半导体结构及其制作方法
WO2022148067A1 (zh) * 2021-01-08 2022-07-14 长鑫存储技术有限公司 半导体结构及其制作方法
CN115148672A (zh) * 2021-03-29 2022-10-04 长鑫存储技术有限公司 半导体器件的制造方法
WO2023115803A1 (zh) * 2021-12-21 2023-06-29 长鑫存储技术有限公司 半导体结构及其形成方法
CN114023691A (zh) * 2022-01-07 2022-02-08 长鑫存储技术有限公司 半导体结构及其形成方法
CN114023691B (zh) * 2022-01-07 2022-04-19 长鑫存储技术有限公司 半导体结构及其形成方法
CN116631939A (zh) * 2023-07-14 2023-08-22 长鑫存储技术有限公司 半导体结构的制备方法以及半导体结构
CN116631939B (zh) * 2023-07-14 2023-12-12 长鑫存储技术有限公司 半导体结构的制备方法以及半导体结构

Also Published As

Publication number Publication date
US20200020697A1 (en) 2020-01-16
US11538812B2 (en) 2022-12-27
KR20200007609A (ko) 2020-01-22
CN110718502B (zh) 2024-02-20
KR102606784B1 (ko) 2023-11-28
US20210134808A1 (en) 2021-05-06
US10930655B2 (en) 2021-02-23

Similar Documents

Publication Publication Date Title
CN110718502B (zh) 具有气隙的半导体器件以及用于制造其的方法
KR102444707B1 (ko) 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
KR102705036B1 (ko) 반도체 메모리 장치
KR102376804B1 (ko) 저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
US9543308B2 (en) Semiconductor device
US8642466B2 (en) Semiconductor device with air gap and method for fabricating the same
US8309416B2 (en) Semiconductor device with buried bit lines interconnected to one-side-contact and fabrication method thereof
CN110797345B (zh) 垂直存储器件
US10141200B2 (en) Methods of manufacturing semiconductor devices
KR20160074306A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US8643098B2 (en) Method for fabricating semiconductor device with side contact
US11201156B2 (en) Semiconductor devices and methods for fabricating the same
US20210320008A1 (en) Method for fabricating semiconductor device
CN114078951A (zh) 具有低k间隔件的半导体器件
US20220406789A1 (en) Semiconductor device and method for fabricating the same
CN115621195A (zh) 半导体器件及其制造方法
US11751381B2 (en) Semiconductor device and fabrication method of the same
US20240074165A1 (en) Semiconductor device and method for fabricating the same
US11895828B2 (en) Semiconductor memory device
US12131950B2 (en) Method for fabricating a semiconductor device
TW202423258A (zh) 半導體裝置
TW202308104A (zh) 半導體裝置
CN115707246A (zh) 半导体装置和制造该半导体装置的方法
CN115548017A (zh) 包括源/漏层的半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant