KR20230128379A - 반도체 구조의 제조 방법 및 반도체 구조 - Google Patents

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제 바이
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

본 출원의 실시예는 반도체 제조 기술 분야에 속하고, 반도체 구조의 제조 방법 및 반도체 구조에 관한 것으로서, 반도체 구조의 성능을 향상시키기 위한 것이다. 상기 반도체 구조의 제조 방법은, 기판 위에 비트 라인 구조를 형성하는 단계 - 비트 라인 구조는 순차적으로 적층 설치된 도전층, 과도층 및 커버층을 포함하고, 과도층의 너비는 도전층의 너비보다 작음 - ; 및 도전층의 상단면 및 과도층의 측면에 에어갭을 형성하는 단계를 포함한다. 에어갭은, 커버층이 도전층에 미치는 영향을 줄임으로써 도전층의 저항이 증가되는 것을 방지할 수 있을 뿐만 아니라, 비트 라인 구조와 주변 구조 간의 기생 커패시터를 저하시킬 수 있음으로써, 반도체 구조의 성능을 향상시킨다.

Description

반도체 구조의 제조 방법 및 반도체 구조
본 출원은 2021년 3월 12일에 중국 특허청에 제출한 출원번호가 202110269749.6이고, 출원의 명칭이 "반도체 구조의 제조 방법 및 반도체 구조"인 중국 특허 출원의 우선권을 주장하는 바, 상기 특허 출원의 전부 내용은 참조로서 본 발명에 인용된다.
본 출원의 실시예는 반도체 제조 기술 분야에 관한 것으로서, 특히 반도체 구조의 제조 방법 및 반도체 구조에 관한 것이다.
저장 기기 기술이 갈수록 발전함에 따라, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM으로 약칭됨)는 밀도가 비교적 높고 읽기 및 판독과 쓰기 속도가 비교적 빠르기에 다양한 전자 기기에 점차적으로 적용된다. 동적 랜덤 액세스 메모리는 비트 라인 구조, 커패시터 구조 및 트랜지스터 구조를 포함하고, 비트 라인 구조, 커패시터 구조는 각각 트랜지스터 구조에 연결되고, 트랜지스터 구조를 통해 커패시터 구조 내에 저장된 데이터를 판독하는 것을 제어한다.
그러나, 현재 동적 랜덤 액세스 메모리의 성능은 여전히 향상되어야 한다.
제1 측면에 있어서, 본 출원의 실시예는 반도체 구조의 제조 방법을 제공하고, 상기 반도체 구조의 제조 방법은,
기판을 제공하는 단계;
상기 기판 위에 이격 분포된 특정 개수의 비트 라인 구조를 형성하는 단계 - 상기 비트 라인 구조는 순차적으로 적층 설치된 도전층, 과도층 및 커버층을 포함하고, 상기 과도층의 너비는 상기 도전층의 너비보다 작음 - ; 및
상기 도전층의 상단면 및 상기 과도층의 측면에 에어갭을 형성하는 단계를 포함한다.
일부 실시에 있어서, 상기 커버층의 너비는 상기 도전층의 너비보다 크고; 상기 에어갭은 상기 도전층의 측면에 돌출된다.
제2 측면에 있어서, 본 출원의 실시예는 반도체 구조를 더 제공하고, 상기 반도체 구조는,
기판; 상기 기판 위에 이격 분포된 복수 개의 비트 라인 구조; 및 에어갭을 포함하고,
상기 비트 라인 구조는 순차적으로 적층 설치된 도전층, 과도층 및 커버층을 포함하고, 상기 과도층의 너비는 상기 도전층의 너비보다 작으며;
상기 에어갭은 상기 도전층의 상단면 및 상기 과도층의 측면에 위치한다.
본 실시예가 제공한 반도체 구조의 제조 방법 및 반도체 구조는, 기판 위에 특정 개수의 비트 라인 구조가 분포되고, 비트 라인 구조는 순차적으로 적층 설치된 도전층, 과도층 및 커버층을 포함하고, 과도층의 너비는 도전층의 너비보다 작고; 도전층의 상단면 및 과도층의 측면에 에어갭을 형성한다. 도전층의 상단면 및 과도층의 측면에 에어갭을 형성하는 것을 통해, 커버층이 도전층 사이에 미치는 영향을 줄임으로써 도전층의 저항이 증가되는 것을 방지할 수 있고, 비트 라인 구조와 주변 구조 간의 기생 커패시터를 저하시킬 수 있음으로써, 반도체 구조의 성능을 향상시킨다.
본 발명의 실시예 또는 현재의 기술에서의 기술 방안을 더욱 상세하게 설명하기 위해, 아래에서는 실시예 또는 현재 기술 설명에 사용하게 될 도면을 간단하게 설명하며, 아래에서 서술하는 도면은 본 출원의 일부 실시예이며, 본 분야 통상의 기술자가 창조성 노동을 부여하지 않는 전제하에서, 이러한 도면에 따라 다른 도면을 얻을 수 있음은 자명한 것이다.
도 1은 본 출원의 실시예에서 제공한 반도체 구조의 제조 방법의 흐름도이다.
도 2는 출원의 실시예에서 제공한 반도체 구조의 제조 방법에서 마스크층을 형성한 이후의 구조 예시도이다.
도 3은 본 출원의 실시예에서 제공한 반도체 구조의 제조 방법에서 그루브를 형성한 이후의 구조 예시도이다.
도 4는 본 출원의 실시예에서 제공한 반도체 구조의 제조 방법에서 절연 밀봉층을 형성한 이후의 구조 예시도이다.
도 5는 본 출원의 실시예에서 제공한 반도체 구조의 구조 예시도이다.
본 출원의 실시예의 목적, 기술적 해결수단 및 장점을 더욱 명확하게 하기 위해, 아래에, 본 출원의 실시예에서의 도면과 결합하여, 본 출원의 실시예에서의 기술적 해결수단에 대해 명확하고 완전하게 설명하며, 설명된 실시예는 본 출원의 전부 실시예가 아닌 일부 실시예라는 것은 명백하다. 본 출원의 실시예에 기반하여, 본 분야의 통상의 기술자가 창조성 노동을 부여하지 않은 전제 하에서 얻은 다른 실시예는 전부 본 출원의 청구 범위에 속한다.
본 실시예는 반도체 구조의 제조 방법 및 반도체 구조를 제공하고, 반도체 구조의 성능을 향상시키기 위한 것이다.
도 1에 도시된 바와 같이, 본 실시예에서 제공한 반도체 구조의 제조 방법은 아래와 같은 단계를 포함한다.
단계 S101에 있어서, 기판을 제공한다.
여기서, 기판은 후속 막층의 기초로 사용되어, 후속 막층을 지탱하는 역할을 할 수 있다. 예시적으로, 기판의 재질은 반도체 재료일 수 있고, 예시적으로, 규소, 게르마늄, 규소 게르마늄 등을 포함하며, 본 실시예는 기판의 재질에 대해 한정하지 않는다.
도 2 내지 도 5를 참조하면, 트랜지스터 구조를 용이하게 형성하기 위해, 기판(도면에는 도시되지 않음) 위에는 이격 설치된 얕은 트렌치 격리 구조(10) 및 활성 영역 구조(20)가 형성될 수 있다.
본 실시예에서 제공한 반도체 구조의 제조 방법은, 기판을 형성한 이후 아래와 같은 단계를 더 포함한다.
단계 S102에 있어서, 기판 위에 이격 분포된 특정 개수의 비트 라인 구조를 형성하고, 비트 라인 구조는 순차적으로 적층 설치된 도전층, 과도층 및 커버층을 포함하고, 과도층의 너비는 도전층의 너비보다 작다.
계속하여 도 2 내지 도 5를 참조하면, 도전층(301), 과도층(302) 및 커버층(3031)의 적층 설치는, 과도층(302)이 커버층(3031) 및 도전층(301) 사이에 위치하고, 도전층(301)이 기판에 가깝게 설치되는 것이다. 예를 들어, 도전층(301)은 활성 구조(20)에 연결될 수 있고, 예시적으로, 활성 구조(20)의 소스 또는 게이트에 연결될 수 있다.
도전층(301)을 형성하는 구체적인 단계는, 도 2에 도시된 바와 같이, 도전 초기층(311)을 형성하는 단계를 포함할 수 있고, 예를 들어, 기판으로부터 멀리 떨어진 방향으로 제1 도전 초기층(3111), 도전 접촉 초기층(3112) 및 제2 도전 초기층(3113)을 순차적으로 적층 형성하는 단계를 포함할 수 있고, 여기서, 도전 접촉 초기층(3112)은 제1 도전 초기층(3111) 및 제2 도전 초기층(3113) 사이에 위치하고, 도전 접촉 초기층(3112)은 제1 도전 초기층(3111) 및 제2 도전 초기층(3113)을 구성하는 재질이 침투가 발생하는 것을 방지할 수 있고, 제1 도전 초기층(3111) 및 제2 도전 초기층(3113) 간의 접촉 저항을 저하시킬 수도 있다. 예시적으로, 제1 도전 초기층(3111)의 재질은 다결정 규소를 포함할 수 있고, 제2 도전 초기층(3113)의 재질은 텅스텐을 포함할 수 있으며, 도전 접촉 초기층(3112)의 재질은 질화 티타늄 또는 질화 텅스텐 등을 포함할 수 있다.
일부 실시에 있어서, 과도층(302)의 너비는 도전층(301)의 너비(도 3에 도시된 방위를 예로 들면, 너비는 수평 방향의 크기임)보다 작고; 도전 초기층(311)을 형성한 이후, 적층된 과도 초기층(312) 및 커버 초기층(313)을 형성하고, 커버 초기층(313) 위에 마스크 패턴을 구비하는 마스크층(50)을 형성하며; 도 3에 도시된 바와 같이, 이후 마스크층(50)을 마스크로 하여 커버 초기층(313)을 에칭하고, 과도 초기층(312) 및 도전 초기층(311)을 에칭하여, 커버층(3031), 과도층(302) 및 도전층(301)을 형성하고; 이때의 커버층(3031), 과도층(302) 및 도전층(301)의 너비는 동일하다. 이후, 횡방향으로 과도층(302)을 에칭하여, 일부 과도층(302)을 제거하고, 그루브(304)를 형성할 수 있음으로써, 최종적으로 형성된 과도층(302)의 너비로 하여금 도전층(301)의 너비보다 작도록 한다. 예시적으로, 습식 공정을 이용하여 일부 과도층(302)을 제거할 수 있다. 다른 예에 있어서, 마스크층(50)을 마스크로 하여 커버 초기층(313), 과도 초기층(312) 및 도전 초기층(311)을 에칭할 때 커버층(3031) 아래에 위치하는 일부 과도 초기층(312)을 동기화 에칭할 수도 있음으로써, 형성된 과도층(302)의 너비로 하여금 도전층(301)의 너비보다 작도록 한다. 예시적으로, 과도 초기층(312)을 에칭하는 경우, 과도 초기층(312)이 도전 초기층(311) 및 커버 초기층(313)과의 에칭 선택비가 비교적 높은 기체를 선택하여 에칭을 수행하여, 너비 방향을 따라 커버층(3031) 바로 아래에 위치하는 일부 과도 초기층(312)을 에칭할 수 있음으로써, 최종적으로 형성된 과도층(302)의 너비로 하여금 도전층(301)의 너비보다 작도록 한다.
본 실시예에 있어서, 특정 개수의 비트 라인 구조(30)는 이격 분포되고, 예시적으로, 특정 개수의 비트 라인 구조(30)는 기판과 평행되는 방향을 따라 선형으로 연장되고, 복수 개의 비트 라인 구조(30)는 기판과 평행되는 동일한 평면 내에 위치할 수 있으며, 특정 개수의 비트 라인 구조(30)는 평행되고 이격 설치된다. 물론, 본 실시예에서의 비트 라인 구조(30)는 또한 다른 형태로 기판 위에 분포될 수 있으며, 본 실시예는 이에 대해 구체적으로 한정하지 않는다.
본 실시예에서 제공한 반도체 구조의 제조 방법은, 이격 분포된 특정 개수의 비트 라인 구조(30)를 형성한 이후 아래와 같은 단계를 더 포함한다.
단계 S103에 있어서, 도전층의 상단면 및 과도층의 측면에 에어갭을 형성한다.
도 4 내지 도 5에 도시된 바와 같이, 예시적으로, 비트 라인 구조(30)에서 과도층(302)의 너비는 도전층(301)의 너비보다 작음으로써, 비트 라인 구조(30)로 하여금 너비 방향을 따라 과도층(302)의 양측에 그루브(304)를 형성하도록 한다. 에어갭(305)을 형성하기 위해, 비트 라인 구조(30)는 도전층(301)의 측벽 및 커버층(3031) 측벽을 커버하는 절연 밀봉층(3032)을 포함할 수 있고, 이때 절연 밀봉층(3032)은 그루브(304)를 폐쇄하여, 과도층(302)의 너비 방향을 따른 양측에 위치하는 에어갭(305)을 형성한다.
예를 들어, CVD 또는 ALD의 방식을 사용하여 절연 밀봉층(3032)을 형성할 수 있고, 동시에 절연 밀봉층(3032)이 그루브(304)를 충만하는 것을 방지하여, 절연 밀봉층(3032), 도전층(301), 과도층(302) 및 커버층(3031) 사이에 에어갭(305)이 둘러싸여 설치되도록 한다.
예시적으로, 절연 밀봉층(3032)의 재질은 커버층(3031)의 재질과 동일할 수 있고, 예를 들어 절연 밀봉층(3032) 및 커버층(3031)의 재질은 모두 질화 규소, 산화 규소 등일 수 있고; 절연 밀봉층(3032) 및 커버층(3031)의 재질은 동일하고, 절연 밀봉층(3032)을 형성한 이후, 커버층(3031) 및 절연 밀봉층(3032)으로 하여금 일체형 구조를 형성하도록 할 수 있어, 피복층(303)의 강도를 향상시킨다.
본 실시예가 제공한 반도체 구조의 제조 방법은, 기판 위에 특정 개수의 비트 라인 구조(30)가 분포되고, 비트 라인 구조(30)는 순차적으로 적층 설치된 도전층(301), 과도층(302) 및 커버층(3031)을 포함하고, 과도층(302)의 너비는 도전층(301)의 너비보다 작고; 도전층(301)의 상단면 및 과도층(302)의 측면에 에어갭(305)을 형성한다. 도전층(301)의 상단면 및 과도층(302)의 측면에 에어갭(305)을 형성하는 것을 통해, 커버층(3031)이 도전층(301)에 대한 영향을 줄일 수 있고, 예를 들어, 커버층(3031)의 재질이 질화 규소이고, 도전층(301)의 재질이 텅스텐일 경우, 에어갭(305)의 존재는 커버층(3031) 중의 질소가 도전층(301)으로 이동하여 도전층(301)을 질화시켜 질화 텅스텐으로 형성되는 정도를 감소시키고, 도전층(301)의 저항이 증가되는 것을 방지할 수 있으며, 이와 동시에, 비트 라인 구조(30)와 주변 구조 간의 기생 커패시터를 저하시킬 수 있음으로써, 반도체 구조의 성능을 향상시킨다.
일부 실시에 있어서, 커버층(3031)의 너비는 도전층(301)의 너비보다 클 수 있고; 형성된 에어갭(305)은 도전층(301)의 측면에 돌출될 수 있다. 이와 같이 설치하면, 에어갭(305)과 도전층(301) 상단면의 접촉 면적을 증가시켜, 도전층(301) 상단면에 대한 보호 효과를 향상시킬 수 있고; 이와 동시에, 에어갭(305)의 체적을 향상시켜, 비트 라인 구조(30) 및 주변 구조(예를 들어 도전 플러그(40)) 간의 기생 커패시터를 추가로 개선시킬 수 있다.
계속하여 도 5를 참조하면, 본 실시예에서 제공한 반도체 구조의 제조 방법은, 비트 라인 구조(30) 간의 기판 위에 도전 플러그(40)를 형성하는 단계를 더 포함하고, 도전 플러그(40)는 인접한 비트 라인 구조(30) 사이에 위치하고, 도전 플러그(40)는 활성 영역 구조(20)를 연결하기 위한 것이다. 반도체 구조가 동적 랜덤 액세스 메모리인 구현 방식에 있어서, 도전 플러그(40)는 또한 커패시터 저장 구조를 연결하기 위한 것이다.
예시적으로, 도전 플러그(40)는 기판과 수직되는 방향을 따라 순차적으로 적층 설치된 제1 도전부(401) 및 제2 도전부(402)를 포함하고, 다시 말해, 제2 도전부(402)는 제1 도전부(401)의 위에 위치하고, 여기서 제1 도전부(401)는 활성 영역 구조(20)에 연결되고, 제2 도전부(402)는 커패시터를 연결하기 위한 것일 수 있다. 예시적으로, 제1 도전부(401)의 재질은 다결정 규소 등을 포함할 수 있고, 제2 도전부(402)의 재질은 텅스텐 등을 포함할 수 있으며, 제1 도전부(401) 및 제2 도전부(402)의 재질이 상호 침투되는 것을 방지하기 위해, 제1 도전부(401) 및 제2 도전부(402) 사이에 도전 저항막을 설치할 수 있고, 도전 저항막의 재질은 질화 티타늄 등을 포함할 수 있다.
여기서, 제2 도전부(402)의 하단은 비트 라인 구조(30)를 향하는 경사면(4021)을 구비한다.
일부 실시에 있어서, 경사면(4021)의 하단은 도전층(301)의 상단보다 높고, 경사면(4021)의 상단은 과도층(302)의 상단보다 낮다. 이는, 과도층(302)의 상단으로 하여금 경사면(4021)의 상단 및 하단 사이에 위치하도록 한다. 이때 형성된 도전층(301)은 최대한 높을 수 있고, 비교적 작은 저항을 구비한다.
예를 들어, 제2 도전부(402)의 하단은 바닥면(4024), 제1 직면(4022) 및 제2 직면(4023)을 더 포함하고, 바닥면(4024)은 제1 도전부(401)의 상단면에 직접 접촉되고, 바닥면(4024)의 양단은 각각 제1 직면(4022) 및 제2 직면(4023)에 연결되고; 여기서, 제1 직면(4022)은 또한 경사면(4021)에 연결된다.
상기 구현 방식에 있어서, 과도층(302)의 꼭지각과 경사면(4021)의 수직 거리는 도전층(301)의 꼭지각과 경사면(4021)의 수직 거리보다 작다. 여기서 과도층(302)의 꼭지각은, 기판에 수직되고 비트 라인 구조(30)의 연장 방향에 수직인 단면(도 5에 도시된 단면)에서, 과도층(302)의 꼭대기가 경사면(4021)에 가까운 제1 꼭지점(a)이고; 과도층(302)의 꼭지각과 경사면(4021)의 수직 거리는 제1 꼭지점(a)에서 경사면(4021) 사이의 수직 거리(d1)이다. 상응하게, 도전층(301)의 꼭지각은, 기판에 수직되고 비트 라인 구조(30)의 연장 방향에 수직인 단면(도 5에 도시된 단면)에서, 도전층(301)의 꼭대기가 경사면(4021)에 가까운 제2 꼭지점(b)이며; 도전층(301)의 꼭지각과 경사면(4021) 사이의 거리는 제2 꼭지점(b)에서 경사면(4021) 사이의 수직 거리(d2)이다.
다른 예에 있어서, 과도층(302)의 꼭지각과 경사면(4021)의 수직 거리(d1)는 도전층(301)의 꼭지각과 경사면(4021)의 수직 거리(d2)보다 크다. 이와 같이 설치하면, 과도층(302)이 도체일 경우, 비트 라인 구조(30)의 저항을 줄일 수 있을 뿐만아니라, 비트 라인 구조(30) 및 접촉 플러그(40) 간의 기생 커패시터를 추가로 저하시킬 수 있다.
본 실시예에 있어서, 과도층(302)의 너비는 도전층(301) 너비의 2/3 내지 3/4이고, 이와 같이 설치하면, 커버층(3031)이 도전층(301)에 대한 영향을 줄일 수 있음으로써, 커버층(3031)에 대한 지탱력을 보장하고, 과도층(302)의 너비가 너무 작음으로 인해 커버층(3031)이 무너지는 것을 방지할 수 있다.
본 실시예에서 제공한 과도층(302)의 재질은 메탈 리치 질화물(예를 들어 질화 텅스텐, 질화 몰리브덴, 질화 티타늄 등) 또는 메탈 리치 규화물(예를 들어 규화 티타늄, 규화 텅스텐 등)을 포함할 수 있다. 이와 같이 설치하면, 메탈 리치 질화물 및 메탈 리치 규화물은 커버층(3031)에서 도전층(301)으로 이동한 질소 원자를 포획할 수 있음으로써, 도전층(301)이 커버층(3031)에 대한 영향을 추가로 방지하여, 도전층(301)의 저항이 커지는 것을 방지한다. 예를 들어, 메탈 리치 질화물은 2, 3, 4, 5, 6, 7 등과 같이 금속 원자 및 질소 원자의 몰비가 1보다 큰 것을 가리키고; 메탈 리치 규화물은 2, 3, 4, 5, 6, 7 등과 같이 금속 원자 및 규소 원자의 몰비가 1보다 큰 것을 가리킨다.
계속하여 도 5를 참조하면, 본 실시예는 반도체 구조를 더 제공하고, 상기 어느 한 실시예에서 제공한 반도체 구조의 제조 방법을 통해 제조하여 얻을 수 있으며, 반도체 구조의 비트 라인 구조로 하여금 순차적으로 적층 설치된 도전층(301), 과도층(302) 및 커버층(3031)을 포함하도록 하고, 과도층(302)의 너비는 도전층(301)의 너비보다 작으며; 또한, 도전층(301)의 상단면 및 과도층(302)의 측면에 에어갭(305)을 형성하도록 한다. 과도층(302) 및 에어갭(305)은 커버층(3031)이 도전층(301)에 대한 영향을 줄일 수 있음으로써 도전층(301)의 저항이 증가되는 것을 방지하고, 반도체 구조의 성능을 향상시킨다.
본 실시예에서 제공한 반도체 구조는 기판 및 기판 위에 이격 분포된 특정 개수의 비트 라인 구조를 포함하고, 비트 라인 구조는 순차적으로 적층 설치된 도전층(301), 과도층(302) 및 커버층(3031)을 포함하고, 과도층(302)의 너비는 도전층(301)의 너비보다 작다.
예시적으로, 기판의 재질은 규소, 게르마늄, 규소 게르마늄 등을 포함할 수 있으며, 본 실시예는 기판의 재질에 대해 한정하지 않는다. 트랜지스터 구조를 용이하게 형성하기 위해, 기판 위에는 이격 설치된 얕은 트렌치 격리 구조(10) 및 활성 영역 구조(20)가 형성될 수 있다.
도전층(301), 과도층(302) 및 커버층(3031)의 적층 설치는, 과도층(302)이 커버층(3031) 및 도전층(301) 사이에 위치하고, 도전층(301)이 기판에 가깝게 설치되는 것이다. 도전층(301)은 기판으로부터 멀리 떨어진 방향으로 순차적으로 적층 형성된 제1 도전층(3011), 도전 접촉층(3012) 및 제2 도전층(3013)을 포함할 수 있고, 여기서, 도전 접촉층(3012)은 제1 도전층(3011) 및 제2 도전층(3013) 사이에 위치하고, 도전 접촉층(3012)은 제1 도전층(3011) 및 제2 도전층(3013)을 구성하는 재질이 침투가 발생하는 것을 방지할 수 있다. 예시적으로, 제1 도전층(3011)의 재질은 다결정 규소를 포함할 수 있고, 제2 도전층(3013)의 재질은 텅스텐을 포함할 수 있으며, 도전 접촉층(3012)의 재질은 질화 티타늄을 포함할 수 있다.
본 실시예에 있어서, 특정 개수의 비트 라인 구조는 이격 분포되고, 예시적으로, 특정 개수의 비트 라인 구조는 기판과 평행되는 방향을 따라 선형으로 연장되고, 특정 개수의 비트 라인 구조는 기판과 평행되는 동일한 평면 내에 위치할 수 있으며, 특정 개수의 비트 라인 구조는 평행되고 이격 설치된다. 물론, 본 실시예에서의 비트 라인 구조는 또한 다른 형태로 기판 위에 분포될 수 있으며, 본 실시예는 이에 대해 구체적으로 한정하지 않는다.
계속하여 도 5를 참조하면, 에어갭(305)은 도전층(301)의 상단면 및 과도층(302)의 측면에 위치한다. 다시 말해, 과도층(302)의 측면 및 도전층(301)의 상단면 사이에 에어갭(305)을 형성한다.
일부 구현 방식에 있어서, 피복층(303)은 과도층(302) 상부에 위치하는 커버층(3031) 및 커버층(3031)의 측벽 및 도전층(301)의 측벽을 커버하는 절연 밀봉층(3032)을 포함할 수 있고; 과도층(302)의 너비가 도전층(301)의 너비보다 작기 때문에, 과도층(302)의 양측에 그루브를 형성할 수 있고; 절연 밀봉층을 형성한 이후, 절연 밀봉층(3032)은 그루브 위를 커버하여 에어갭(305)을 형성한다.
일부 실시에 있어서, 커버층(3031)의 너비는 도전층(301)의 너비보다 크다.
일부 실시에 있어서, 에어갭(305)은 도전층(301)의 측면에 돌출되고, 다시 말해, 에어갭(305)은 도전층(301)의 측면에서 외부로 돌출되며, 이와 같이 설치하면, 에어갭(305)과 도전층(301) 상단면의 접촉 면적을 증가시켜, 도전층(301)의 상단면에 대한 보호 효과를 향상시킬 수 있고; 이와 동시에, 에어갭(305)의 체적을 향상시켜, 비트 라인 구조(30) 및 주변 구조(예를 들어 도전 플러그(40)) 간의 기생 커패시터를 추가로 개선시킬 수 있다.
계속하여 도 5를 참조하면, 본 실시예에서 제공한 반도체 구조는, 비트 라인 구조(30) 사이에 위치하는 도전 플러그(40)를 더 포함하고, 도전 플러그(40)는 인접한 비트 라인 구조(30) 사이에 위치하고, 도전 플러그(40)는 활성 영역 구조(20)를 연결하기 위한 것이다. 반도체 구조가 동적 랜덤 액세스 메모리인 구현 방식에 있어서, 도전 플러그(40)는 또한 커패시터 저장 구조를 연결하기 위한 것이다.
예시적으로, 도전 플러그(40)는 기판과 수직되는 방향을 따라 순차적으로 적층 설치된 제1 도전부(401) 및 제2 도전부(402)를 포함하고, 다시 말해, 제2 도전부(402)는 제1 도전부(401)의 위에 위치하고, 여기서 제1 도전부(401)는 활성 영역 구조(20)에 연결되고, 제2 도전부(402)는 커패시터 저장 구조를 연결하기 위한 것이다. 예시적으로, 제1 도전부(401)의 재질은 다결정 규소 등을 포함할 수 있고, 제2 도전부(402)의 재질은 텅스텐 등을 포함할 수 있으며, 제1 도전부(401) 및 제2 도전부(402)의 재질이 상호 침투되는 것을 방지하기 위해, 제1 도전부(401) 및 제2 도전부(402) 사이에 도전 저항막을 설치할 수 있고, 도전 저항막의 재질은 질화 티타늄 등을 포함할 수 있다.
여기서, 제2 도전부(402)의 하단은, 비트 라인 구조(30)를 향하는 경사면(4021)을 구비하고, 경사면(4021)의 하단은 도전층(301)의 상단보다 높고 과도층(302)의 상단보다 낮음으로써, 과도층(302)의 상단으로 하여금 경사면(4021)의 상단 및 하단 사이에 위치하도록 한다.
예시적으로, 제2 도전부(402)의 하단은 바닥면(4024), 제1 직면(4022) 및 제2 직면(4023)을 더 포함하고, 바닥면(4024)은 제1 도전부(401)의 상단면에 직접 접촉되고, 바닥면(4024)의 양단은 각각 제1 직면(4022) 및 제2 직면(4023)에 연결되고; 여기서, 제1 직면(4022)은 또한 경사면(4021)에 연결되며, 제1 직면(4022) 및 제2 직면(4023)을 설치하는 것을 통해, 과도층(302)과 도전 플러그(40)의 제2 도전부(402) 간의 거리를 추가로 증가시킬 수 있음으로써, 양자 간의 기생 커패시터를 저하시킬 수 있고, 이와 동시에 단락 결함을 즐이고, 수율을 향상시킬 수 있다.
상기 구현 방식에 있어서, 과도층(302)의 꼭지각과 경사면(4021)의 수직 거리는 도전층(301)의 꼭지각과 경사면(4021)의 수직 거리보다 작다. 여기서 과도층(302)의 꼭지각은, 기판에 수직되고 비트 라인 구조(30)의 연장 방향에 수직인 단면(도 5에 도시된 단면)에서, 과도층(302)의 꼭대기가 경사면(4021)에 가까운 제1 꼭지점(a)이고; 과도층(302)의 꼭지각과 경사면(4021)의 수직 거리는 제1 꼭지점(a)에서 경사면(4021) 사이의 수직 거리(d1)이다. 상응하게, 도전층(301)의 꼭지각은 기판에 수직되고 비트 라인 구조(30)의 연장 방향에 수직인 단면(도 5에 도시된 단면)에서, 도전층(301)의 꼭대기가 경사면(4021)에 가까운 제2 꼭지점(b)이며; 도전층(301)의 꼭지각과 경사면(4021) 사이의 거리는 제2 꼭지점(b)에서 경사면(4021) 사이의 수직 거리(d2)이다.
다른 예에 있어서, 과도층(302)의 꼭지각과 경사면(4021)의 수직 거리(d1)는 도전층(301)의 꼭지각과 경사면(4021)의 수직 거리(d2)보다 크다. 이와 같이 설치하면, 과도층(302)이 도체일 경우, 비트 라인 구조(30)의 저항을 줄일 수 있을 뿐만아니라, 비트 라인 구조(30) 및 접촉 플러그(40) 간의 기생 커패시터를 추가로 저하시킬 수 있다.
본 실시예에 있어서, 과도층(302)의 너비는 도전층(301) 너비의 2/3 내지 3/4이고, 이와 같이 설치하면, 커버층(3031)이 도전층(301)에 대한 영향을 저하시킬 수 있음으로써, 커버층(3031)에 대한 지탱력을 보장하고, 과도층(302)의 너비가 너무 작음으로 인해 커버층(3031)이 무너지는 것을 방지할 수 있다.
본 실시예에서 제공한 과도층(302)의 재질은 메탈 리치 질화물(예를 들어 질화 텅스텐, 질화 몰리브덴, 질화 티타늄 등) 또는 메탈 리치 규화물(예를 들어 규화 티타늄, 규화 텅스텐 등)을 포함할 수 있다. 이와 같이 설치하면, 메탈 리치 질화물 및 메탈 리치 규화물은 커버층(3031)에서 도전층(301)으로 이동한 질소 원자를 포획할 수 있음으로써, 도전층(301)이 커버층(3031)에 대한 영향을 추가로 저하시켜, 도전층(301)의 저항이 커지는 것을 방지한다. 예를 들어, 커버층(3031)은 질화 규소 등을 포함할 수 있다.
마지막으로 설명할 것은, 이상의 각 실시예는 다만 본 출원의 기술적 해결수단을 설명하기 위해서이며, 이를 한정하는 것은 아니며, 전술한 각 실시예를 참조하여 본 출원에 대해 상세한 설명을 진행하였으나, 본 기술분야의 통상의 기술자는, 전술한 각 실시예에서 설명한 기술적 해결수단에 대해 여전히 수정을 진행할 수 있으며, 또는, 일부 또는 전부 기술특징에 대해 동등한 교체를 진행할 수 있으며, 이러한 수정 또는 교체는 상응한 기술적 해결수단의 본질이 본 출원의 각 실시예의 기술적 해결수단의 범위를 벗어나지 않음을 이해해야 한다.

Claims (15)

  1. 반도체 구조의 제조 방법으로서,
    기판을 제공하는 단계;
    상기 기판 위에 이격 분포된 특정 개수의 비트 라인 구조를 형성하는 단계 - 상기 비트 라인 구조는 순차적으로 적층 설치된 도전층, 과도층 및 커버층을 포함하고, 상기 과도층의 너비는 상기 도전층의 너비보다 작음 - ; 및
    상기 도전층의 상단면 및 상기 과도층의 측면에 에어갭을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  2. 제1항에 있어서,
    상기 커버층의 너비는 상기 도전층의 너비보다 크고;
    상기 에어갭은 상기 도전층의 측면에 돌출되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 구조의 제조 방법은,
    상기 비트 라인 구조 사이의 상기 기판 위에 제1 도전부 및 제2 도전부를 포함하는 도전 플러그를 형성하는 단계를 더 포함하고, 상기 제2 도전부는 상기 제1 도전부의 위에 형성되고;
    상기 제2 도전부의 하단은 상기 비트 라인 구조를 향하는 경사면을 구비하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  4. 제3항에 있어서,
    상기 제2 도전부의 하단은 바닥면, 제1 직면 및 제2 직면을 더 포함하고, 상기 바닥면은 상기 제1 도전부의 상단면에 직접 접촉되고, 상기 바닥면의 양단은 각각 상기 제1 직면 및 상기 제2 직면에 연결되며;
    상기 제1 직면은 또한 상기 경사면에 연결되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  5. 제3항에 있어서,
    상기 과도층의 꼭지각과 상기 경사면의 수직 거리는 상기 도전층의 꼭지각과 상기 경사면의 수직 거리보다 작은 것을 특징으로 하는 반도체 구조의 제조 방법.
  6. 제5항에 있어서,
    상기 경사면의 하단은 상기 도전층의 상단보다 크고 상기 과도층의 상단보다 낮은 것을 특징으로 하는 반도체 구조의 제조 방법.
  7. 반도체 구조로서,
    기판; 상기 기판 위에 이격 분포된 특정 개수의 비트 라인 구조; 및 에어갭을 포함하고,
    상기 비트 라인 구조는 순차적으로 적층 설치된 도전층, 과도층 및 커버층을 포함하고, 상기 과도층의 너비는 상기 도전층의 너비보다 작으며;
    상기 에어갭은 상기 도전층의 상단면 및 상기 과도층의 측면에 위치하는 것을 특징으로 하는 반도체 구조.
  8. 제7항에 있어서,
    상기 커버층의 너비는 상기 도전층의 너비보다 큰 것을 특징으로 하는 반도체 구조.
  9. 제7항에 있어서,
    상기 에어갭은 상기 도전층의 측면에 돌출되는 것을 특징으로 하는 반도체 구조.
  10. 제7항에 있어서,
    상기 반도체 구조는,
    상기 비트 라인 구조 사이의 상기 기판 위에 위치하는 도전 플러그를 더 포함하고, 상기 도전 플러그는 제1 도전부 및 상기 제1 도전부 위에 위치하는 제2 도전부를 포함하며;
    상기 제2 도전부의 하단은 상기 비트 라인 구조를 향하는 경사면을 구비하는 것을 특징으로 하는 반도체 구조.
  11. 제10항에 있어서,
    상기 반도체 구조는,
    상기 제2 도전부의 하단은 바닥면, 제1 직면 및 제2 직면을 더 포함하고, 상기 바닥면은 상기 제1 도전부에 직접 접촉되고, 상기 바닥면의 양단은 각각 상기 제1 직면 및 상기 제2 직면에 연결되며;
    상기 제1 직면은 또한 상기 경사면에 연결되는 것을 특징으로 하는 반도체 구조.
  12. 제10항에 있어서,
    상기 과도층의 꼭지각과 상기 경사면의 수직 거리는 상기 도전층의 꼭지각과 상기 경사면의 수직 거리보다 작은 것을 특징으로 하는 반도체 구조.
  13. 제12항에 있어서,
    상기 경사면의 하단은 상기 도전층의 상단보다 높고 상기 과도층의 상단보다 낮은 것을 특징으로 하는 반도체 구조.
  14. 제12항에 있어서,
    상기 과도층의 너비는 상기 도전층 너비의 2/3 내지 3/4인 것을 특징으로 하는 반도체 구조.
  15. 제7항에 있어서,
    상기 과도층의 재질은 메탈 리치 질화물 또는 메탈 리치 규화물을 포함하고, 상기 커버층은 질화 규소를 포함하는 것을 특징으로 하는 반도체 구조.
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