CN116322041B - 存储器及其制造方法、电子设备 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 94
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 239000004065 semiconductor Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 22
- 238000000059 patterning Methods 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 10
- 238000010276 construction Methods 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 230000007334 memory performance Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 244
- 239000003990 capacitor Substances 0.000 description 23
- 239000000463 material Substances 0.000 description 23
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 230000008569 process Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 12
- 239000011701 zinc Substances 0.000 description 12
- 238000005137 deposition process Methods 0.000 description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 8
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 239000011787 zinc oxide Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 239000002052 molecular layer Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- -1 TiN) Chemical class 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Abstract
本公开涉及一种存储器及其制造方法、电子设备，涉及半导体技术领域。该存储器包括晶体管、字线和位线。字线沿垂直衬底的方向延伸。晶体管包括位于所述字线侧壁的半导体层和设置在所述字线侧壁和所述半导体层之间的栅绝缘层。位线包括位线主体和对应于不同所述晶体管的不同第一分支。所述位线主体沿平行于所述衬底的第一方向延伸。所述第一分支朝向所述半导体层延伸，并与所述半导体层连接。本公开可以降低存储器的寄生电容，以进一步提升存储器性能。
Description
技术领域
本公开涉及半导体技术领域，特别是涉及一种存储器及其制造方法、电子设备。
背景技术
随着通讯技术和数字技术的发展，人们持续追求功耗更低、重量更轻和性能更佳的产品。三维动态随机存取存储器(3D-Dynamic Random Access Memory，3D-DRAM)可以具有更高的集成密度以及更大的存储容量，已逐渐成为目前存储器的重要研究方向之一。
发明内容
基于此，本公开实施例提供了一种存储器及其制造方法、电子设备，利于降低存储器的寄生电容，以进一步提升存储器性能。
根据一些实施例，本公开一方面提供了一种存储器，包括：字线和晶体管。字线沿垂直衬底的方向延伸。晶体管包括环绕字线侧壁的半导体层和设置在字线侧壁和半导体层之间的栅绝缘层。其中，半导体层包括：在第一方向上相对的两个沟道区，以及在第二方向上相对的两个接触区，沟道区和接触区交替分布且围设字线的侧壁。第一方向和第二方向均平行于衬底且第一方向和第二方向之间相交。沟道区至字线侧壁的最短距离小于任意一个接触区至字线的最短距离；两个接触区包括：源极接触区和漏极接触区。
根据一些实施例，字线的横截面在第一方向上的尺寸小于字线在第二方向上的尺寸；字线沿平行于衬底方向的截面形状包括多边形或椭圆形。
根据一些实施例，接触区在第一方向上的最短距离小于两个沟道区之间的最短距离。
根据一些实施例，沟道区至字线侧壁的最短距离与任意一个接触区至字线的最短距离的距离差范围包括：1nm～30nm。
根据一些实施例，半导体层在各沟道区和各接触区的厚度均相同；栅绝缘层靠近接触区的厚度大于靠近沟道区的厚度。
根据一些实施例，晶体管还包括源极及漏极。源极与源极接触区连接，包括源极主体以及与源极主体相连接的两个第一分支，第一分支朝向沟道区延伸。漏极与漏极接触区连接，包括漏极主体以及与漏极主体相连接的两个第二分支，第二分支朝向沟道区延伸。
根据一些实施例，半导体层为围绕字线侧壁的环形，环形包括沿着第二方向延伸的侧壁和沿着第一方向延伸的侧壁。源极接触区覆盖第一方向延伸的侧壁并延伸到第二方向延伸的侧壁，源极的两个第一分支仅与第二方向延伸的侧壁接触。漏极接触区覆盖第一方向延伸的侧壁并延伸到第二方向延伸的侧壁，漏极的两个第二分支仅与第二方向延伸的侧壁接触。两个沟道区分别位于源极接触区和漏极接触区之间。
根据一些实施例，存储器还包括与源极主体连接的位线。位线、源极主体、第一分支、漏极主体和第二分支为同一个导电膜层经图案化之后形成。位线、源极主体、第一分支为一体式结构。漏极主体和第二分支为一体式结构。
根据一些实施例，每相邻两个第一分支和第二分支之间为沟道区，两个第一分支和两个第二分支在第二方向上的长度相同。
根据一些实施例，沟道区沿第二方向延伸。第一分支在第二方向上的外表面与对应沟道区的外表面平齐。第二分支在第二方向上的外表面与对应沟道区的外表面平齐。
根据一些实施例，本公开另一方面还提供了一种存储器的制造方法，包括步骤如下：
于衬底上形成导电膜层；
图案化导电膜层形成字线孔；字线孔沿垂直衬底的方向延伸，字线孔在第一方向上的尺寸小于字线孔在第二方向上的尺寸，第一方向和第二方向均平行于衬底并相交；
形成随形覆盖字线孔内壁的半导体层；
形成随形覆盖半导体层内表面的栅绝缘层；
形成随形覆盖栅绝缘层内表面并填充字线孔的字线。其中，半导体层包括：在第一方向上相对且位于字线两侧的沟道区，以及在第二方向上相对且位于字线两侧的接触区；沟道区至字线的距离小于接触区至字线的距离。
根据一些实施例，本公开又一方面还提供了一种存储器的制造方法，包括步骤如下：
形成沿垂直衬底方向交替堆叠的导电膜层和牺牲层的堆叠结构；
图案化堆叠结构，形成沿第一方向延伸的位线以及位线两侧沿第二方向延伸的分支；
对分支进行图案化工艺，在分支上形成字线孔，字线孔贯通分支的上下表面；字线孔在第一方向延伸到与分支同层设置的刻蚀阻挡层，使得分支断开为第一部分和第二部分；字线孔在第二方向上深入到分支的第一部分和第二部分内；
形成随形覆盖字线孔内壁的半导体层；
形成随形覆盖半导体层内表面的栅绝缘层；
形成随形覆盖栅绝缘层内表面并填充字线孔的栅极或字线。其中，半导体层包括：在第一方向上相对且位于字线两侧的沟道区，以及在第二方向上相对且位于字线两侧的两个接触区；第一方向和第二方向均平行于衬底且第一方向和第二方向之间相交；沟道区至字线的最短距离小于任意一个接触区至字线的最短距离。
根据一些实施例，半导体层在第二方向上相对的接触区包括：源极接触区和漏极接触区。形成字线孔还包括：同步形成源极、漏极和位线。其中，源极覆盖源极接触区的外表面，包括源极主体以及与源极主体相连接的两个第一分支，第一分支朝向沟道区延伸；漏极覆盖漏极接触区的外表面，包括漏极主体以及与漏极主体相连接的两个第二分支，第二分支朝向沟道区延伸；位线沿第一方向延伸，且与源极主体相接触。
根据一些实施例，本公开又一方面还提供了一种电子设备，包括如前述实施例中任一项所述的存储器。
本公开实施例可以/至少具有以下优点：
本申请实施例中，环绕字线侧壁的半导体层包括沟道区和两个接触区。其中，沟道区位于第一方向上相对且位于字线两侧，接触区位于第二方向上相对且位于字线两侧。这样通过利用沟道区至字线的距离小于接触区至字线的距离，可以使得栅绝缘层靠近沟道区的部分薄、靠近接触区的部分厚，从而有效提升了字线和位线之间，以及字线和电容之间的隔离效果，以最大程度的降低寄生电容。进而能够进一步提升存储器性能。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为一些实施例中提供的一种存储器的结构示意图；图1a为图1所示存储器一种在C1截面上的剖面示意图；图1b为图1所示存储器一种在C2截面上的剖面示意图；图1c为图1所示存储器一种在C3截面上的剖面示意图；
图2为一些实施例中提供的另一种存储器的结构示意图；图2a为图2所示存储器一种在C1截面上的剖面示意图；图2b为图2所示存储器一种在C2截面上的剖面示意图；图2c为图2所示存储器一种在C3截面上的剖面示意图；
图3为一些实施例中提供的又一种存储器的结构示意图；图3a为图3所示存储器一种在C1截面上的剖面示意图；图3b为图3所示存储器一种在C2截面上的剖面示意图；图3c为图3所示存储器一种在C3截面上的剖面示意图；
图4为一些实施例中提供的一种存储器的制造方法的流程示意图；
图5为一些实施例中提供的另一种存储器的制造方法的流程示意图；
图6为一些实施例中形成第一掩膜层后所得结构的结构示意图；图6a为图6所示结构一种在C1截面上的剖面示意图；图6b为图6所示结构一种在C2截面上的剖面示意图；图6c为图6所示结构一种在C3截面上的剖面示意图；
图7为一些实施例中形成刻蚀阻挡层后所得结构的结构示意图；图7a为图7所示结构一种在C1截面上的剖面示意图；图7b为图7所示结构一种在C2截面上的剖面示意图；图7c为图7所示结构一种在C3截面上的剖面示意图；
图8为一些实施例中暴露出第一电极后所得结构的结构示意图；图8a为图8所示结构一种在C1截面上的剖面示意图；图8b为图8所示结构一种在C2截面上的剖面示意图；图8c为图8所示结构一种在C3截面上的剖面示意图；
图9为一些实施例中形成第二电极后所得结构的结构示意图；图9a为图9所示结构一种在C1截面上的剖面示意图；图9b为图9所示结构一种在C2截面上的剖面示意图；图9c为图9所示结构一种在C3截面上的剖面示意图；
图10为一些实施例中形成字线孔后所得结构的结构示意图；图10a为图10所示结构一种在C1截面上的剖面示意图；图10b为图10所示结构一种在C2截面上的剖面示意图；图10c为图10所示结构一种在C3截面上的剖面示意图；
图11为一些实施例中形成字线后所得结构的结构示意图；图11a为图11所示结构一种在C1截面上的剖面示意图；图11b为图11所示结构一种在C2截面上的剖面示意图；图11c为图11所示结构一种在C3截面上的剖面示意图；
图12为一些实施例中形成贯通孔后所得结构的结构示意图；图12a为图12所示结构一种在C1截面上的剖面示意图；图12b为图12所示结构一种在C2截面上的剖面示意图；图12c为图12所示结构一种在C3截面上的剖面示意图；
图13为一些实施例中去除牺牲图案层后所得结构的结构示意图；图13a为图13所示结构一种在C1截面上的剖面示意图；图13b为图13所示结构一种在C2截面上的剖面示意图；图13c为图13所示结构一种在C3截面上的剖面示意图；
图14为一些实施例中形成绝缘层后所得结构的结构示意图；图14a为图14所示结构一种在C1截面上的剖面示意图；图14b为图14所示结构一种在C2截面上的剖面示意图；图14c为图14所示结构一种在C3截面上的剖面示意图。
附图说明：
1-衬底，BL-位线，WL-字线，111-源极主体，112-第一分支，121-漏极主体，122-第二分支，131-第一电极主体，132-第三分支，
2-晶体管，21-半导体层，22-栅绝缘层，31-介电层，
L1-导电膜层，L11-分支，L111-第一部分，L112-第二部分，L2-牺牲层，L21-牺牲图案层，L3-刻蚀阻挡层，L4-绝缘层，Y11-第一掩膜层，Y1-图形化的第一掩膜层，Y2-第二掩膜层，G1-字线孔，G2-贯通孔，S-源极，D-漏极，Q1-源极接触区，Q2-漏极接触区，Q3-沟道区，A-第一电极，B-第二电极。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦接”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦接到”其它元件或层时，则不存在居间的元件或层。
空间关系术语例如“在...下”、“在...下方”、“下面的”、“在...之下”、“在...之上”、“上方的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
本公开一些实施例提供了一种存储器。请参阅图1及图1a、图1b、图1c，存储器包括：字线WL和晶体管2。字线WL沿垂直衬底1的方向(例如Z方向)延伸。晶体管2包括环绕字线WL侧壁的半导体层21和设置在字线WL侧壁和半导体层21之间的栅绝缘层22。其中，半导体层21包括：在第一方向(例如Y方向)上相对的两个沟道区Q3，以及在第二方向(例如X方向)上相对的两个接触区(例如Q1和Q2)，沟道区Q3和接触区(例如Q1和Q2)交替分布且围设字线WL的侧壁。第一方向(例如Y方向)和第二方向(例如X方向)均平行于衬底1且第一方向(例如Y方向)和第二方向(例如X方向)之间相交。沟道区Q3至字线WL侧壁的最短距离D1小于任意一个接触区(例如Q1和Q2)至字线WL的最短距离D2；两个接触区包括：源极接触区Q1和漏极接触区Q2。
本申请实施例中，环绕字线WL侧壁的半导体层21包括两个沟道区Q3和两个接触区(例如Q1和Q2)。其中，沟道区Q3位于第一方向(例如Y方向)上相对且位于字线WL两侧，接触区(例如Q1和Q2)位于第二方向(例如X方向)上相对且位于字线两侧。这样通过利用沟道区Q3至字线WL的距离D1小于接触区(例如Q1和Q2)至字线WL的距离D2，可以使得栅绝缘层22靠近沟道区Q3的部分薄、靠近接触区(例如Q1和Q2)的部分厚，从而有效提升了字线WL和位线BL之间，以及字线WL和电容3之间的距离，降低寄生电容。进而能够进一步提升存储器性能。
在一些实施例中，存储器包括在垂直衬底1方向(例如Z方向)上堆叠的一层或多层存储层。每层存储层为二维方向分布的多个存储单元，每个存储单元至少有一个晶体管2。一些实施例中，多层存储层堆叠分布，相应地，多个晶体管2可以分布于沿垂直衬底1方向堆叠的不同层存储层。
示例地，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底1可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底等。
示例地，每个存储层中的各晶体管2可以分别作为对应存储单元的晶体管2，该存储单元例如可以为1T或2T架构，可以有用于存储读写信号的电容器，或者没有用于存储读写信号的电容器。是否有其他功能的电容器本申请不做讨论，比如，一些应用场景为，1T1C、1T0C或2T0C等存储单元架构。以1T1C架构为例，存储单元可以包括电容3及与电容3相连接的晶体管2。示例地，在3D-DRAM中，多个存储单元可以在平行于衬底1的平面(例如X-Y平面)内阵列分布，且沿垂直衬底1的方向周期性(例如Z方向)堆叠为多层存储层。
在一些实施例中，请结合图1a理解，图1a示出两列存储单元共用一条BL的实施例，在该存储层中，位线BL平行于衬底1并沿Y方向延伸，多个晶体管2可以在对应位线BL的两侧沿Y方向排布呈列。从而实现存储单元在对应位线BL两侧的排列(可以理解为各晶体管2分别在位线BL分割出的两个区域排列)。
在一些实施例中，字线WL的横截面在第一方向(例如Y方向)上的尺寸小于字线WL在第二方向(例如X方向)上的尺寸；字线WL沿平行于衬底1方向(例如XY平面)的截面形状包括多边形或椭圆形。
示例地，字线WL沿平行于衬底1方向(例如XY平面)的截面形状还包括多边形。多边形包括但不限于矩形、菱形或六边形等。
示例地，字线WL在第二方向(例如X方向)上的尺寸可以为字线WL在第一方向(例如Y方向)上尺寸的2倍、3倍或更多倍数。字线WL在衬底1上的正投影形状可以为规则图形或不规则图形。
示例地，字线WL在衬底1上的正投影形状包括但不限于长轴远大于短轴的椭圆形。
示例地，字线WL在衬底1上的正投影形状包括但不限于在第一方向及第二方向上均对称设置的六边形。进一步示例地，前述六边形中与第二方向相交的边界呈弧形，且该弧形的曲率中心位于六边形外。
根据一些实施例，接触区(例如Q1和Q2)在第一方向(例如Y方向)上的最短距离D3小于两个沟道区Q3之间的最短距离。接触区(例如Q1和Q2)和对应沟道区Q3之间的连接部分可以呈斜角或圆角过渡。
在一些实施例中，沟道区Q3至字线WL侧壁的最短距离D1与任意一个接触区(例如Q1和Q2)至字线的最短距离D2的距离差范围包括：1nm～30nm。
优选地，沟道区Q3至字线WL侧壁的最短距离D1与任意一个接触区(例如Q1和Q2)至字线的最短距离D2的距离差可以为10nm、15nm、20nm或25nm等等。
在一些实施例中，半导体层21在各沟道区Q3和各接触区(例如Q1和Q2)的厚度均相同。
在一些实施例中，栅绝缘层22靠近接触区(例如Q1和Q2)的厚度D2大于靠近沟道区Q3的厚度D1。
在一些实施例中，栅绝缘层22靠近接触区(例如Q1和Q2)的厚度D2与靠近沟道区Q3的厚度D1的厚度差范围包括：1nm～30nm。
优选地，栅绝缘层22靠近接触区(例如Q1和Q2)的厚度D2与靠近沟道区Q3的厚度D1的厚度差可以为10nm、15nm、20nm或25nm等等。
在一些实施例中，栅绝缘层22靠近任意一个接触区(例如Q1和Q2)的厚度D2均大于栅绝缘层22靠近沟道区Q3的厚度D1。
在一些实施例中，晶体管2还包括源极S及漏极D。源极S与源极接触区Q1连接，包括源极主体111以及与源极主体111相连接的两个第一分支112，第一分支112朝向沟道区Q3延伸。漏极D与漏极接触区Q2连接，包括漏极主体121以及与漏极主体121相连接的两个第二分支122，第二分支122朝向沟道区Q3延伸。
在一些实施例中，半导体层21为围绕字线WL侧壁的环形，环形包括沿着第二方向(例如X方向)延伸的侧壁和沿着第一方向(例如Y方向)延伸的侧壁。源极接触区Q1覆盖第一方向延伸的侧壁并延伸到第二方向(例如X方向)延伸的侧壁，源极S的两个第一分支112仅与第二方向(例如X方向)延伸的侧壁接触。漏极接触区Q2覆盖第一方向(例如Y方向)延伸的侧壁并延伸到第二方向(例如X方向)延伸的侧壁，漏极D的两个第二分支122仅与第二方向(例如X方向)延伸的侧壁接触。两个沟道区Q3分别位于源极接触区Q1和漏极接触区Q2之间。
根据一些实施例，请参阅图1a，沟道区Q3沿第二方向(例如X方向)延伸。第一分支112在第二方向(例如X方向)上的外表面与对应沟道区Q3的外表面平齐。第二分支122在第二方向(例如X方向)上的外表面与对应沟道区Q3的外表面平齐。
在一些实施例中，存储器还包括：与源极主体111连接的位线BL。位线BL与在第一方向(例如Y方向)上排列的多个源极S相连接。
在一些实施例中，沿第二方向(例如X方向)相邻的两个晶体管2共用一条位线BL；且相邻的两个晶体管2中的半导体层21之间的最短距离D5不小于位线BL在第二方向(例如X方向)的尺寸D6。
此处，当相邻的两个晶体管2中的半导体层21之间的最短距离D5等于位线BL在第二方向(例如X方向)的尺寸D6时，源极S包括两个第一分支112，第一分支112朝向沟道区Q3延伸，并与位线BL相连接。
示例地，半导体层21的材料不限，可以为包含硅或金属氧化物等，以金属氧化物半导体为例，半导体层21可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，简称IGZO)层，但并不仅限于此。金属氧化物的材料可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)。当金属氧化物材料为IGZO时，晶体管2的漏电流较小(漏电流小于或者等于10-15A)，由此保证了动态存储器的低刷新率。需要说明的是，金属氧化物的材料也可以是ITO，IWO、ZnOx、InOx、In2O3、InWO、SnO2、TiOx、InSnOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO等材料，只要保证晶体管2的漏电流能满足要求即可，具体可根据实际情况进行调整。
示例地，栅绝缘层22包括但不限于HK(high-K)介电层。HK介电层是指具有高介电常数K的介电层，高介电常数K例如大于3.9。
此外，上述字线WL为栅极字线，能够在作为存储器字线WL使用的同时，还作为对应各存储单元中晶体管2的栅极，从而控制晶体管2的通断。
示例地，字线WL的材料包括金属或金属氧化物导体，例如金属钨、金属铜或ITO等。
在一些实施例中，请参阅图2及图2a、图2b、图2c，如1T1C场景，存储器还包括电容3。电容3包括与漏极主体121对应连接的第一电极A。第一电极A沿第二方向(例如X方向)延伸。
在一些实施例中，请参阅图2a和图2c，电容3还包括层叠设置于第一电极A外表面的介电层31和第二电极B。
示例地，介电层31包括但不限于HK(high-K)介电层。HK介电层是指具有高介电常数K的介电层，高介电常数K例如大于3.9。
示例地，第二电极B的材料包括但不限于金属、金属氮化物、多晶硅等。
在一些实施例中，请参阅图2a，源极主体111、第一分支112、漏极主体121、第二分支122和位线BL为同一个导电膜层经图案化之后形成。位线BL、源极主体111、第一分支112为一体式结构。漏极主体121、第二分支122为一体式结构。源极主体111、第一分支112、漏极主体121、第二分支122和位线BL的膜层厚度相同，膜层厚度为垂直衬底1方向(例如Z方向)上的尺寸。
此处，源极主体111、第一分支112、漏极主体121、第二分支122和位线BL基于同一个导电膜层的图案化工艺形成，有利于简化存储器的制造工艺，以提升生产效率。
示例地，每相邻两个第一分支112和第二分支122之间为沟道区Q3，两个第一分支112和两个第二分支122在第二方向(例如X方向)上的长度相同。
示例地，导电膜层可以为金属层、金属氮化物(如TiN)、多晶硅、合金、金属氧化物导电层(如ITO)，金属可以是钨金属层或铜金属层等。相应地，位线BL和第一电极A的材料均可以为金属层，例如为钨金属层或铜金属层等。
在一些实施例中，请参阅图2b，沿垂直衬底1方向(例如Z方向)堆叠的多个晶体管2中的半导体层21沿垂直于衬底1的方向(例如Z方向)间隔设置。
需要补充的是，请继续参阅图2及图2a、图2c，在一些实施例的同一存储层中，沿第一方向(例如Y方向)排布的一列电容3的多个介电层31可以一体连接，且该一列电容3的多个第二电极B可以一体连接。
此外，可选地，在一些实施例的不同存储层中，如图2c所示，在垂直衬底1方向(例如Z方向)上相邻排布的电容3的介电层31一体连接。
可选地，如图2c所示，在与衬底1相邻的存储层中，介电层31还延伸位于第二电极B与衬底1之间。
在另一些实施例中，请参阅图3及图3a、图3b、图3c，如1T1C场景，存储器还包括电容3。半导体层21在第二方向(例如X方向)上相对的接触区包括：源极接触区Q1和漏极接触区Q2。晶体管2还包括源极S。源极S覆盖源极接触区Q1的外表面，包括源极主体111以及与源极主体111相连接的两个第一分支112，第一分支112朝向沟道区Q3延伸。电容3包括与漏极接触区Q2对应连接的第一电极A。第一电极A包括：第一电极主体131和两个第三分支132。第一电极主体131沿第二方向(例如X方向)延伸。第三分支132朝向沟道区Q3延伸，并覆盖漏极接触区Q2的外表面。
此处，源极S和对应位线BL之间的连接可参见前述一些实施例中的相关描述，不再详述。
根据一些实施例，请参阅图3a，沟道区Q3沿第二方向(例如X方向)延伸。第一分支112在第二方向(例如X方向)上的外表面与对应沟道区Q3的外表面平齐。第三分支132在第二方向(例如X方向)上的外表面与对应沟道区Q3的外表面平齐。
在一些实施例中，请参阅图3a，源极主体111、第一分支112、第一电极主体131、第三分支132和位线BL为一个导电膜层经图案化之后形成。源极主体111、第一分支112、第一电极主体131、第三分支132和位线BL的膜层厚度相同，膜层厚度为垂直衬底1方向(例如Z方向)上的尺寸。
此处，源极主体111、第一分支112、第一电极主体131、第三分支132和位线BL基于同一个导电膜层的图案化工艺形成，有利于简化存储器的制造工艺，以提升生产效率。
示例地，导电膜层可以为金属层，例如为钨金属层或铜金属层等。相应地，位线BL和第一电极A的材料均可以为金属层，例如为钨金属层或铜金属层等。
在一些实施例中，请参阅图3a和图3c，电容3还包括层叠设置于第一电极A外表面的介电层31和第二电极B。
此处，介电层31和第二电极B的材料及结构，可参见前述一些实施例中的相关描述，不再详述。
需要补充的是，各存储层中沿垂直衬底1方向(例如Z方向)相邻排布的半导体层21，可以通过刻蚀同一初始半导体层的方式制造得到，且其对应的制造方法详见本说明书后续的相关记载中。本公开实施例可以在最大程度上减少电容3与位线BL之间不必要的半导体材料，以最大程度地减少寄生电容，从而进一步优化存储器性能。
值得一提的是，匹配上述存储器中各导电元件(例如位线BL、字线WL、第一电极A、和第二电极B)的设置，该存储器还可以包括绝缘层等元件，以用于满足相邻导电元件之间或导电元件与外部之间的绝缘需求，且其对应的制造方法详见本说明书后续的相关记载中。
本公开一些实施例还提供了一种存储器的制造方法，用于制备上述一些实施例中的存储器。上述存储器所具有的技术优势，该制造方法也均具备。
请参阅图4并结合图1、图1a、图1b和图1c理解，所述制造方法包括步骤如下。
S10，于衬底1上形成导电膜层；
S20，图案化导电膜层形成字线孔；字线孔沿垂直衬底1的方向(例如Z方向)延伸，字线孔在第一方向(例如Y方向)上的尺寸小于字线孔在第二方向(例如X方向)上的尺寸，第一方向(例如Y方向)和第二方向(例如X方向)均平行于衬底1并相交；
S30，形成随形覆盖字线孔内壁的半导体层21；
S40，形成随形覆盖半导体层21内表面的栅绝缘层22；
S50，形成随形覆盖栅绝缘层22内表面并填充字线孔的字线WL。
其中，半导体层21包括：在第一方向(例如Y方向)上相对且位于字线WL两侧的沟道区Q3，以及在第二方向(例如X方向)上相对且位于字线WL两侧的接触区(例如Q1和Q2)；沟道区Q3至字线WL的距离小于接触区(例如Q1和Q2)至字线WL的距离。
本公开一些实施例还提供了另一种存储器的制造方法，用于制备上述一些实施例中的存储器。上述存储器所具有的技术优势，该制造方法也均具备。
请参阅图5并结合图1、图1a、图1b和图1c理解，所述制造方法包括步骤如下。
S10’，形成沿垂直衬底方向交替堆叠的导电膜层和牺牲层的堆叠结构；
S20’，图案化堆叠结构，形成沿第一方向延伸的位线以及位线两侧沿第二方向延伸的分支；
S30’，对分支进行图案化工艺，在分支上形成字线孔，字线孔贯通分支的上下表面；字线孔在第一方向延伸到与分支同层设置的刻蚀阻挡层，使得分支断开为第一部分和第二部分；字线孔在第二方向上深入到分支的第一部分和第二部分内；
S40’，形成随形覆盖字线孔内壁的半导体层；
S50’，形成随形覆盖半导体层内表面的栅绝缘层；
S60’，形成随形覆盖栅绝缘层内表面并填充字线孔的栅极或字线。
其中，半导体层21包括：在第一方向(例如Y方向)上相对且位于字线WL两侧的沟道区Q3，以及在第二方向(例如X方向)上相对且位于字线WL两侧的接触区(例如Q1和Q2)；沟道区Q3至字线WL的距离小于接触区(例如Q1和Q2)至字线WL的距离。
为了更清楚地说明上述一些实施例中存储器的制造方法，以下一些实施例以图2所示存储器的制备方法为例示例性地给出了各步骤或部分步骤可能的一些具体实施。图1和图3所示存储器的制备方法可以参考如下各步骤适应性进行。
在步骤S10’中，请参阅图6及图6a、图6b、图6c，形成沿垂直衬底1方向(例如Z方向)交替堆叠的导电膜层L1和牺牲层L2的堆叠结构。
示例地，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底1可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底等。
示例地，导电膜层L1包括金属层或金属氮化物等膜层，例如金属钨层或氮化钛层。
示例地，牺牲层L2包括但不限于氮化硅层、氧化硅层、或其他适合做刻蚀阻挡层的膜层。
此处，导电膜层L1的堆叠层数可以根据存储器中存储层的堆叠层数设置。并且，牺牲层L2可以位于相邻导电膜层L1之间或第一层及最后一层导电膜层L1的一侧，牺牲层L2的层数可以匹配导电膜层L1的堆叠层数设置。各导电膜层L1和各牺牲层L2可以分别采用沉积工艺形成。
需要特别说明的是，上述及后文中提及的沉积工艺包括但不限于原子层沉积(Atomic Layer Deposition，简称ALD)工艺、化学气相沉积(Chemical Vapor Deposition，简称CVD)工艺、分子层沉积(Molecular Layer Deposition，简称MLD)工艺等。
此外，在形成交替层叠的多层导电膜层L1和多层牺牲层L2之后，可以于顶层牺牲层L2的上表面形成第一掩膜层Y11，例如光刻胶层和/或硬掩膜层，从而方便于后续基于图形化的第一掩膜层Y1中的掩膜图案对各导电膜层L1和各牺牲层L2进行刻蚀。
当然也可以将顶层牺牲层L2作为硬掩膜。
在步骤S20’中，请参阅图7及图7a、图7b、图7c，图案化堆叠结构，形成沿第一方向(例如Y方向)延伸的位线BL以及位线BL两侧沿第二方向(例如X方向)延伸的分支L11。
示例地，形成位线BL和分支L11包括：对多层导电膜层L1和多层牺牲层L2进行各向异性刻蚀，以将图形化的第一掩膜层Y1中的掩膜图案转移至各导电膜层L1和各牺牲层L2中，形成交替层叠的多个初始导电图案层(未示出)和多个牺牲图案层L21；对多个初始导电图案层的侧壁进行各向同性刻蚀以形成沿第一方向(例如Y方向)延伸的位线BL以及位线BL两侧沿第二方向(例如X方向)延伸的分支L11。
此处，分支L11在衬底1上的正投影位于牺牲图案层L21在衬底1上的正投影内，且分支L11在衬底1上的正投影外边界与牺牲图案层L21在衬底1上的正投影外边界之间具有间隔。
示例地，各分支L11分别沿X方向延伸且在Y方向上间隔排布。并且，可选地，各分支L11以位线BL为中心对称分布。
在一些实施例中，请继续参阅图7、图7a、图7b、图7c，在获得交替层叠的多个分支L11和多个牺牲图案层L21之后，制造方法还包括：形成覆盖分支L11及牺牲图案层L21侧壁并填充相邻分支L11之间间隔的刻蚀阻挡层L3。
示例地，刻蚀阻挡层L3的材料包括但不限于氮化物或氧化物，例如氮化硅或氧化硅。当然，也可以为其他材料，如氧化铝膜层。
示例地，刻蚀阻挡层L3采用沉积工艺形成，刻蚀阻挡层L3的轮廓尺寸可以匹配分支L11、牺牲图案层L21及后续各电容4的设置位置确定。
需要补充的是，在一些实施例中，刻蚀阻挡层L3可以在去除前述图形化的第一掩膜层Y1之前形成。
在一些实施例中，请参阅图8图8a、图8b、图8c，形成刻蚀阻挡层L3之后，制造方法还包括：于图形化的第一掩膜层Y1的上表面形成第二掩膜层Y2。第二掩膜层Y2具有用于定义电容3形成位置的开口图案。
基于第二掩膜层Y2对形成刻蚀阻挡层L3之后的结构进行一次刻蚀工艺，去除开口图案暴露出的刻蚀阻挡层L3及牺牲图案层L21，暴露出第一电极A。第一电极A为分支L11的端部。
需要补充的是，上述一些实施例中提及的“一次刻蚀工艺”可以理解为是：基于同一掩膜层的图案进行的刻蚀，以用于形成相同图案；而并不仅限定为一种具体的刻蚀方式，例如可以为通过干法刻蚀实施，可以为通过湿法刻蚀实施，或者为通过干法刻蚀及湿法刻蚀共同实施等。
在一些实施例中，请参阅图9图9a、图9b、图9c，暴露出第一电极A之后，制造方法还包括：去除图形化的第一掩膜层Y1及第二掩膜层Y2；沉积介电材料，形成随形覆盖第一电极A外表面和牺牲图案层L21刻蚀表面的介电层31。
示例地，可以采用研磨工艺去除图形化的第一掩膜层Y1及第二掩膜层Y2，并确保刻蚀阻挡层L3及顶层牺牲图案层L21的表面平整。所述研磨工艺包括但不限于化学机械抛光(Chemical Mechanical Polishing，简称CMP)。
示例地，介电层31可以采用沉积工艺同步形成。介电层31的材料包括HK介电材料。介电层31的沉积厚度可以根据需求匹配设置。
示例地，在不同存储层中，在垂直衬底1方向(例如Z方向)上相邻排布的电容3的介电层31一体连接。并且，可选地，在与衬底1相邻的存储层中，介电层31还延伸覆盖衬底1表面。
在一些示例中，形成介电层31之后，制造方法还包括：沉积导电材料，形成覆盖介电层31的第二电极B。
示例地，第二电极B的材料包括但不限于多晶硅。
示例地，采用沉积工艺形成第二电极B之后，可以采用CMP工艺研磨第二电极B的上表面。
示例地，在同一存储层中，一列电容3的多个第二电极B可以一体连接。在不同存储层中，位于位线BL同一侧各电容3的多个第二电极B可以一体连接。
在步骤S30’中，请参阅图10及图10a、图10b、图10c，对分支L11进行图案化工艺，在分支L11上形成字线孔G1，字线孔G1贯通分支L11的上下表面；字线孔G1在第一方向(例如Y方向)延伸到与分支L11同层设置的刻蚀阻挡层L3，使得分支L11断开为第一部分L111和第二部分L112；字线孔G1在第二方向(例如X方向)上深入到分支L11的第一部分L111和第二部分L112内。
在一些示例中，字线孔G1同时贯通牺牲图案层L21的上下表面。示例地，字线孔G1在衬底1上的正投影形状包括但不限于十字形。进一步示例地，字线孔G1在第二方向(例如X方向)上的尺寸可以为字线孔G1在第一方向(例如Y方向)上尺寸的2倍、3倍或更多倍数。
示例地，可以采用各向同性刻蚀工艺对分支L11进行图案化工艺。
在步骤S40’中，请参阅图11及图11a、图11b、图11c，形成随形覆盖字线孔G1内壁的半导体层21。
在步骤S50’中，请参阅图11及图11a、图11b、图11c，形成随形覆盖半导体层21内表面的栅绝缘层22。
在步骤S60’中，请参阅图11及图11a、图11b、图11c，形成随形覆盖栅绝缘层22内表面并填充字线孔的字线WL。其中，半导体层21包括：在第一方向(例如Y方向)上相对且位于字线WL两侧的沟道区Q3，以及在第二方向(例如X方向)上相对且位于字线WL两侧的接触区(例如Q1和Q2)；沟道区Q3至字线WL的距离小于接触区(例如Q1和Q2)至字线WL的距离。
在一些实施例中，半导体层21在第二方向(例如X方向)上相对的接触区包括：源极接触区Q1和漏极接触区Q2。步骤S30’形成字线孔G1，还包括：同步形成位线BL、源极S和漏极D。其中，源极S覆盖源极接触区Q1的外表面，包括源极主体111以及与源极主体111相连接的两个第一分支112，第一分支112朝向沟道区Q3延伸。漏极D覆盖漏极接触区Q2的外表面，包括漏极主体121以及与漏极主体121相连接的两个第二分支122，第二分支122朝向沟道区Q3延伸。位线BL与在第一方向(例如Y方向)上排列的多个源极S相连接。
在一些实施例中，同步形成位线BL、源极S和漏极D还包括同步形成电容3的第一电极A。电容3包括与漏极主体121对应连接的第一电极A。第一电极A沿第二方向(例如X方向)延伸。
示例地，半导体层21包括但不限于金属氧化物半导体层，例如为IGZO层。
示例地，半导体层21可以采用沉积工艺形成，例如ALD工艺。
示例地，栅绝缘层22包括但不限于HK介电层。
示例地，栅绝缘层22可以采用沉积工艺形成，例如ALD工艺。
示例地，字线WL沿垂直衬底1的方向(例如Z方向)延伸，字线WL的材料包括但不限于金属钨。
示例地，字线WL可以采用沉积工艺形成，使得填充字线材料时靠近接触区的部分趋于闭合，以形成如上所述的具有特定不规则形状的字线WL。
并且，采用沉积工艺形成字线WL之后，可以采用CMP工艺研磨所得结构的上表面，以确保字线WL的裸露具有较好的表面质量。
在一些实施例中，请参阅图12及图12a、图12b、图12c，形成字线WL之后，制造方法还包括：去除牺牲图案层L21侧壁上的刻蚀阻挡层L3，形成贯通孔G2；贯通孔G2暴露出牺牲图案层L21的部分侧壁及介电层31的部分表面。
示例地，可以采用各向同性刻蚀工艺形成贯通孔G2。
在一些实施例中，请参阅图13及图13a、图13b、图13c，形成贯通孔G2之后，制造方法还包括：去除牺牲图案层L21。
示例地，可以采用各向同性刻蚀工艺去除牺牲图案层L21。
在一些实施例中，请结合图14、图14a、图14b、图14c以及图2理解，去除牺牲图案层L21之后，制造方法还包括：刻蚀半导体层21至暴露出栅绝缘层22。
示例地，半导体层21可以采用各向同性刻蚀工艺刻蚀。
在一些实施例中，请参阅图14及图14a、图14b、图14c，于半导体层21的刻蚀区域填充绝缘材料，与剩余的刻蚀阻挡层L3共同形成绝缘层L4。该绝缘材料包括但不限于氧化硅。
此处，绝缘层L4可以采用沉积工艺形成。并且，在采用沉积工艺形成绝缘层L4之后，可以采用CMP工艺研磨绝缘层的上表面，以确保绝缘层L4的上表面平整，字线WL的上表面裸露并具有较好的表面质量。
本公开一些实施例还提供了一种电子设备，例如数据存储设备、影印机、网络设备、家用电器、仪器仪表、手机、电脑等具备数据存储功能的设备。该电子设备可以包括壳体以及设置在壳体内的电路板、集成在电路板上的存储器。存储器的结构可以参阅上述一些实施例中的相关描述。电子设备中还可以包括其他必要的元件或部件，本公开实施例对此不作限定。
在一些实施例中，与存储器耦接的处理器或执行器等外部控制器件，也可以集成在电路板上。例如，电子设备还包括集成在电路板上的处理器。处理器与存储器耦接，处理器能够控制存储器的读写操作。
在一些实施例中，存储器为3D-DRAM。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
Claims (14)
1.一种存储器，其特征在于，包括：
字线，沿垂直衬底的方向延伸；
晶体管，包括环绕所述字线侧壁的半导体层和设置在所述字线侧壁和所述半导体层之间的栅绝缘层；
其中，所述半导体层包括：在第一方向上相对的两个沟道区，以及在第二方向上相对的两个接触区，所述沟道区和所述接触区交替分布且围设所述字线的侧壁，所述第一方向和所述第二方向均平行于所述衬底且所述第一方向和所述第二方向之间相交；所述沟道区至所述字线侧壁的最短距离小于任意一个所述接触区至所述字线的最短距离；所述两个接触区包括：源极接触区和漏极接触区。
2.根据权利要求1所述的存储器，其特征在于，所述字线的横截面在所述第一方向上的尺寸小于所述字线在所述第二方向上的尺寸；所述字线沿平行于所述衬底方向的截面形状包括多边形或椭圆形。
3.根据权利要求1所述的存储器，其特征在于，所述接触区在所述第一方向上的最短距离小于两个所述沟道区之间的最短距离。
4.根据权利要求1所述的存储器，其特征在于，所述沟道区至所述字线侧壁的最短距离与所述接触区至所述字线的最短距离的距离差范围包括：1nm～30nm。
5.根据权利要求1所述的存储器，其特征在于，所述栅绝缘层靠近所述接触区的厚度大于靠近所述沟道区的厚度。
6.根据权利要求1～5中任一项所述的存储器，其特征在于，
所述晶体管还包括：
源极，与所述源极接触区连接，包括源极主体以及与所述源极主体相连接的两个第一分支，所述第一分支朝向所述沟道区延伸；
漏极，与所述漏极接触区连接，包括漏极主体以及与所述漏极主体相连接的两个第二分支，所述第二分支朝向所述沟道区延伸。
7.根据权利要求6所述的存储器，其特征在于，所述半导体层为围绕所述字线侧壁的环形，所述环形包括沿着第二方向延伸的侧壁和沿着第一方向延伸的侧壁；
所述源极接触区覆盖所述第一方向延伸的侧壁并延伸到第二方向延伸的侧壁，所述源极的两个第一分支仅与所述第二方向延伸的侧壁接触；
所述漏极接触区覆盖所述第一方向延伸的侧壁并延伸到第二方向延伸的侧壁，所述漏极的两个第二分支仅与所述第二方向延伸的侧壁接触；
所述两个沟道区分别位于所述源极接触区和漏极接触区之间。
8.根据权利要求7所述的存储器，其特征在于，还包括与所述源极主体连接的位线，所述位线、所述源极主体、所述第一分支、所述漏极主体和所述第二分支为同一个导电膜层经图案化之后形成；
所述位线、所述源极主体、所述第一分支为一体式结构；
所述漏极主体和所述第二分支为一体式结构。
9.根据权利要求6所述的存储器，其特征在于，每相邻两个所述第一分支和第二分支之间为所述沟道区，两个所述第一分支和两个所述第二分支在第二方向上的长度相同。
10.根据权利要求6所述的存储器，其特征在于，所述沟道区沿所述第二方向延伸；
所述第一分支在所述第二方向上的外表面与对应所述沟道区的外表面平齐；
所述第二分支在所述第二方向上的外表面与对应所述沟道区的外表面平齐。
11.一种存储器的制造方法，其特征在于，包括：
于衬底上形成导电膜层；
图案化所述导电膜层形成字线孔；所述字线孔沿垂直所述衬底的方向延伸，所述字线孔在第一方向上的尺寸小于所述字线孔在第二方向上的尺寸，所述第一方向和所述第二方向均平行于所述衬底并相交；
形成随形覆盖所述字线孔内壁的半导体层；
形成随形覆盖所述半导体层内表面的栅绝缘层；
形成随形覆盖所述栅绝缘层内表面并填充所述字线孔的字线；
其中，所述半导体层包括：在所述第一方向上相对且位于所述字线两侧的沟道区，以及在所述第二方向上相对且位于所述字线两侧的接触区；所述沟道区至所述字线的距离小于所述接触区至所述字线的距离。
12.一种存储器的制造方法，其特征在于，包括：
形成沿垂直衬底方向交替堆叠的导电膜层和牺牲层的堆叠结构；
图案化所述堆叠结构，形成沿第一方向延伸的位线以及位线两侧沿第二方向延伸的分支；
对所述分支进行图案化工艺，在所述分支上形成字线孔，所述字线孔贯通所述分支的上下表面；所述字线孔在第一方向延伸到与所述分支同层设置的刻蚀阻挡层，使得所述分支断开为第一部分和第二部分；所述字线孔在所述第二方向上深入到所述分支的所述第一部分和所述第二部分内；
形成随形覆盖所述字线孔内壁的半导体层；
形成随形覆盖所述半导体层内表面的栅绝缘层；
形成随形覆盖所述栅绝缘层内表面并填充所述字线孔的栅极或字线；
其中，所述半导体层包括：在所述第一方向上相对且位于所述字线两侧的沟道区，以及在所述第二方向上相对且位于所述字线两侧的两个接触区；所述第一方向和所述第二方向均平行于所述衬底且所述第一方向和所述第二方向之间相交；所述沟道区至所述字线的最短距离小于任意一个所述接触区至所述字线的最短距离。
13.根据权利要求11或12所述的存储器的制造方法，其特征在于，所述半导体层在所述第二方向上相对的所述接触区包括：源极接触区和漏极接触区；
所述形成字线孔，还包括：同步形成源极、漏极和位线；
其中，所述源极覆盖所述源极接触区的外表面，包括源极主体以及与所述源极主体相连接的两个第一分支，所述第一分支朝向所述沟道区延伸；所述漏极覆盖所述漏极接触区的外表面，包括漏极主体以及与所述漏极主体相连接的两个第二分支，所述第二分支朝向所述沟道区延伸；所述位线沿所述第一方向延伸，且与所述源极主体相接触。
14.一种电子设备，其特征在于，包括：如权利要求1～10中任一项所述的存储器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310390603.6A CN116322041B (zh) | 2023-04-13 | 2023-04-13 | 存储器及其制造方法、电子设备 |
Publications (2)
| Publication Number | Publication Date |
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| CN116322041A CN116322041A (zh) | 2023-06-23 |
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ID=86836154
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310390603.6A Active CN116322041B (zh) | 2023-04-13 | 2023-04-13 | 存储器及其制造方法、电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116322041B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117279373B (zh) * | 2023-10-12 | 2024-03-29 | 北京超弦存储器研究院 | 存储器及其制造方法、电子设备 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112151546A (zh) * | 2019-06-27 | 2020-12-29 | 三星电子株式会社 | 半导体存储器件 |
| CN112750829A (zh) * | 2019-10-29 | 2021-05-04 | 三星电子株式会社 | 三维半导体存储器装置 |
| CN114203715A (zh) * | 2020-09-18 | 2022-03-18 | 三星电子株式会社 | 三维半导体存储器件 |
| CN115346988A (zh) * | 2022-10-18 | 2022-11-15 | 北京超弦存储器研究院 | 一种晶体管、3d存储器及其制备方法、电子设备 |
-
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN112151546A (zh) * | 2019-06-27 | 2020-12-29 | 三星电子株式会社 | 半导体存储器件 |
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| CN115346988A (zh) * | 2022-10-18 | 2022-11-15 | 北京超弦存储器研究院 | 一种晶体管、3d存储器及其制备方法、电子设备 |
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| CN116322041A (zh) | 2023-06-23 |
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