CN112151546A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN112151546A
CN112151546A CN202010348098.5A CN202010348098A CN112151546A CN 112151546 A CN112151546 A CN 112151546A CN 202010348098 A CN202010348098 A CN 202010348098A CN 112151546 A CN112151546 A CN 112151546A
Authority
CN
China
Prior art keywords
electrode
semiconductor
gate electrode
memory device
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010348098.5A
Other languages
English (en)
Other versions
CN112151546B (zh
Inventor
慎重赞
金志永
金熙中
安泰炫
赵银珠
崔贤根
韩相然
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112151546A publication Critical patent/CN112151546A/zh
Application granted granted Critical
Publication of CN112151546B publication Critical patent/CN112151546B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公开了一种半导体存储器件，其包括：堆叠结构，包括垂直地堆叠在衬底上的层，每个层包括在第一方向上延伸的位线和在第二方向上从位线延伸的半导体图案；栅电极，在穿透堆叠结构的孔中，并沿着半导体图案的堆叠延伸；垂直绝缘层，覆盖栅电极并填充孔；以及数据存储元件，电连接到半导体图案。数据存储元件包括第一电极和第二电极，第一电极在垂直绝缘层的第一凹陷中并具有其一端敞开的圆筒形状，第二电极包括在第一电极的圆筒中的第一突起和在垂直绝缘层的第二凹陷中的第二突起。

Description

半导体存储器件
技术领域
发明构思涉及半导体器件，更具体地，涉及具有增加的集成度的三维半导体存储器件。
背景技术
半导体器件已高度集成，以满足客户所要求的半导体器件的高性能和低制造成本。因为半导体器件的集成度是决定产品价格的重要因素，所以越来越需要高度集成的半导体器件。典型的二维或平面半导体器件的集成度主要由单位存储单元所占据的面积决定，使得其极大地受到用于形成精细图案的技术水平影响。然而，增加图案精细度所需的极其昂贵的处理设备会对增加二维或平面半导体器件的集成度设置实际限制。因此，已提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
发明构思的一些示例实施方式提供了具有改善的电特性和提高的可靠性的三维半导体存储器件。
根据发明构思的一些示例实施方式，一种半导体存储器件可以包括衬底、在衬底上的堆叠结构、栅电极、垂直绝缘层和数据存储元件。堆叠结构可以限定在垂直方向上穿透堆叠结构的孔。堆叠结构可以包括垂直地堆叠在衬底上的多个层。堆叠结构可以包括在第一方向上延伸的多个位线和在与第一方向交叉的第二方向上延伸的多个半导体图案。所述多个层中的每个可以包括所述多个半导体图案中的在第二方向上从所述多个位线中的对应位线延伸的对应半导体图案。栅电极可以在穿透堆叠结构的孔中。栅电极可以沿着所述多个半导体图案的堆叠垂直地延伸。垂直绝缘层可以覆盖栅电极并填充所述孔。垂直绝缘层可以限定第一凹陷和第二凹陷。数据存储元件可以电连接到所述多个半导体图案中的在所述多个层中的所述对应层中的所述对应半导体图案。数据存储元件可以包括第一电极和第二电极。第一电极可以在垂直绝缘层的第一凹陷中。第一电极可以具有其一端敞开的圆筒形状。第二电极可以包括在第一电极的圆筒中的第一突起和在垂直绝缘层的第二凹陷中的第二突起。
根据发明构思的一些示例实施方式，一种半导体存储器件可以包括衬底、在衬底上的堆叠结构、栅电极、多个第一电极、在衬底上的电介质层和在衬底上的第二电极。堆叠结构可以限定在垂直方向上穿透堆叠结构的孔。堆叠结构可以包括垂直地堆叠在衬底上的多个层。堆叠结构可以包括在第一方向上延伸的多个位线和在与第一方向交叉的第二方向上延伸的多个半导体图案。所述多个层中的每个可以包括所述多个半导体图案中的在第二方向上从所述多个位线中的对应位线延伸的对应半导体图案。栅电极可以在穿透堆叠结构的孔中。栅电极可以沿着所述多个半导体图案的堆叠垂直地延伸。所述多个第一电极可以分别电连接到所述多个半导体图案。所述多个第一电极中的每个可以具有其一端敞开的圆筒形状。第二电极可以隔着电介质层与所述多个第一电极间隔开。第二电极可以包括：在所述多个第一电极中的对应第一电极的圆筒中的第一突起，第一突起在第二方向上延伸；以及在所述多个第一电极中的彼此垂直相邻的两个第一电极之间的第二突起，第二突起在第二方向上延伸。第二突起在第一方向上的最大宽度可以大于第一突起在第一方向上的最大宽度。
根据发明构思的一些示例实施方式，一种半导体存储器件可以包括衬底、在衬底上的堆叠结构、栅电极、垂直绝缘层和数据存储元件。堆叠结构可以限定在垂直方向上穿透堆叠结构的孔。堆叠结构可以包括垂直地堆叠在衬底上的多个层。堆叠结构可以包括在第一方向上延伸的多个位线和在与第一方向交叉的第二方向上延伸的多个半导体图案。所述多个层中的每个可以包括所述多个半导体图案中的在第二方向上从所述多个位线中的对应位线延伸的对应半导体图案。栅电极可以在穿透堆叠结构的孔中。栅电极可以沿着所述多个半导体图案的堆叠垂直地延伸。垂直绝缘层可以覆盖栅电极并填充所述孔。垂直绝缘层可以限定一对第一凹陷和在所述一对第一凹陷之间的第二凹陷。所述一对第一凹陷可以暴露所述多个半导体图案中的一对半导体图案的一端，并且可以在第二方向上延伸。所述一对第一凹陷可以彼此垂直地相邻，所述第二凹陷可以在第二方向上延伸。数据存储元件可以电连接到所述多个半导体图案中的在所述多个层中的所述对应层中的所述对应半导体图案。数据存储元件可以包括在所述一对第一凹陷中的一个中的第一电极和在第二凹陷中的第二电极。第二凹陷在第一方向上的最大宽度可以大于第一凹陷在第一方向上的最大宽度。
附图说明
图1示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的单元阵列的简化电路图。
图2示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的透视图。
图3示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的透视图。
图4A、图4B和图4C示出了分别沿图3的线A-A'、B-B'和C-C'截取的剖视图。
图5、图7、图9、图11、图13、图15和图17示出了显示根据发明构思的一些示例实施方式的制造三维半导体存储器件的方法的俯视图。
图6、图8、图10A、图12A、图14A、图16A和图18A分别示出了沿图5、图7、图9、图11、图13、图15和图17的线A-A'截取的剖视图。
图10B、图12B、图14B、图16B和图18B分别示出了沿图9、图11、图13、图15和图17的线B-B'截取的剖视图。
图19示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的沿图3的线B-B'截取的剖视图。
图20示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的透视图。
图21A、图21B和图21C示出了分别沿图20的线A-A'、B-B'和C-C'截取的剖视图。
图22A、图23A、图24A、图25A和图26A示出了显示根据发明构思的一些示例实施方式的制造三维半导体存储器件的方法的沿图9的线A-A'截取的剖视图。
图22B、图23B、图24B、图25B和图26B示出了显示根据发明构思的一些示例实施方式的制造三维半导体存储器件的方法的沿图9的线B-B'截取的剖视图。
图27示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的沿图20的线B-B'截取的剖视图。
具体实施方式
图1示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的单元阵列的简化电路图。
参照图1，根据发明构思的一些示例实施方式的三维半导体存储器件可以包括单元阵列，该单元阵列包括多个子单元阵列SCA(或由多个子单元阵列SCA构成)。子单元阵列SCA可以沿第二方向D2布置。
每个子单元阵列SCA可以包括多个位线BL、多个字线WL和多个存储单元晶体管MCT。一个存储单元晶体管MCT可以设置在一个字线WL和一个位线BL之间。
位线BL可以是与衬底间隔开并设置在衬底上的导电图案(例如金属线)。位线BL可以在第一方向D1上延伸。一个子单元阵列SCA中的位线BL可以在垂直方向(例如第三方向D3)上彼此间隔开。
字线WL可以是在垂直方向(例如第三方向D3)上从衬底延伸的导电图案(例如金属线)。一个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。
存储单元晶体管MCT的栅极可以连接到字线WL，存储单元晶体管MCT的源极可以连接到位线BL。每个存储单元晶体管MCT可以包括数据存储元件DS。例如，数据存储元件DS可以是电容器，并且存储单元晶体管MCT的漏极可以连接到该电容器。
图2示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的透视图。
参照图1和图2，衬底SUB可以在其上提供有参照图1讨论的多个子单元阵列SCA中的一个。衬底SUB可以是半导体衬底，诸如硅衬底、锗衬底或硅锗衬底。
例如，衬底SUB可以在其上提供有包括第一层L1、第二层L2和第三层L3的堆叠结构SS。堆叠结构SS的第一层L1、第二层L2和第三层L3可以在垂直方向(例如第三方向D3)上间隔开并堆叠。第一层L1、第二层L2和第三层L3中的每个可以包括多个半导体图案SP、多个数据存储元件DS和位线BL。
每个半导体图案SP可以具有在第二方向D2上延伸的线形、条形或柱形。例如，半导体图案SP可以包括硅、锗或硅锗。每个半导体图案SP可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可以插置在第一杂质区SD1和第二杂质区SD2之间。沟道区CH可以对应于参照图1讨论的存储单元晶体管MCT的沟道。第一杂质区SD1和第二杂质区SD2可以对应于参照图1讨论的存储单元晶体管MCT的源极和漏极。
第一杂质区SD1和第二杂质区SD2可以是其中半导体图案SP掺杂有杂质的区域。第一杂质区SD1和第二杂质区SD2然后可以具有n型或p型导电性。第一杂质区SD1可以形成在半导体图案SP的端部上。
数据存储元件DS可以对应地连接到半导体图案SP的端部。数据存储元件DS可以对应地连接到半导体图案SP的第二杂质区SD2。数据存储元件DS可以是能够存储数据的存储元件。每个数据存储元件DS可以是使用电容器、磁隧道结图案和包括相变材料的可变电阻构件中的一个的存储元件。例如，每个数据存储元件DS可以是电容器。
每个位线BL可以具有在第一方向Dl上延伸的线形或条形。位线BL可以沿第三方向D3彼此间隔开并堆叠。位线BL可以包括导电材料。例如，导电材料可以包括掺杂半导体材料(掺杂硅、掺杂锗等)、导电金属氮化物材料(钛氮化物、钽氮化物等)、金属性材料(钨、钛、钽等)和金属-半导体化合物(钨硅化物、钴硅化物、钛硅化物等)中的一种或更多种。位线BL可以对应于参照图1讨论的位线BL。
在第一层L1、第二层L2和第三层L3当中，第一层L1将在下面被代表性地详细描述。第一层L1的半导体图案SP可以在第一方向D1上彼此间隔开地布置。第一层L1的半导体图案SP可以位于相同的第一水平处。第一层L1的位线BL可以在第一层L1的一端处连接到半导体图案SP的端部。例如，位线BL可以直接连接到第一杂质区SD1。又例如，位线BL可以通过金属硅化物电连接到第一杂质区SD1。第一层L1的以上详细描述也可以基本上相同地适用于第二层L2和第三层L3。
衬底SUB可以在其上提供有穿透堆叠结构SS的栅电极GE。栅电极GE可以具有在第三方向D3上延伸的线形或柱形。栅电极GE可以在第一方向D1上布置。当在俯视图中看时，半导体图案SP可以堆叠在一对栅电极GE之间。每个栅电极GE可以在垂直堆叠的多个半导体图案SP的侧壁上垂直地延伸。
例如，第一对栅电极GE可以与第一层L1的半导体图案SP中的第一个相邻，与第二层L2的半导体图案SP中的第一个相邻，并与第三层L3的半导体图案SP中的第一个相邻。第二对栅电极GE可以与第一层L1的半导体图案SP中的第二个相邻，与第二层L2的半导体图案SP中的第二个相邻，并与第三层L3的半导体图案SP中的第二个相邻。
栅电极GE可以与半导体图案SP的沟道区CH相邻。栅电极GE可以提供在沟道区CH的侧壁上，并且可以在第三方向D3上延伸。栅极电介质层GI可以插置在栅电极GE和沟道区CH之间。栅极电介质层GI可以包括高k电介质层、硅氧化物层、硅氮化物层、硅氮氧化物层或其组合。例如，高k电介质层可以包括以下中的一种或更多种：铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐。
栅电极GE可以包括导电材料，其中导电材料可以是掺杂半导体材料、导电金属氮化物材料、金属性材料和金属-半导体化合物中的一种。栅电极GE可以对应于参照图1讨论的字线WL。
衬底SUB可以在其上提供有在第一方向D1上沿着堆叠结构SS的一个侧表面延伸的电介质结构ISS。电介质结构ISS可以与半导体图案SP的另外的端部相邻。电介质结构ISS可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的一个或更多个。
尽管未示出，但是电介质材料可以填充堆叠结构SS中的空的空间。例如，电介质材料可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的一个或更多个。
图3示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的透视图。图4A、图4B和图4C示出了分别沿图3的线A-A'、B-B'和C-C'截取的剖视图。在以下实施方式中，与以上参照图1和图2讨论的技术特征重复的技术特征的详细描述将被省略，并将详细讨论其不同之处。
参照图3和图4A至图4C，堆叠结构SS可以提供在衬底SUB上。堆叠结构SS可以在第一方向D1上延伸。尽管未示出，但是堆叠结构SS可以提供成多个，并且多个堆叠结构SS可以在第二方向D2上布置。
堆叠结构SS可以包括顺序地堆叠在衬底SUB上的第一层L1、第二层L2、第三层L3和第四层L4。第一层L1、第二层L2、第三层L3和第四层L4中的每个可以包括绝缘层IL、半导体层SL和位线BL。堆叠结构SS还可以包括插置在衬底SUB和第一层L1之间的蚀刻停止层ESL。第一层L1、第二层L2、第三层L3和第四层L4是根据发明构思的一些示例实施方式的示例，并且一个或更多个额外层可以堆叠在第四层L4上。
半导体层SL和位线BL可以提供在绝缘层IL上。半导体层SL和位线BL可以在绝缘层IL上彼此平行地设置。绝缘层IL可以垂直地(例如在第三方向D3上)将上层的半导体层SL和位线BL与下层的半导体层SL和位线BL分开。
第一层L1、第二层L2、第三层L3和第四层L4中的每个的位线BL可以在第一方向D1上延伸。位线BL可以位于与半导体层SL的水平相同的水平处。位线BL的一个侧壁可以面对半导体层SL的一个侧壁。位线BL的一个侧壁可以接触半导体层SL的一个侧壁。
半导体层SL可以包括诸如硅、锗或硅锗的半导体材料。绝缘层IL可以包括硅氧化物层、硅氮化物层、硅氮氧化物层、含碳硅氧化物层、含碳硅氮化物层和含碳硅氮氧化物层中的一个。例如，绝缘层IL可以是硅氮化物层(例如SiN)。
第一层L1、第二层L2、第三层L3和第四层L4中的每个的半导体层SL可以包括多个半导体图案SP。每个半导体图案SP可以具有在第二方向D2上从位线BL延伸的条形。每个半导体图案SP可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可以插置在第一杂质区SD1和第二杂质区SD2之间。位线BL可以电连接到半导体图案SP的第一杂质区SD1。
孔HO可以被限定为穿透堆叠结构SS。孔HO可以定位在半导体图案SP之间。栅电极GE可以被提供为在穿透堆叠结构SS的孔HO中在垂直方向(例如第三方向D3)上延伸。例如，栅电极GE可以穿透堆叠结构SS。
栅电极GE可以包括在半导体图案SP的沟道区CH的彼此相反侧上的第一栅电极GE1和第二栅电极GE2。例如，第一栅电极GE1和第二栅电极GE2可以构成单个字线WL。又例如，第一栅电极GE1可以是字线WL，第二栅电极GE2可以是背栅。
栅极电介质层GI可以插置在每个栅电极GE和每个半导体图案SP之间。栅极电介质层GI可以包括高k电介质层、硅氧化物层、硅氮化物层、硅氮氧化物层或其组合。
垂直绝缘层VIP可以被提供为填充孔HO。垂直绝缘层VIP可以覆盖栅电极GE。例如，垂直绝缘层VIP可以在孔HO中插置在彼此相邻的一对栅电极GE之间。垂直绝缘层VIP可以插置在彼此相邻的一对半导体图案SP之间。垂直绝缘层VIP可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的一个或更多个。例如，垂直绝缘层VIP可以包括相对于绝缘层IL具有蚀刻选择性的硅氧化物层。
数据存储元件DS可以被提供为具有与对应的半导体图案SP的电连接。每个数据存储元件DS可以包括第一电极EL1、电介质层DL和第二电极EL2。堆叠结构SS中的数据存储元件DS可以共用一个电介质层DL和一个第二电极EL2。例如，多个第一电极EL1可以提供在堆叠结构SS中，并且一个电介质层DL可以覆盖第一电极EL1的表面。一个第二电极EL2可以提供在一个电介质层DL上。
根据发明构思的数据存储元件DS将在下面再次参照图4B和图4C进一步详细讨论。
垂直绝缘层VIP可以包括第一凹陷RS1和第二凹陷RS2。例如，四个第一凹陷RS1可以被限定在第一层L1、第二层L2、第三层L3和第四层L4中的每个上，四个第二凹陷RS2可以被限定在第一层L1、第二层L2、第三层L3和第四层L4中的每个上。第一凹陷RS1可以位于与半导体层SL的水平相同的水平处。第二凹陷RS2可以位于与绝缘层IL的水平相同的水平处。
第一凹陷RS1可以暴露半导体图案SP的一端。第一凹陷RS1可以在第二方向D2上从半导体图案SP的一端延伸。第二凹陷RS2可以插置在彼此垂直相邻的一对第一凹陷RS1之间。第二凹陷RS2可以在第二方向D2上延伸。第一宽度W1可以被指定为第一凹陷RS1在第一方向D1上的最大宽度。第二宽度W2可以被指定为第二凹陷RS2在第一方向D1上的最大宽度。第二宽度W2可以大于第一宽度W1。
第一电极EL1可以对应地提供在第一凹陷RS1中。第一电极EL1可以对应地连接到半导体图案SP的第二杂质区SD2。每个第一电极EL1可以具有其一端敞开的圆筒形状。例如，第一电极EL1可以包括具有与第二杂质区SD2的连接的第一段和在第二方向D2上从第一段延伸的第二段。第一电极EL1可以在第二方向D2上沿着第一凹陷RS1延伸。第一宽度W1可以被指定为第一电极EL1在第一方向D1上的最大宽度。
第二电极EL2可以包括多个突起PP1和PP2。突起PP1和PP2可以包括提供在第一凹陷RS1中的第一突起PP1和提供在第二凹陷RS2中的第二突起PP2。第一突起PP1可以从第二电极EL2朝向半导体图案SP突出。第一突起PP1可以提供在第一电极EL1的圆筒中。第一突起PP1可以在第一电极EL1的圆筒中沿第二方向D2延伸。第二突起PP2可以从第二电极EL2朝向绝缘层IL突出。第二突起PP2可以在第二方向D2上沿着第二凹陷RS2延伸。
第三宽度W3可以被指定为第一突起PP1在第一方向D1上的最大宽度。第四宽度W4可以被指定为第二突起PP2在第一方向D1上的最大宽度。第四宽度W4可以大于第三宽度W3。
根据发明构思的一些示例实施方式，第一电极EL1和第二电极EL2可以提供在形成于垂直绝缘层VIP中的第一凹陷RS1和第二凹陷RS2中。参照图4C，第一电极EL1以及第二电极EL2的第一突起PP1和第二突起PP2可以各自具有在第二方向D2上的伸长形状。因此，当第一电极EL1以及第一突起PP1和第二突起PP2没有被提供支撑件时，第一电极EL1以及第一突起PP1和第二突起PP2可能处于倒塌的危险之中。参照图4B，垂直绝缘层VIP可以用作支撑堆叠的第一电极EL1和第二电极EL2的支撑件。垂直绝缘层VIP可以物理地连接到在第三方向D3上堆叠的多个第一电极EL1。总之，根据发明构思的一些示例实施方式的半导体器件可以限制和/或防止工艺缺陷并提高其可靠性。
图5、图7、图9、图11、图13、图15和图17示出了显示根据发明构思的一些示例实施方式的制造三维半导体存储器件的方法的俯视图。图6、图8、图10A、图12A、图14A、图16A和图18A分别示出了沿图5、图7、图9、图11、图13、图15和图17的线A-A'截取的剖视图。图10B、图12B、图14B、图16B和图18B分别示出了沿图9、图11、图13、图15和图17的线B-B'截取的剖视图。
参照图5和图6，蚀刻停止层ESL可以在衬底SUB上形成。堆叠结构SS可以在蚀刻停止层ESL上形成。堆叠结构SS的形成可以包括形成顺序地堆叠的第一层L1、第二层L2、第三层L3和第四层L4。
第一层L1、第二层L2、第三层L3和第四层L4中的每个可以包括绝缘层IL和半导体层SL。绝缘层IL和半导体层SL可以顺序地形成。半导体层SL可以包括诸如硅、锗或硅锗的半导体材料。绝缘层IL可以包括硅氧化物层、硅氮化物层、硅氮氧化物层、含碳硅氧化物层、含碳硅氮化物层和含碳硅氮氧化物层中的一个。例如，绝缘层IL可以由硅氮化物层(例如SiN)形成。
堆叠结构SS可以被图案化以形成穿透堆叠结构SS的孔HO。孔HO可以不穿透衬底SUB上的蚀刻停止层ESL。蚀刻停止层ESL可以不允许孔HO暴露衬底SUB的顶表面，并且孔HO可以暴露蚀刻停止层ESL的顶表面。
每个孔HO可以具有在第二方向D2上延伸的线形或条形。孔HO可以沿第一方向D1彼此间隔开地布置。孔HO可以在对应的半导体层SL上限定半导体图案SP。例如，半导体图案SP可以由一对相邻的孔HO限定。
参照图7和图8，栅电极GE和栅极电介质层GI可以在每个孔HO中形成。例如，电介质层和导电层可以在孔HO中形成，然后被图案化以形成栅极电介质层GI和栅电极GE。堆叠结构SS可以具有暴露于孔HO的内侧壁，并且栅电极GE和栅极电介质层GI可以在第三方向D3上沿着堆叠结构SS的内侧壁延伸。栅电极GE可以包括提供在半导体图案SP的彼此相反侧上的第一栅电极GE1和第二栅电极GE2。
在形成栅电极GE之后，垂直绝缘层VIP可以被形成以填充孔HO。垂直绝缘层VIP可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的一个或更多个。例如，垂直绝缘层VIP可以包括相对于绝缘层IL具有蚀刻选择性的硅氧化物层。
半导体层SL的一部分可以用位线BL代替。例如，可以执行湿蚀刻工艺以选择性地蚀刻堆叠结构SS的一个侧壁上的半导体层SL。蚀刻工艺可以去除半导体层SL的所述部分。导电材料可以被沉积在去除了半导体层SL的位置上，因而可以形成位线BL。位线BL可以在第一方向D1上延伸。位线BL可以电连接到每个半导体图案SP的一端。
参照图9、图10A和图10B，堆叠结构SS可以被图案化以形成穿透堆叠结构SS的沟槽TR。沟槽TR可以暴露半导体图案SP的侧壁、绝缘层IL的侧壁和垂直绝缘层VIP的侧壁。沟槽TR可以在第一方向D1上延伸。
参照图11、图12A和图12B，暴露于沟槽TR的半导体图案SP可以被选择性地湿蚀刻以形成第一凹陷RS1。第一凹陷RS1可以从沟槽TR朝向位线BL水平地延伸。半导体图案SP的一部分可以被蚀刻并去除，半导体图案SP的剩余部分可以保持与位线BL相邻。第一凹陷RS1可以被绝缘层IL和垂直绝缘层VIP围绕。
参照图13、图14A和图14B，垂直绝缘层VIP可以通过第一凹陷RS1被选择性地蚀刻，因而第一凹陷RS1可以在第一方向D1上扩展。由于选择性蚀刻，垂直绝缘层VIP可以在与第一凹陷RS1相邻的部分处被去除。扩展可以允许第一凹陷RS1具有第一宽度W1作为第一方向D1上的最大宽度。
参照图15、图16A和图16B，第一电极EL1可以在对应的第一凹陷RS1中形成。例如，第一电极EL1的形成可以包括在第一凹陷RS1中共形地形成第一电极层以及执行其中第一电极层被分成多个第一电极EL1的湿蚀刻工艺。第一电极EL1然后可以具有其一端敞开的圆筒形状。
模制层ML可以被形成以完全填充第一凹陷RS1。模制层ML可以填充沟槽TR。模制层ML可以由与绝缘层IL的材料相同的材料形成。
参照图17、图18A和图18B，可以执行湿蚀刻工艺以选择性地湿蚀刻模制层ML和绝缘层IL。绝缘层IL的部分可以被去除以形成第二凹陷RS2。第二凹陷RS2可以从沟槽TR朝向剩余的绝缘层IL水平地延伸。
可以执行湿蚀刻工艺，直到第二凹陷RS2与半导体图案SP的一端对准。直到从第一电极EL1的圆筒完全去除模制层ML，湿蚀刻工艺可以被完成。
垂直绝缘层VIP可以通过第二凹陷RS2被选择性地蚀刻，因而第二凹陷RS2可以在第一方向D1上扩展。由于选择性蚀刻，垂直绝缘层VIP可以在与第二凹陷RS2相邻的部分处被蚀刻。扩展可以允许第二凹陷RS2具有第二宽度W2作为第一方向D1上的最大宽度。第二凹陷RS2可以被形成使得其第二宽度W2变得大于第一宽度W1。
根据发明构思的一些示例实施方式，在第二凹陷RS2的形成期间，垂直绝缘层VIP可以支撑第一电极EL1。因此，可以限制和/或防止第一电极EL1朝向衬底SUB倒塌。
返回参照图3和图4A至图4C，电介质层DL可以在衬底SUB上共形地形成。电介质层DL可以覆盖第一电极EL1的暴露表面。例如，电介质层DL可以部分地填充第一电极EL1的圆筒形内部空间。电介质层DL可以部分地填充第二凹陷RS2。
第二电极EL2可以被形成以填充沟槽TR以及第一凹陷RS1和第二凹陷RS2。第二电极EL2可以完全填充第一凹陷RS1和第二凹陷RS2。例如，第二电极EL2可以包括填充第一凹陷RS1的第一突起PP1和填充第二凹陷RS2的第二突起PP2。
图19示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的沿图3的线B-B'截取的剖视图。在以下实施方式中，与以上参照图3和图4A至图4C讨论的技术特征重复的技术特征的详细描述将被省略，并将详细讨论其不同之处。
参照图3、图4A、图4C和图19，第一凹陷RS1可以在其彼此相反侧壁处弯曲。因此，第一电极EL1可以具有弯曲的彼此相反侧壁，第二电极EL2的第一突起PP1可以具有弯曲的彼此相反侧壁。第二凹陷RS2可以在其彼此相反侧壁处弯曲。因此，第二电极EL2的第二突起PP2可以具有弯曲的彼此相反侧壁。
图20示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的透视图。图21A、图21B和图21C示出了分别沿图20的线A-A'、B-B'和C-C'截取的剖视图。在以下实施方式中，与以上参照图3和图4A至图4C讨论的技术特征重复的技术特征的详细描述将被省略，并将详细讨论其不同之处。
参照图20和图21A至图21C，模制层ML可以插置在彼此垂直相邻的第一电极EL1之间。模制层ML可以连接垂直堆叠的第一电极EL1。第五宽度W5可以被指定为第一电极EL1在第一方向D1上的最大宽度。第六宽度W6可以被指定为模制层ML在第一方向D1上的最大宽度。第五宽度W5可以大于第六宽度W6。
第二电极EL2可以包括提供在第一电极EL1的圆筒中的第一突起PP1和与第一电极EL1的彼此相反侧相邻的侧部SIP。第一突起PP1可以从第二电极EL2朝向半导体图案SP突出。侧部SIP可以插置于在第一方向D1上彼此相邻的第一电极EL1之间。侧部SIP可以在第三方向D3上从堆叠结构SS的底表面朝向堆叠结构SS的顶表面延伸。
根据发明构思的一些示例实施方式，第一电极EL1可以具有比模制层ML的宽度大的宽度。例如，第一电极EL1的圆筒可以具有其面积相对大的内侧壁。第二电极EL2的第一突起PP1可以填充第一电极EL1的圆筒，第二电极EL2的侧部SIP可以与第一电极EL1的彼此相反侧壁相邻。因此，根据发明构思的一些示例实施方式的半导体器件可以具有包括第一电极EL1、第二电极EL2以及在第一电极EL1和第二电极EL2之间的电介质层DL的电容器的增大的电容。
图22A、图23A、图24A、图25A和图26A示出了显示根据发明构思的一些示例实施方式的制造三维半导体存储器件的方法的沿图9的线A-A'截取的剖视图。图22B、图23B、图24B、图25B和图26B示出了显示根据发明构思的一些示例实施方式的制造三维半导体存储器件的方法的沿图9的线B-B'截取的剖视图。在以下实施方式中，与参照图5至图18B讨论的技术特征重复的技术特征的详细描述将被省略，并将详细讨论其不同之处。
参照图9、图22A和图22B，可以对图9、图10A和图10B所示的所得结构执行湿蚀刻工艺，使得绝缘层IL可以被选择性地蚀刻。暴露于沟槽TR的绝缘层IL可以被部分地去除以形成第二凹陷RS2。第二凹陷RS2可以从沟槽TR朝向剩余的绝缘层IL水平地延伸。
参照图9、图23A和图23B，垂直绝缘层VIP可以通过第二凹陷RS2被选择性地蚀刻，因而第二凹陷RS2可以在第一方向D1上扩展。由于选择性蚀刻，垂直绝缘层VIP可以在其与第二凹陷RS2相邻的部分处被去除。扩展可以允许第二凹陷RS2具有比半导体图案SP在第一方向D1上的最大宽度更大的在第一方向D1上的最大宽度。
参照图9、图24A和图24B，模制层ML可以被形成以填充第二凹陷RS2。模制层ML可以由与绝缘层IL的材料相同的材料形成。
参照图9、图25A和图25B，暴露于沟槽TR的半导体图案SP可以被选择性地湿蚀刻以形成第一凹陷RS1。第一凹陷RS1可以从沟槽TR朝向位线BL水平地延伸。
垂直绝缘层VIP可以通过第一凹陷RS1被选择性地蚀刻，因而第一凹陷RS1可以在第一方向D1上扩展。由于选择性蚀刻，垂直绝缘层VIP可以在其与第一凹陷RS1相邻的部分处被去除。扩展可以允许第一凹陷RS1具有比第二凹陷RS2在第一方向D1上的最大宽度更大的在第一方向D1上的最大宽度。
参照图9、图26A和图26B，第一电极EL1可以在对应的第一凹陷RS1中形成。例如，第一电极EL1的形成可以包括在第一凹陷RS1中共形地形成第一电极层以及执行其中第一电极层被分成多个第一电极EL1的湿蚀刻工艺。第一电极EL1然后可以具有其一端敞开的圆筒形状。
在形成第一电极ELl之后，可以执行湿蚀刻工艺以选择性地蚀刻垂直绝缘层VIP。因此，垂直绝缘层VIP可以在其暴露于沟槽TR的部分处被去除。垂直绝缘层VIP的去除可以暴露第一电极EL1的彼此相反侧壁和第一电极EL1的内侧壁。
返回参照图20和图21A至图21C，电介质层DL可以在衬底SUB上共形地形成。电介质层DL可以覆盖第一电极EL1的暴露表面。第二电极EL2可以形成为填充沟槽TR。第二电极EL2可以包括填充第一电极EL1的圆筒的第一突起PP1和与第一电极EL1的彼此相反侧相邻的侧部SIP。
图27示出了显示根据发明构思的一些示例实施方式的三维半导体存储器件的沿图20的线B-B'截取的剖视图。在以下实施方式中，与以上参照图20和图21A至图21C讨论的技术特征重复的技术特征的详细描述将被省略，并将详细讨论其不同之处。
参照图20、图21A、图21C和图27，第六宽度W6可以被指定为模制层ML在第一方向D1上的最大宽度。第五宽度W5可以大于第六宽度W6。图27中的第六宽度W6可以小于以上在图21B中示出的第六宽度W6。模制层ML的宽度可以减小以增大第一电极EL1的外侧壁与第二电极EL2的侧部SIP之间的面积。结果，电容器的电容可以增大。
根据发明构思的一些示例实施方式的三维半导体存储器件可以包括物理地支撑数据存储元件的第一电极和第二电极的垂直绝缘层。因为垂直绝缘层物理地连接并支撑垂直堆叠的第一电极，所以可以限制和/或防止第一电极倒塌。因此，根据发明构思的一些示例实施方式的半导体器件可以限制和/或防止工艺缺陷并提高其可靠性。
尽管已参照附图讨论了发明构思的一些示例实施方式，但是将理解，可以在其中进行在形式和细节上的各种改变而不背离发明构思的精神和范围。因此，将理解，上述一些示例实施方式在所有方面仅是说明性的而非限制性的。
本申请要求享有2019年6月27日在韩国知识产权局提交的韩国专利申请第10-2019-0077319号的优先权，其全部内容通过引用在此合并。

Claims (20)

1.一种半导体存储器件，包括：
衬底；
在所述衬底上的堆叠结构，所述堆叠结构限定在垂直方向上穿透所述堆叠结构的孔，所述堆叠结构包括垂直地堆叠在所述衬底上的多个层，所述堆叠结构包括在第一方向上延伸的多个位线以及在与所述第一方向交叉的第二方向上延伸的多个半导体图案，所述多个层中的每个包括所述多个半导体图案中的在所述第二方向上从所述多个位线中的对应位线延伸的对应半导体图案；
在穿透所述堆叠结构的所述孔中的栅电极，所述栅电极沿着所述多个半导体图案的堆叠垂直地延伸；
覆盖所述栅电极并填充所述孔的垂直绝缘层，所述垂直绝缘层限定第一凹陷和第二凹陷；以及
数据存储元件，电连接到所述多个半导体图案中的在所述多个层中的对应层中的所述对应半导体图案，
所述数据存储元件包括第一电极和第二电极，所述第一电极在所述垂直绝缘层的所述第一凹陷中，所述第一电极具有其一端敞开的圆筒形状，并且所述第二电极包括在所述第一电极的圆筒中的第一突起和在所述垂直绝缘层的所述第二凹陷中的第二突起。
2.根据权利要求1所述的半导体存储器件，还包括：
堆叠在所述衬底上的多个第一电极，其中
所述垂直绝缘层物理地连接到堆叠的所述多个第一电极，以及
所述多个第一电极包括所述第一电极。
3.根据权利要求1所述的半导体存储器件，其中所述第二凹陷在所述第一方向上的最大宽度大于所述第一凹陷在所述第一方向上的最大宽度。
4.根据权利要求1所述的半导体存储器件，其中所述第二突起在所述第一方向上的最大宽度大于所述第一突起在所述第一方向上的最大宽度。
5.根据权利要求1所述的半导体存储器件，其中所述第一电极、所述第一突起和所述第二突起在所述第二方向上延伸。
6.根据权利要求1所述的半导体存储器件，其中
所述第一凹陷暴露所述多个半导体图案中的在所述多个层中的所述对应层中的所述对应半导体图案的一端，以提供所述多个半导体图案中的在所述多个层中的所述对应层中的所述对应半导体图案的暴露的一端，以及
所述第一电极电连接到所述多个半导体图案中的在所述多个层中的所述对应层中的所述对应半导体图案的所述暴露的一端。
7.根据权利要求1所述的半导体存储器件，其中
所述垂直绝缘层限定垂直布置的多个第一凹陷，
所述多个第一凹陷包括所述第一凹陷，以及
所述第二凹陷在所述多个第一凹陷中的彼此垂直相邻的一对第一凹陷之间。
8.根据权利要求1所述的半导体存储器件，其中所述多个半导体图案中的在所述多个层中的所述对应层中的所述对应半导体图案包括：
电连接到所述多个位线中的所述对应位线的第一杂质区；
电连接到所述第一电极的第二杂质区；以及
在所述第一杂质区和所述第二杂质区之间的沟道区，所述沟道区与所述栅电极相邻。
9.根据权利要求1所述的半导体存储器件，其中所述数据存储元件还包括在所述第一电极和所述第二电极之间的电介质层。
10.根据权利要求1所述的半导体存储器件，其中
所述栅电极包括第一栅电极和第二栅电极，
所述第一栅电极与所述多个半导体图案中的在所述多个层中的所述对应层中的所述对应半导体图案的第一侧相邻，
所述第二栅电极与所述多个半导体图案中的在所述多个层中的所述对应层中的所述对应半导体图案的第二侧相邻，以及
所述第二侧在所述第一方向上与所述第一侧相反。
11.一种半导体存储器件，包括：
衬底；
在所述衬底上的堆叠结构，所述堆叠结构限定在垂直方向上穿透所述堆叠结构的孔，所述堆叠结构包括垂直地堆叠在所述衬底上的多个层，所述堆叠结构包括在第一方向上延伸的多个位线以及在与所述第一方向交叉的第二方向上延伸的多个半导体图案，所述多个层中的每个包括所述多个半导体图案中的在所述第二方向上从所述多个位线中的对应位线延伸的对应半导体图案；
在穿透所述堆叠结构的所述孔中的栅电极，所述栅电极沿着所述多个半导体图案的堆叠垂直地延伸；
分别电连接到所述多个半导体图案的多个第一电极，所述多个第一电极中的每个具有其一端敞开的圆筒形状；
在所述衬底上的电介质层；以及
在所述衬底上的第二电极，所述第二电极隔着所述电介质层与所述多个第一电极间隔开，所述第二电极包括第一突起和第二突起，所述第一突起在所述多个第一电极中的对应第一电极的圆筒中，所述第一突起在所述第二方向上延伸，所述第二突起在所述多个第一电极中的彼此垂直相邻的两个第一电极之间，所述第二突起在所述第二方向上延伸，
所述第二突起在所述第一方向上的最大宽度大于所述第一突起在所述第一方向上的最大宽度。
12.根据权利要求11所述的半导体存储器件，还包括：
垂直绝缘层，覆盖所述栅电极并填充所述堆叠结构中的所述孔，其中
所述垂直绝缘层物理地连接到所述多个第一电极的堆叠。
13.根据权利要求11所述的半导体存储器件，其中所述多个第一电极、所述第一突起和所述第二突起在所述第二方向上延伸。
14.根据权利要求11所述的半导体存储器件，其中所述多个半导体图案中的所述对应半导体图案包括：
第一杂质区，电连接到所述多个位线中的所述对应位线；
第二杂质区，电连接到所述多个第一电极中的一个；以及
沟道区，在所述第一杂质区和所述第二杂质区之间，所述沟道区与所述栅电极相邻。
15.根据权利要求11所述的半导体存储器件，其中
所述栅电极包括第一栅电极和第二栅电极，
所述第一栅电极与所述多个半导体图案中的在所述多个层中的对应层中的所述对应半导体图案的第一侧相邻，
所述第二栅电极与所述多个半导体图案中的在所述多个层中的所述对应层中的所述对应半导体图案的第二侧相邻，以及
所述第二侧在所述第一方向上与所述第一侧相反。
16.一种半导体存储器件，包括：
衬底；
在所述衬底上的堆叠结构，所述堆叠结构限定在垂直方向上穿透所述堆叠结构的孔，所述堆叠结构包括垂直地堆叠在所述衬底上的多个层，所述堆叠结构包括在第一方向上延伸的多个位线以及在与所述第一方向交叉的第二方向上延伸的多个半导体图案，所述多个层中的每个包括所述多个半导体图案中的在所述第二方向上从所述多个位线中的对应位线延伸的对应半导体图案；
在穿透所述堆叠结构的所述孔中的栅电极，所述栅电极沿着所述多个半导体图案的堆叠垂直地延伸；
覆盖所述栅电极并填充所述孔的垂直绝缘层，所述垂直绝缘层限定一对第一凹陷和在所述一对第一凹陷之间的第二凹陷，所述一对第一凹陷暴露所述多个半导体图案中的一对半导体图案的一端并在所述第二方向上延伸，所述一对第一凹陷彼此垂直地相邻，并且所述第二凹陷在所述第二方向上延伸；以及
数据存储元件，电连接到所述多个半导体图案中的在所述多个层中的对应层中的所述对应半导体图案，所述数据存储元件包括在所述一对第一凹陷中的一个中的第一电极和在所述第二凹陷中的第二电极，所述第二凹陷在所述第一方向上的最大宽度大于所述一对第一凹陷中的每个在所述第一方向上的最大宽度。
17.根据权利要求16所述的半导体存储器件，还包括：
在所述衬底上的多个第一电极，其中
所述垂直绝缘层物理地连接到所述多个第一电极的堆叠，以及
所述多个第一电极包括所述第一电极。
18.根据权利要求16所述的半导体存储器件，其中
所述第一电极具有其一端敞开的圆筒形状，
所述第二电极包括第一突起和第二突起，
所述第一突起在所述第一电极的圆筒中，
所述第二突起在所述第二凹陷中，以及
所述第二突起在所述第一方向上的最大宽度大于所述第一突起在所述第一方向上的最大宽度。
19.根据权利要求16所述的半导体存储器件，其中所述数据存储元件还包括在所述第一电极和所述第二电极之间的电介质层。
20.根据权利要求16所述的半导体存储器件，其中所述多个半导体图案中的在所述多个层中的所述对应层中的所述对应半导体图案包括：
电连接到所述多个位线中的所述对应位线的第一杂质区；
电连接到所述第一电极的第二杂质区；以及
在所述第一杂质区和所述第二杂质区之间的沟道区，所述沟道区与所述栅电极相邻。
CN202010348098.5A 2019-06-27 2020-04-28 半导体存储器件 Active CN112151546B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190077319A KR20210002775A (ko) 2019-06-27 2019-06-27 반도체 메모리 소자
KR10-2019-0077319 2019-06-27

Publications (2)

Publication Number Publication Date
CN112151546A true CN112151546A (zh) 2020-12-29
CN112151546B CN112151546B (zh) 2023-07-25

Family

ID=73891375

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010348098.5A Active CN112151546B (zh) 2019-06-27 2020-04-28 半导体存储器件

Country Status (3)

Country Link
US (1) US11289488B2 (zh)
KR (1) KR20210002775A (zh)
CN (1) CN112151546B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220254784A1 (en) * 2021-02-09 2022-08-11 Micron Technology, Inc. Epitaxial silicon within horizontal access devices in vertical three dimensional (3d) memory
CN116322041A (zh) * 2023-04-13 2023-06-23 北京超弦存储器研究院 存储器及其制造方法、电子设备
WO2024060322A1 (zh) * 2022-09-21 2024-03-28 长鑫存储技术有限公司 半导体结构及其制作方法、存储器

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210052660A (ko) 2019-10-29 2021-05-11 삼성전자주식회사 3차원 반도체 메모리 소자
US11227864B1 (en) * 2020-08-06 2022-01-18 Micron Technology, Inc. Storage node after three-node access device formation for vertical three dimensional (3D) memory
US20220045061A1 (en) * 2020-08-06 2022-02-10 Micron Technology, Inc. Three-node access device for vertical three dimensional (3d) memory
US20220045069A1 (en) * 2020-08-06 2022-02-10 Micron Technology, Inc. Source/drain integration in a three-node access device for vertical three dimensional (3d) memory
CN114078900A (zh) * 2020-08-19 2022-02-22 联华电子股份有限公司 数据存储单元、存储器及其存储器制作方法
US11849573B2 (en) * 2020-09-10 2023-12-19 Micron Technology, Inc. Bottom electrode contact for a vertical three-dimensional memory
US11289491B1 (en) * 2020-09-29 2022-03-29 Micron Technology, Inc. Epitaxtal single crystalline silicon growth for a horizontal access device
US11450693B2 (en) * 2020-09-29 2022-09-20 Micron Technology, Inc. Single crystal horizontal access device for vertical three-dimensional (3D) memory and method of forming 3D memory
US11950403B2 (en) * 2020-10-23 2024-04-02 Micron Technology, Inc. Widened conductive line structures and staircase structures for semiconductor devices
US11380387B1 (en) * 2021-03-23 2022-07-05 Micron Technology, Inc. Multiplexor for a semiconductor device
CN115020471A (zh) * 2022-05-30 2022-09-06 长鑫存储技术有限公司 一种半导体结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150348983A1 (en) * 2014-05-30 2015-12-03 Byoungkeun Son Semiconductor device including a stack having a sidewall with recessed and protruding portions
US20160104719A1 (en) * 2014-10-14 2016-04-14 Won-Seok Jung Semiconductor Memory Devices and Methods of Fabricating the Same
KR20190038223A (ko) * 2017-09-29 2019-04-08 삼성전자주식회사 반도체 메모리 소자
CN109616474A (zh) * 2017-09-29 2019-04-12 三星电子株式会社 半导体存储器件
CN109817628A (zh) * 2017-11-20 2019-05-28 三星电子株式会社 三维半导体存储器件和制造其的方法
US20190164985A1 (en) * 2017-11-24 2019-05-30 Samsung Electronics Co., Ltd. Semiconductor memory devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101442177B1 (ko) 2008-12-18 2014-09-18 삼성전자주식회사 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들
KR101036155B1 (ko) 2009-07-09 2011-05-23 서울대학교산학협력단 스타 구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법
US10388863B2 (en) * 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US9397110B2 (en) 2014-05-21 2016-07-19 Macronix International Co., Ltd. 3D independent double gate flash memory
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
US9728539B2 (en) 2015-12-08 2017-08-08 Korea Advanced Institute Of Science And Technology Multi bit capacitorless DRAM and manufacturing method thereof
KR101896759B1 (ko) 2016-05-12 2018-09-07 고려대학교 산학협력단 수직 반도체 컬럼을 구비한 듀얼 게이트 메모리 소자
US10109791B2 (en) 2016-08-24 2018-10-23 Euipil Kwon Nonvolatile memory device and method of fabricating the same
KR20180072901A (ko) 2016-12-21 2018-07-02 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US20190013317A1 (en) 2017-07-10 2019-01-10 Tc Lab, Inc. High-Density Volatile Random Access Memory Cell Array and Methods of Fabrication
KR102103630B1 (ko) 2017-07-13 2020-04-23 한국과학기술원 저메늄 기반 수직형 게이트리스 및 커패시터리스 디램 셀 및 그 제조 방법
CN110785843A (zh) 2017-08-31 2020-02-11 美光科技公司 具有带有两个晶体管及一个电容器的存储器单元且具有与参考电压耦合的晶体管的主体区的设备

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150348983A1 (en) * 2014-05-30 2015-12-03 Byoungkeun Son Semiconductor device including a stack having a sidewall with recessed and protruding portions
US20160104719A1 (en) * 2014-10-14 2016-04-14 Won-Seok Jung Semiconductor Memory Devices and Methods of Fabricating the Same
KR20190038223A (ko) * 2017-09-29 2019-04-08 삼성전자주식회사 반도체 메모리 소자
CN109616474A (zh) * 2017-09-29 2019-04-12 三星电子株式会社 半导体存储器件
CN109817628A (zh) * 2017-11-20 2019-05-28 三星电子株式会社 三维半导体存储器件和制造其的方法
US20190164985A1 (en) * 2017-11-24 2019-05-30 Samsung Electronics Co., Ltd. Semiconductor memory devices
CN109841630A (zh) * 2017-11-24 2019-06-04 三星电子株式会社 半导体存储器件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220254784A1 (en) * 2021-02-09 2022-08-11 Micron Technology, Inc. Epitaxial silicon within horizontal access devices in vertical three dimensional (3d) memory
US11469232B2 (en) * 2021-02-09 2022-10-11 Micron Technology, Inc. Epitaxial silicon within horizontal access devices in vertical three dimensional (3D) memory
WO2024060322A1 (zh) * 2022-09-21 2024-03-28 长鑫存储技术有限公司 半导体结构及其制作方法、存储器
CN116322041A (zh) * 2023-04-13 2023-06-23 北京超弦存储器研究院 存储器及其制造方法、电子设备
CN116322041B (zh) * 2023-04-13 2023-11-24 北京超弦存储器研究院 存储器及其制造方法、电子设备

Also Published As

Publication number Publication date
KR20210002775A (ko) 2021-01-11
CN112151546B (zh) 2023-07-25
US20200411523A1 (en) 2020-12-31
US11289488B2 (en) 2022-03-29

Similar Documents

Publication Publication Date Title
CN112151546B (zh) 半导体存储器件
US11101283B2 (en) Semiconductor memory device
US8362536B2 (en) Semiconductor device having vertical channel transistor and methods of fabricating the same
US11374008B2 (en) Semiconductor memory devices and methods of fabricating the same
JP2019096866A (ja) 半導体メモリ素子
KR20190083164A (ko) 반도체 메모리 장치
KR102644525B1 (ko) 수직형 반도체 소자
KR20210077098A (ko) 반도체 메모리 소자 및 그의 제조 방법
KR20140131776A (ko) 랜딩 패드를 구비하는 반도체 소자
KR20210042223A (ko) 반도체 메모리 소자 및 그의 제조 방법
US11751379B2 (en) Semiconductor memory device
CN111276481A (zh) 半导体器件
KR102657082B1 (ko) 반도체 메모리 소자
KR20180018239A (ko) 반도체 메모리 장치
CN113270415A (zh) 半导体装置
CN113437070B (zh) 半导体装置及其形成方法
US11974426B2 (en) Semiconductor device having transistor device of three-dimensional structure
CN113299660A (zh) 三维存储器器件及其制造方法
CN113270413A (zh) 半导体存储器件
KR20240041850A (ko) 메모리 장치 및 그의 제조 방법
KR20230163317A (ko) 반도체 장치
CN114256244A (zh) 半导体装置及其形成方法
CN115188807A (zh) 半导体器件及其形成方法
CN116981250A (zh) 半导体存储器器件和制造半导体存储器器件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant