KR20180072901A - 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 셀영역의 실리콘 댕글링 본드들을 제거하면서 동시에 주변회로영역의 트랜지스터 특성을 향상시킬 수 있는 반도체장치 및 그 제조 방법에 관한 것으로서, 본 기술의 반도체장치 제조 방법은 반도체기판에 트랜지스터를 형성하는 단계; 상기 트랜지스터 상부에 수소 함유 상부전극을 포함하는 캐패시터를 형성하는 단계; 및 상기 캐패시터 형성 후에 수소 패시베이션을 위한 어닐링을 수행하는 단계를 포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치 및 그 제조 방법에 관한 것으로, 상세하게는 캐패시터를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 MOSFET형 반도체 장치에 있어서는 실리콘 기판과 게이트절연층의 인터페이스(Interface)에 다수의 실리콘 댕글링본드가 존재할 수 있다. 실리콘 댕글링 본드가 트랩(trap)으로서 작용하기 때문에, 누설 전류가 증가하거나 MOSFET의 문턱전압이 변동하는 것으로 알려져 있다.
본 실시예들은, 실리콘 댕글링 본드를 제거할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예들은, 주변회로영역의 트랜지스터 열화없이 메모리셀영역의 실리콘댕글링본드를 제거할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체장치 제조 방법은 반도체기판에 트랜지스터를 형성하는 단계; 상기 트랜지스터 상부에 수소 함유 상부전극을 포함하는 캐패시터를 형성하는 단계; 및 상기 캐패시터 형성 후에 수소 패시베이션을 위한 어닐링을 수행하는 단계를 포함하고, 상기 캐패시터를 형성하는 단계는, 하부전극을 형성하는 단계; 상기 하부전극 상에 유전층을 형성하는 단계; 상기 유전층 상에 상부전극층을 형성하는 단계; 상기 상부전극층에 수소를 도핑시키기 위한 플라즈마 도핑 단계; 및 상기 상부전극층을 식각하는 단계를 포함할 수 있다. 상기 상부전극층은, 실리콘저마늄층을 포함할 수 있다. 상기 캐패시터를 형성하는 단계는, 하부전극을 형성하는 단계; 상기 하부전극 상에 유전층을 형성하는 단계; 상기 유전층 상에 제1상부전극층을 형성하는 단계; 상기 제1상부전극층 상에 제2상부전극층을 형성하는 단계; 상기 제2상부전극층에 수소 플라즈마 도핑을 수행하는 단계; 상기 수소-도프드 제2상부전극층 상에 제3상부전극층을 형성하는 단계; 및 상기 수소 함유 상부전극을 형성하기 위해, 상기 제3상부전극층, 수소-도프드 제2상부전극층 및 제1상부전극층을 식각하는 단계를 포함할 수 있다. 상기 제2상부전극층은, 실리콘저마늄층을 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 셀영역과 주변회로영역을 포함하는 반도체기판을 준비하는 단계; 상기 셀영역의 반도체기판에 제1트랜지스터를 형성하는 단계; 상기 주변회로영역의 반도체기판에 제2트랜지스터를 형성하는 단계; 상기 제1트랜지스터 상부에 수소 함유 상부전극을 포함하는 캐패시터를 형성하는 단계; 및 상기 캐패시터 형성 후에 수소 패시베이션을 위한 어닐링을 수행하는 단계를 포함할 수 있다. 상기 캐패시터를 형성하는 단계는, 하부전극을 형성하는 단계; 상기 하부전극 상에 유전층을 형성하는 단계; 상기 유전층 상에 상부전극층을 형성하는 단계; 상기 상부전극층에 수소를 도핑하기 위한 플라즈마도핑 단계; 및 상기 셀영역에 위치하는 상기 수소 함유 상부전극을 형성하기 위해, 상기 상부전극층을 식각하는 단계를 포함할 수 있다. 상기 캐패시터를 형성하는 단계는, 하부전극을 형성하는 단계; 상기 하부전극 상에 유전층을 형성하는 단계; 상기 유전층 상에 제1상부전극층을 형성하는 단계; 상기 제1상부전극층 상에 제2상부전극층을 형성하는 단계; 상기 제2상부전극층에 수소 플라즈마 도핑을 수행하는 단계; 상기 수소-도프드 제2상부전극층 상에 제3상부전극층을 형성하는 단계; 및 상기 수소 함유 상부전극을 형성하기 위해, 상기 제3상부전극층, 수소-도프드 제2상부전극층 및 제1상부전극층을 식각하는 단계를 포함할 수 있다. 상기 제2상부전극층은, 실리콘저마늄층을 포함할 수 있다.
본 실시예에 따른 반도체장치는, 반도체기판; 상기 반도체기판에 형성된 트랜지스터; 및 상기 트랜지스터 상부에 형성되고, 하부전극, 유전층 및 상부전극이 차례로 적층된 캐패시터를 포함하고, 상기 상부전극은, 제1상부전극; 상기 제1상부전극 상의 수소-도프드 제2상부전극; 및 상기 수소-도프드 제2상부전극 상의 제3상부전극을 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 실리콘댕글링본드를 포함하는 인터페이스를 포함하는 반도체구조물을 형성하는 단계; 상기 반도체구조물 상부에 실리콘저마늄층을 형성하는 단계; 상기 실리콘저마늄층에 수소 플라즈마도핑을 수행하는 단계; 및 상기 인터페이스를 수소 패시베이션하기 위한 어닐링을 수행하는 단계를 포함할 수 있다.
본 기술은 수소패시베이션 처리 및 수소-도프드 실리콘저마늄층을 동시에 도입하므로써, 수소패시베이션 효율을 증대시킬 수 있다.
본 기술은 캐패시터의 상부전극 형성시 수소-도프드 실리콘저마늄층을 형성하므로써, 주변회로영역의 트랜지스터 열화없이 셀영역의 실리콘 댕글링 본드들을 제거할 수 있다.
본 기술은 수소-도프드 실리콘저마늄층을 형성하므로써, 수소패시베이션처리를 위한 어닐링 온도 및 어닐링 시간을 감소시킬 수 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 2a 내지 도 2e는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 3a는 제2실시예에 따른 반도체장치를 설명한다.
도 3b는 도 3a의 A-A'선에 따른 단면도이다.
도 3c는 도 3a의 B-B'선에 따른 단면도이다.
도 3d는 도 3a의 C-C'선에 따른 단면도이다.
도 4는 중간구조물(200M)의 상세도이다.
도 5는 상부구조물(200U)의 상세도이다.
도 6a 내지 도 6j는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 설명의 간소화를 위하여 디램(DRAM)을 기준으로 설명하였으나, 본 발명의 개념은 이에 한정되지 않으며, 다른 메모리 또는 반도체장치들에 적용될 수 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체장치(100)는 트랜지스터(110) 및 트랜지스터(110) 상부에 형성된 수소공급층(142')을 포함할 수 있다. 트랜지스터(110)는 기판(101), 기판(101) 상의 게이트절연층(102), 게이트절연층(102) 상의 게이트전극(103), 기판(101) 내에 형성된 소스/드레인영역(104)을 포함할 수 있다. 트랜지스터(110)와 수소공급층(142') 사이에 제1층간절연층(120)이 형성될 수 있다. 수소공급층(142') 및 제1층간절연층(120)을 덮는 제2층간절연층(121), 제2층간절연층(121) 상의 제3층간절연층(122)을 더 포함할 수 있다. 트랜지스터(110)의 소스/드레인(104)에 접속된 금속배선(106)을 더 포함할 수 있다. 금속배선(106)과 소스/드레인영역(104) 사이에 콘택플러그(105)가 형성될 수 있다.
도 1의 반도체장치(100)는 수소패시베이션처리가 수행된 이후의 결과이다. 예컨대, 게이트절연층(102)과 기판(101) 사이에 수소 패시베이션된 인터페이스(Hydrogen-passivated interface, 130H)가 형성될 수 있다. 수소 패시베이션된 인터페이스(130H)는 수소공급층(142')으로부터 방출된 수소에 의해 패시베이션될 수 있다.
도 2a 내지 도 2e는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(101)에 트랜지스터(110)가 형성될 수 있다. 트랜지스터(110)는 기판(101), 기판(101) 상의 게이트절연층(102), 게이트절연층(102) 상의 게이트전극(103), 기판(101) 내에 형성된 소스/드레인영역(104)을 포함할 수 있다. 트랜지스터(110) 상부에 제1층간절연층(120)이 형성될 수 있다. 게이트절연층(102)과 기판(101) 사이에 인터페이스(130)가 형성될 수 있다. 기판(101)은 실리콘-베이스 반도체기판을 포함할 수 있다. 따라서, 인터페이스(130)는 절연물질과 반도체물질 사이의 계면(semiconductor-dielectric interface) 또는 절연물질과 실리콘물질 사이의 계면(silicon-dielectric interface)이 될 수 있다. 인터페이스(130)는 비-패시베이션된 인터페이스(non-passivated interface)일 수 있다. 비-패시베이션된 인터페이스(130)는 실리콘댕글링본드(131)가 존재할 수 있다.
도 2b에 도시된 바와 같이, 제1층간절연층(120) 상에 도전층(140)이 형성될 수 있다. 도전층(140)은 실리콘함유물질을 포함할 수 있다. 예컨대, 도전층(140)은 실리콘저마늄층을 포함할 수 있다. 도전층(140)은 불순물이 도핑된 실리콘저마늄층을 포함할 수 있다. 도전층(140)은 보론(Boron)이 도핑된 실리콘저마늄층을 포함할 수 있다.
도 2c에 도시된 바와 같이, 도전층(140)에 수소 플라즈마도핑(141)이 수행될 수 있다. 이에 따라, 수소-도프드 도전층(142)이 형성될 수 있다. 수소플라즈마도핑(141)은 H2를 이용하여 수행될 수 있다.
도 2d에 도시된 바와 같이, 수소공급층(142')을 형성하기 위해, 수소-도프드 도전층(142)이 패터닝될 수 있다.
도 2e에 도시된 바와 같이, 수소 패시베이션 처리(150)가 수행될 수 있다. 수소 패시베이션 처리(150)는 수소함유가스 분위기에서 수행될 수 있다. 수소패시베이션처리(150)는 어닐링을 포함할 수 있다. 수소 패시베이션 처리(150)는 H2N2 분위기에서 수행될 수 있다. 수소 패시베이션 처리(150)를 수행하기 전에, 제2층간절연층(121)이 더 형성될 수도 있다. 제2층간절연층(121)은 TEOS와 같은 실리콘산화물을 포함할 수 있다. 제2층간절연층(121)에 의해 수소공급층(142')이 커버링될 수 있다. 제2층간절연층(121) 형성 후 수소 패시베이션 처리(150) 이전에 제3층간절연층(122) 및 금속배선(106)이 형성될 수도 있다. 금속배선(106)은 콘택플러그(105)를 통해 트랜지스터의 소스/드레인영역(104)에 접속될 수 있다.
수소 패시베이션 처리(150)를 수행하면, H2N2 분위기 중의 수소가 기판(101) 표면의 댕글링본드(131)를 제거하게 된다. 아울러, 수소공급층(142')으로부터 수소가 방출되어 기판(101) 표면의 댕글링본드(131)를 제거하게 된다. 인터페이스(130H)는 수소-패시베이션된 인터페이스(hydrogen-passivated interface)일 수 있다.
이와 같이, 본 실시예는 수소공급층(142')을 형성하므로써 수소 패시베이션 처리(150)를 단독으로 수행하는 경우보다, 수소 패시베이션 효율을 더욱 증가시킬 수 있다. 또한, 수소공급층(142')을 형성하므로써 수소 패시베이션 처리(150)의 시간 및 처리 온도를 감소시킬 수 있다.
다른 실시예에서, 도전층(140)은 다층의 도전물질을 포함할 수 있다. 예를 들어, 도전층(140)은 제1금속함유층, 실리콘저마늄층 및 제2금속함유층의 순서로 적층될 수 있다. 먼저, 제1금속함유층과 실리콘저마늄층을 적층하고, 이후 실리콘저마늄층에 수소 플라즈마도핑을 실시한다. 이후, 제2금속함유층을 형성한 후, 패터닝이 진행될 수 있다. 이로써, 제1금속함유층과 제2금속함유층 사이에 수소-도프드 실리콘저마늄층이 위치하는 도전층을 형성할 수 있다.
도 3a 내지 도 3d는 제2실시예에 따른 반도체장치를 설명한다. 제2실시예는, DRAM 등과 같은 메모리셀을 갖는 반도체장치에 대해 설명한다. 도 3a는 제2실시예에 따른 반도체장치의 평면도이다. 도 3b는 도 3a의 A-A'선에 따른 단면도이다. 도 3c는 도 3a의 B-B'선에 따른 단면도이다. 도 3d는 도 3a의 C-C'선에 따른 단면도이다.
반도체장치(200)는 셀영역(R10)과 주변회로영역(R20)을 포함할 수 있다. 셀영역(R10)에는 복수의 메모리셀이 형성될 수 있다. 각각의 메모리셀은 매립워드라인(205)을 포함하는 셀트랜지스터(T1), 비트라인(218) 및 캐패시터(300)를 포함할 수 있다. 주변회로영역(R20)에는 주변회로를 구성하는 트랜지스터(이하, '주변트랜지스터'라고 약칭함)가 형성될 수 있다. 주변트랜지스터(T2)는 주변게이트구조물(PG)을 포함할 수 있다.
반도체장치(200)는 하부 구조물(200L), 중간구조물(200M) 및 상부구조물(200U)의 순서로 적층될 수 있다. 하부 구조물(200L)은 셀트랜지스터(T1) 및 비트라인(218)을 포함할 수 있다. 중간구조물(200M)은 캐패시터(300)를 포함할 수 있다. 상부구조물(200U)은 다층 금속배선을 포함할 수 있다.
반도체장치(200)를 자세히 살펴보기로 한다.
기판(201)에 소자분리층(202I) 및 활성영역(202)이 형성될 수 있다. 소자분리층(202I)에 의해 셀영역(R10)과 주변회로영역(R20)이 분리될 수 있다. 기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(202I)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리층(202I)에 의해 셀영역(R10) 및 주변회로영역(R20)에 복수의 활성영역(202)이 정의될 수 있다.
셀영역(R10)에 게이트트렌치(203)가 형성될 수 있다. 게이트트렌치(203)의 표면 상에 제1게이트절연층(204)이 형성된다. 제1게이트절연층(204) 상에 게이트트렌치(203)를 부분적으로 채우는 매립워드라인(205)이 형성될 수 있다. 매립워드라인(205) 상에 실링층(Sealing layer, 206)이 형성될 수 있다. 실링층(206)은 기판(201)의 표면과 동일한 높이를 가질 수 있다. 매립워드라인(205)은 기판(201)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(205)은 저저항 금속물질일 수 있다. 매립워드라인(205)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다.
셀영역(R10)의 기판(201)에 제1 및 제2소스/드레인영역(207, 208)이 형성될 수 있다. 제1 및 제2소스/드레인영역(207, 208)은 게이트트렌치(203)에 의해 서로 이격될 수 있다. 이로써, 매립워드라인(205), 제1 및 제2소스/드레인영역(207, 208)은 셀트랜지스터(T1)가 될 수 있다. 셀트랜지스터(T1)는 매립워드라인(205)에 의해 숏채널효과를 개선할 수 있다.
주변회로영역(R20)의 기판(201)에 제3 및 제4소스/드레인영역(209, 210)이 형성될 수 있다. 제3 및 제4소스/드레인영역(209, 210)은 각각 저농도 소스/드레인영역과 고농도 소스/드레인영역을 포함할 수 있다. 제3소스/드레인영역(209)과 제4소스/드레인영역(210) 사이의 기판(201) 상에 주변게이트구조물(PG)이 형성될 수 있다. 주변게이트구조물(PG)은 제2게이트절연층(211), 실리콘전극(212), 금속전극(213) 및 게이트캡층(214)을 포함할 수 있다. 이로써, 주변게이트구조물(PG)과 제3,4소스/드레인영역(209, 210)을 포함하는 주변트랜지스터(T2)가 형성될 수 있다.
셀영역(R10)의 기판(201) 상에 비트라인콘택플러그(215)가 형성될 수 있다. 비트라인콘택플러그(215)는 제1소스/드레인영역(207)에 접속될 수 있다. 비트라인콘택플러그(215)는 비트라인콘택홀(216) 내에 위치할 수 있다. 비트라인콘택홀(216)은 하드마스크층(217)에 형성될 수 있다. 하드마스크층(217)은 기판(201) 상에 형성될 수 있다. 비트라인콘택홀(216)은 제1소스/드레인영역(207)을 노출시킬 수 있다. 비트라인콘택플러그(215)의 하부면은 기판(201)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(215)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(215)의 일부는 비트라인콘택홀(216)의 직경보다 더 작은 선폭을 가질 수 있다. 이에 따라, 비트라인콘택플러그(215) 양측에 각각 갭(Gap)이 형성될 수 있다. 갭(G)은 비트라인콘택플러그(215)의 양측에 독립적으로 형성된다. 결국, 비트라인콘택홀(216) 내에는 하나의 비트라인콘택플러그(215)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(215)에 의해 분리될 수 있다. 비트라인콘택플러그(215)와 실리콘플러그(223) 사이에 갭(G)이 위치할 수 있다.
비트라인콘택플러그(215) 상에 비트라인구조물(BL)이 형성될 수 있다. 비트라인구조물(BL)은 비트라인(218)과 비트라인(218) 상의 비트라인캡층(219)을 포함한다. 비트라인구조물(BL)은 매립워드라인(205)과 교차하는 방향으로 연장된 라인 형상을 갖는다. 비트라인(218)의 일부는 비트라인콘택플러그(215)와 접속될 수 있다. A-A' 방향에서 볼 때, 비트라인(218)과 비트라인콘택플러그(215)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(218)은 비트라인콘택플러그(215)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(218)은 금속물질을 포함할 수 있다. 비트라인캡층(219)은 절연물질을 포함할 수 있다. 비트라인구조물(BL)과 주변게이트구조물(PG)은 동일 물질을 이용하여 동시에 형성될 수 있다.
비트라인구조물(BL)의 측벽에 제1스페이서요소(220)가 형성될 수 있다. 주변게이트구조물(PG)의 측벽에 제2스페이서요소(221)가 형성될 수 있다. 제1스페이서요소(220) 및 제2스페이서요소(221)는 각각 복수의 스페이서로 이루어질 수 있다. 제1스페이서요소(220)의 바텀부는 비트라인콘택플러그(215) 양측의 갭(G)에 채워질 수 있다.
이웃하는 비트라인구조물(BL) 사이에 셀콘택구조물(C1)이 형성될 수 있다. 셀콘택구조물(C1)은 스토리지노드콘택홀(222)에 형성될 수 있다. 셀콘택구조물(C1)은 제2소스/드레인영역(208)에 접속될 수 있다. 셀콘택구조물(C1)은 실리콘플러그(223)와 금속성플러그(Metallic plug, 224)를 포함할 수 있다. 금속성플러그(224)의 상부는 비트라인구조물(BL)의 상부면과 일부 오랩되도록 연장될 수 있다. 금속성플러그(224)는 비트라인(218)에 이웃할 수 있다. 실리콘플러그(223)는 비트라인콘택플러그(215)에 이웃할 수 있다. 비트라인구조물(BL)과 평행하는 방향(D-D' 방향)에서 볼 때, 이웃하는 셀콘택구조물(C1) 사이에 플러그분리층(225)이 형성될 수 있다. 플러그분리층(225)은 이웃하는 비트라인구조물(BL) 사이에 형성되며, 하드마스크층(217)과 함께 스토리지노드콘택홀(222)을 제공할 수 있다.
셀콘택구조물(C1)은 실리콘플러그(223)와 금속성플러그(224) 사이의 제1금속실리사이드(226)를 더 포함할 수 있다. 실리콘플러그(223)는 도프드 폴리실리콘을 포함할 수 있고, 금속성플러그(224)는 텅스텐을 포함할 수 있다. 제1금속실리사이드(226)는 오믹콘택층으로서, 제1금속실리사이드(226)에 의해 콘택저항이 감소한다. 제1금속실리사이드(226)는 코발트실리사이드를 포함할 수 있다. 셀콘택구조물(C1)은 '스토리지노드콘택플러그(Storage node contact plug)'라고 지칭될 수 있다.
주변회로영역(R20)에는, 주변콘택구조물(C2)이 형성될 수 있다. 주변콘택구조물(C2)은 층간절연층(227) 내에 형성된 M1 콘택홀(228)을 채울 수 있다. M1 콘택홀(228)은 후속 제1금속배선(231)을 연결하기 위한 제1금속플러그(231)가 채워질 콘택홀을 지칭할 수 있다. 주변콘택구조물(C2)은 제2금속실리사이드(229) 및 제1금속플러그(230)를 포함할 수 있다. 제2금속실리사이드(229)와 제1금속실리사이드(226)는 동시에 형성될 수 있다. 주변콘택구조물(C2) 상에 제1금속배선(231)이 형성될 수 있다. 제1금속플러그(230), 제1금속배선(231) 및 금속플러그(224)는 동일 물질을 이용하여 동시에 형성될 수 있다.
셀콘택구조물(C1)의 금속성플러그(224)와 비트라인구조물(BL)의 상부 사이에 캡핑층(532)이 형성될 수 있다.
위와 같이, 하부구조물(200L)은 기판(201), 셀트랜지스터(T1), 주변트랜지스터(T2), 비트라인(218), 셀콘택구조물(C1), 주변콘택구조물(C2), 제1금속배선(231)을 포함할 수 있다.
하부구조물(200L) 상에 메모리요소(300)를 포함하는 중간구조물(200M)이 형성될 수 있다. 중간구조물(200M) 상부에 상부 구조물(200U)이 형성될 수 있다.
도 4는 중간구조물(200M)의 상세도이다.
도 4를 참조하면, 중간구조물(200M)은 메모리요소(300)를 포함할 수 있고, 메모리요소(300)는 캐패시터(310)를 포함할 수 있다. 중간구조물(200M)의 최하층은 식각정지층(311)을 포함할 수 있다. 식각정지층(311)은 하부구조물(200L)의 최상층인 셀콘택구조물(C1)의 상부 표면을 노출시키면서, 셀영역(R10))과 주변회로영역(R20)을 커버링할 수 있다. 셀콘택구조물(C1) 상에 캐패시터(310)가 형성될 수 있다.
캐패시터(310)는 복수의 하부전극(301)을 포함할 수 있고, 복수의 하부전극(301) 상에 유전층(302) 및 상부전극(303)이 차례로 적층될 수 있다. 복수의 하부전극(301) 각각은 필라 형태(Pillar type)일 수 있다. 하부전극(301)은 필라 형태 외에 실린더형태가 될 수도 있다. 하부전극(301)은 스토리지노드(storage node)라고 지칭될 수 있다. 하부전극(301)은 셀콘택구조물(C1)에 접속될 수 있다. 하부전극(301)은 금속물질을 포함할 수 있다. 하부전극(301)은 티타늄질화물을 포함할 수 있다. 이웃하는 하부전극(301)은 제1지지대(first supporter, 304) 및 제2지지대(second supporter, 305)에 의해 지지될 수 있다. 하부전극(301)의 최하부는 식각정지층(311)에 의해 지지될 수 있다.
상부전극(303)은 제1상부전극(306), 수소-도프드 제2상부전극(307) 및 제3상부전극(308)을 포함할 수 있다. 수소-도프드 제2상부전극(307)은 제1상부전극(306)과 제3상부전극(308) 사이에 위치할 수 있다. 수소-도프드 제2상부전극(307)은 수소-도프드 실리콘저마늄층을 포함할 수 있다. 수소-도프드 실리콘저마늄층에 도핑된 수소는 플라즈마도핑에 의해 도핑될 수 있다. 제1상부전극(306)과 제3상부전극(308)은 금속함유층을 포함할 수 있다. 제3상부전극(308)은 제1상부전극(306)보다 저항이 낮은 물질일 수 있다. 예를 들어, 제1상부전극(306)은 티타늄질화물일 수 있고, 제3상부전극(308)은 텅스텐질화물과 텅스텐이 차례로 적층될 수 있다. 텅스텐질화물은 텅스텐과 수소-도프드 제2상부전극(307) 사이의 접착층 및 상호확산방지층일 수 있다.
도 5는 상부구조물(200U)의 상세도이다.
도 5를 참조하면, 상부구조물(200U)은 다층 금속배선(404, 405)을 포함할 수 있다. 캐패시터(310) 상부에 다층 금속층간절연층(401, 402, 403) 및 다층 금속배선(404, 405)이 형성될 수 있다. 여기서, 다층 금속배선(404, 405)은 제2금속배선(404) 및 제3금속배선(405)을 포함할 수 있다. 다층 금속층간절연층(401, 402, 403)은 캐패시터(310) 및 주변회로영역(R20)을 덮는 제1금속층간절연층(401), 제2금속배선(404) 및 제1금속층간절연층(401)을 덮는 제2금속층간절연층(402), 제3금속배선(405) 및 제2금속층간절연층(402)을 덮는 제3금속층간절연층(403)을 포함할 수 있다. 다층 금속배선(404, 405)을 서로 연결시키기 위한 제1 및 제2비아플러그(406, 407)를 더 포함할 수 있다. 제1비아플러그(406)는 제1금속배선(230)과 제2금속배선(404)을 서로 연결시킬 수 있다. 제2비아플러그(407)는 제2금속배선(404)과 제3금속배선(405)을 서로 연결시킬 수 있다. 다층 금속층간절연층(401, 402, 403)은 실리콘산화물로 형성될 수 있다. 다층 금속배선(404, 405) 및 제1,2비아플러그(406, 407)는 텅스텐, 구리, 알루미늄 또는 이들의 조합을 포함할 수 있다.
상술한 바와 같은 반도체장치(200)는 DRAM일 수 있다. 반도체장치(200)는 두 물질간의 인터페이스, 예를 들어, 제1게이트절연층(204)과 기판(201) 사이의 인터페이스(I)를 포함할 수 있다. 인터페이스(I)는 수소-패시베이션된 인터페이스일 수 있다. 즉, 인터페이스(I)는 수소-도프드 제2상부전극(307)으로부터 방출된 수소에 의해 패시베이션될 수 있다. 아울러, 인터페이스(I)는 제3금속층간절연층(403) 형성 이후의 수소패시베이션처리, 즉 수소함유가스 분위기의 어닐링에 의해 수소로 패시베이션될 수 있다.
도 6a 내지 도 6j는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다. DRAM에서는 메모리셀이 형성되는 셀영역 이외에, 일반적으로 메모리셀로의 데이터의 입출력을 제어하는 주변회로영역이 배치될 수 있다. 셀영역과 주변회로영역에 복수의 요소들이 형성될 때, 일부 요소들은 동시에(concurrently), 즉 머지(merge)되어 형성될 수 있다.
이하, 설명의 편의를 위해, 도 3b에 도시된 반도체장치(200)의 구성요소들 중에서 캐패시터(310) 하부에 위치하는 하부구조물(200L)의 제조 방법은 공지된 방법을 참조하기로 한다. 하부 구조물(200L)은 제1게이트절연층(도 3b의 204)과 기판(도 3b의 201) 사이의 비-패시베이션된 인터페이스(I')를 포함할 수 있다. 여기서, 비-패시베이션된 인터페이스(I')는 수소패시베이션이 수행되기 이전의 인터페이스일 수 있다. 따라서, 비-패시베이션된 인터페이스(I')는 하부 구조물(200L)을 형성하는 일련의 공정에 의해 발생된 실리콘댕글링본드(DB)를 포함할 수 있다.
도 6a에 도시된 바와 같이, 하부 구조물(200L)을 형성할 수 있다. 하부 구조물(200L)은 메모리셀들이 배치되는 셀영역(R10)과, 메모리셀들을 제어하는 주변 회로들이 배치되는 주변회로영역(R20)을 포함할 수 있다.
하부구조물(200L)은 비-패시베이션된 인터페이스(I')를 포함할 수 있다. 하부구조물(200L)은 셀콘택구조물(C1)을 포함할 수 있다. 하부구조물(200L)의 상세 구성요소들은 도 3a 내지 도 3d를 참조하기로 한다. 셀콘택구조물(C1)은 셀영역(R10)에 형성될 수 있다.
다음으로, 하부 구조물(200L) 상에, 몰드구조물(500)이 형성될 수 있다. 몰드구조물(500)은 하부 구조물(200L) 상에 차례로 적층된 식각정지층(11), 제1몰드층(12), 제1지지층(13), 제2몰드층(14), 제2지지층(15)을 포함할 수 있다. 제1몰드층(12) 및 제2몰드층(14)은 실리콘산화물을 포함할 수 있다. 제1몰드층(12)은 제2몰드층(14)보다 더 두껍게 형성될 수 있다. 제1몰드층(12) 및 제2몰드층(14)은 서로 다른 실리콘산화물로 형성될 수도 있다. 몰드구조물(500)은 셀영역(R10) 및 주변회로영역(R20)에 형성될 수 있다.
식각정지층(11)은 제1몰드층(12)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 식각정지층(11)은 실리콘 질화물을 포함할 수 있다.
제1지지층(13) 및 제2지지층(15)은 제1몰드층(12) 및 제2몰드층(14)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 제1지지층(13) 및 제2지지층(15)은 실리콘질화물 또는 실리콘탄소질화물(SiCN)로 형성될 수 있다. 제2지지층(15)은 제1지지층(13)보다 더 두껍게 형성될 수 있다.
도 6b에 도시된 바와 같이, 몰드구조물(500)을 식각하여 복수의 오프닝(16)을 형성한다. 오프닝(16)은 제2지지층(15), 제2몰드층(14), 제1지지층(13) 및 제1몰드층(12)을 차례로 식각하여 형성될 수 있다. 오프닝(16)을 형성하기 위한 식각 공정은 식각정지층(11)에서 정지할 수 있다. 오프닝(16)은 셀영역(R10)에 형성될 수 있다. 오프닝(16)은 하부전극이 형성될 홀이라고 지칭될 수 있다.
후속하여, 식각정지층(11)을 식각하여 오프닝(16) 아래의 셀콘택구조물(C1)의 상부 표면을 노출시킬 수 있다.
도 6c에 도시된 바와 같이, 오프닝(16) 내에 하부전극(17)이 형성될 수 있다. 하부전극(17)은 오프닝(16)을 채울 수 있다. 이를 '필라형 하부전극'이라고 지칭할 수 있다. 하부전극(17)을 형성하기 위해, 오프닝(16)을 채우는 하부전극층(미도시)을 형성할 수 있다. 종횡비가 큰 오프닝(16)에 하부전극층을 형성하기 위해서, 하부전극층은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술(예를 들어, CVD 또는 ALD)을 이용하여 형성될 수 있다. 하부전극층에 대해 평탄화 공정을 수행하여 오프닝(16)에 하부전극(17)을 형성할 수 있다. 평탄화 공정은 화학적 기계 연마(CMP)공정 또는 에치-백(Etch back) 공정일 수 있다. 하부전극(17)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W) 또는 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 플래티늄(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 하부전극(17)은 티타늄 질화물(TiN)을 포함할 수 있다. 본 실시예에서, 하부전극(17)은 원자층증착에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
하부전극(17)은 필라형(Pillar-type)으로 도시되었으나, 스택형(stack-type) 또는 실린더형(cylinder-type) 등 다양한 형상일 수 있다.
도 6d 및 도 6e에 도시된 바와 같이, 제2지지대(15') 및 제1지지대(13')가 형성될 수 있다. 제2지지층(15) 및 제1지지층(13)을 선택적으로 식각하여 각각 제2지지대(15') 및 제1지지대(13')를 형성할 수 있다. 예를 들어, 제2지지층(15)의 식각에 의해 지지대 오프닝(18) 및 제2지지대(15')가 형성되고, 지지대 오프닝(18)을 통해 제2몰드층(14)을 제거한다. 계속해서, 제1지지층(13)을 식각하여 제1지지대(13')를 한 후에 제1몰드층(12)을 제거할 수 있다. 제2몰드층(14)과 제1몰드층(12)은 습식 딥아웃 공정에 의해 제거될 수 있다. 제2지지대(15')는 하부전극(17)의 일측벽에 형성되어, 인접하는 다른 하부전극(17)의 일측벽과 접촉할 수 있다. 따라서, 제2지지대(15')는 인접하는 복수 개의 하부전극(17)의 상부영역을 지지할 수 있다. 제1 지지대(13')는 하부전극(17)의 일측벽에 형성되어, 인접하는 하부전극(17)의 일측벽과 접촉할 수 있다. 따라서, 제1지지대(13')는 인접하는 복수 개의 하부전극(17)의 하부 영역을 지지할 수 있다. 제1몰드층(12) 및 제2몰드층(14)이 제거되어 식각정지층(11)이 노출될 수 있다.
주변회로영역(R20)의 하부구조물(200L) 상에 형성된 제2지지층(15), 제2몰드층(14), 제1지지층(13), 제1몰드층(12)이 완전히 제거될 수 있다. 이에 따라, 주변회로영역(R20)의 하부구조물(200L) 상의 식각정지층(11)이 노출될 수 있다. 식각정지층(11)은 셀영역(R10) 및 주변회로영역(R20)을 모두 덮을 수 있다. 식각정지층(11)은 셀콘택구조물(C1)의 상부 표면을 노출시킬 수 있다.
도 6f에 도시된 바와 같이, 유전층(19)이 형성될 수 있다. 유전층(19)은 셀영역(R10)과 주변회로영역(R20)에 형성될 수 있다. 제1지지대(13'), 제2지지대(15'), 하부전극(17)의 측벽 및 식각정지층(11)의 상부면을 컨포말하게 덮는 유전층(19)을 형성할 수 있다. 유전층(19)은 주변회로영역(R20) 상에 형성된 식각정지층(11)의 상부면을 덮을 수 있다. 상세하게, 지지대오프닝(18)을 통해 소스물질들을 공급하여 유전층(19)을 형성할 수 있다.
유전층(19)은 실리콘산화물보다 유전율이 높은 고유전율 물질을 포함할 수 있다. 고유전율 물질(High-k material)은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(19)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
본 실시예에서 유전층(19)은 등가산화막두께(EOT)를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 지르코늄산화물-베이스 물질로 형성될 수 있다. 예를 들어, ZAZ(ZrO2/Al2O3/ZrO2), TZ(TiO2/ZrO2), ZAZT(ZrO2/Al2O3/ZrO2/TiO2), TZAZT(TiO2/ZrO2/Al2O3/ZrO2/TiO2), ZAZAT(ZrO2/Al2O3/ZrO2/Al2O3/TiO2)를 포함할 수 있다. TZ, ZAZT, TZAZT, ZAZAT에서 티타늄산화물(TiO2)은 탄탄륨산화물(Ta2O5)로 대체될 수도 있다.
유전층(19)은 단차피복성이 우수한 화학기상증착(CVD) 또는 원자층증착(ALD)을 이용하여 형성될 수 있다.
유전층(19)을 형성한 후, 유전층(19) 상에 제1상부전극층(20)을 형성할 수 있다. 제1상부전극층(20)은 셀영역(R10) 및 주변회로영역(R20)에 형성될 수 있다. 제1상부전극층(20)은 하부전극(17)과 동일 재질의 물질을 포함할 수 있다. 제1상부전극층(20)은 금속-베이스 물질을 포함할 수 있다. 예를 들어, 제1상부전극층(20)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 플래티늄(Pt) 또는 이들의 조합을 포함할 수 있다. 제1상부전극층(36)은 저압화학기상증착(LPCVD), 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 또는 원자층증착(ALD)을 이용하여 형성될 수 있다. 본 실시예에서는 제1상부전극층(20)은 원자층증착에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
제1상부전극층(20) 상에 제2상부전극층(21)을 형성할 수 있다. 제2상부전극층(21)은 셀영역(R10) 및 주변회로영역(R20)에 형성될 수 있다. 제2상부전극층(21)은 실리콘-베이스 물질을 포함할 수 있다. 제2상부전극층(21)은 실리콘저마늄층을 포함할 수 있다. 제2상부전극층(21)은 저압화학기상증착(LPCVD)에 의해 형성될 수 있다. 이에 따라, 단차피복성(Step coverage)이 우수하다. 제2상부전극층(21)은 얇은 두께로 형성될 수 있고, 이로써 상부전극의 저항을 낮출 수 있다.
제2상부전극층(21)으로서, 실리콘저마늄층은 실리콘소스와 저마늄소스를 이용하여 형성될 수 있다.
저마늄 소스 가스는, 저메인(GeH4), 다이저메인(Ge2H6), 모노클로로저메인(GeH3Cl), 다이클로로저메인(GeH2Cl2), 트리클로로저메인(GeHCl3), 테트라키스다이메틸아미노저메인(Ge(N(CH3)2)4 가스 또는 이들의 조합을 이용할 수 있다.
실리콘소스는 유기 실리콘소스 또는 무기 실리콘소스를 포함할 수 있다. 유기 실리콘소스는 아미노실레인계 화합물(aminosilane based compound)일 수 있다. 예를 들어, 유기 실리콘 소스는 다이에틸아미노실레인(diethylaminosilane, DEAS), 다이아이소프로필아미노실레인(diisopropylaminosilane, DIPAS), 비스다이에틸아미노실레인(bis-diethylaminosilane, BDEAS), 비스아이소프로필아미노실레인(bis-isopropylaminosilane, BIPAS), 비스에틸메틸아미노실레인(bis-ethylmethylaminosialne, BEMAS), 트리스다이메틸아미노실레인(tris-dimethylaminosialne, TDMAS), 및 트리스아이소프로필아미노실레인(tris-isopropylaminosilane, TIPAS) 등으로 이루어진 그룹 중에서 선택된 하나일 수 있다. 무기 실리콘소스는 예를 들어, 실레인(SiH4), 모노클로로실레인(SiH3Cl), 다이클로로실레인(SiH2Cl2), 트리클로로실레인(SiHCl3) 또는 실리콘테트라클로라이드 (SiCl4)를 포함할 수 있다. 다른 실시예에서, 무기 실리콘소스는 둘 이상을 혼합하여 사용될 수도 있다.
다른 실시예에서, 실리콘저마늄층은 도전성을 갖기 위해 불순물이 도핑될 수 있다. 예컨대, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. N형 불순물은 인 또는 비소를 포함할 수 있고, P형 불순물은 보론을 포함할 수 있다. 불순물은 인시튜 도핑 또는 엑시튜 도핑에 의해 도핑될 수 있다. 예컨대, 실리콘저마늄층을 증착하는 동안에 불순물함유가스를 흘려주어 인시튜로 불순물을 도핑할 있다. P형 불순물함유가스는 BCl3 또는 B2H6를 포함할 수 있다. N형 불순물함유 가스는 PH3 또는 AsH3를 포함할 수 있다. 또한, 실리콘저마늄층을 증착한 이후에, 임플란트에 의해 B, As, P 등의 불순물을 도핑할 수 있다.
본 실시예에서, 실리콘저마늄층은 SiH4/GeH4/BCl3을 이용하여 증착할 수 있다. 이에 따라 제2상부전극층(21)은 보론이 도핑된 실리콘저마늄층(Boron-doped SiGe)을 포함할 수 있다.
한편, 실리콘저마늄층 증착시 사용되는 소스들에 의해 막내에 수소가 소량 함유될 수도 있다. 본 실시예는 후속 수소플라즈마도핑(22)에 의해 실리콘저마늄층 내의 수소 함량을 더욱 증가시킬 수 있다.
도 6g에 도시된 바와 같이, 제2상부전극층(21) 내에 수소(H)를 도핑할 수 있다. 플라즈마도핑(Plasma Doping)에 수소(H)가 도핑될 수 있다. 이를 수소 플라즈마도핑(H2 PLAD, 22)이라고 지칭한다. 수소 플라즈마도핑(22)에 의해 제2상부전극층(21) 내에 고농도의 수소(H)를 도핑할 수 있다. 수소(H)가 도핑된 제2상부전극층(21H)은 수소공급층의 역할을 수행할 수 있다. 수소공급층은 댕글링본드(DB)를 제거하여 패시베이션을 강화할 수 있다. 이하, 수소(H)가 도핑된 제2상부전극층(21H)을 '수소-도프드 제2상부전극층(21H)'이라고 약칭한다. 수소-도프드 제2상부전극층(21H)은 셀영역(R10) 및 주변회로영역(R20)에 형성될 수 있다. 제1상부전극층(21)을 형성한 이후에 수소플라즈마도핑(22)이 수행되므로, 수소 플라즈마도핑(22)에 의해 유전층(19)이 어택받지 않는다.
수소 플라즈마도핑(22)은 수소화합물을 도핑가스로 적용할 수 있다. 예컨대, H2를 3KeV의 에너지 및 3×1016atoms/cm2도즈로 도핑할 수 있다. 본 실시예에서, 수소-도프드 제2상부전극층(21H)은 보론과 수소가 도핑된 실리콘저마늄층을 포함할 수 있다.
도 6h에 도시된 바와 같이, 수소-도프드 제2상부전극층(21H) 상에 제3상부전극층(23)을 형성할 수 있다. 제3상부전극층(23)은 금속-베이스 물질을 포함할 수 있다. 제3상부전극층(23)은 제1상부전극층(20) 및 수소-도프드 제2상부전극층(21H)보다 저항이 낮은 물질을 포함할 수 있다. 제3상부전극층(23)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 플래티늄(Pt) 또는 이들의 조합을 포함할 수 있다. 제3상부전극층(23)은 물리기상증착법(PVD), 저압화학기상증착(LPCVD), 플라즈마화학기상증착(PECVD) 또는 원자층증착(ALD)을 이용하여 형성될 수 있다. 제3상부전극층(23)은 수소-도프드 제2상부전극층(21H)의 수소확산을 억제할 수 있는 저온에서 증착할 수 있다. 본 실시예에서는 제3상부전극층(23)은 텅스텐질화물과 텅스텐이 순차적으로 적층된 텅스텐/텅스텐질화물(W/WN)을 포함할 수 있다. 텅스텐질화물은 수소-도프드 제2상부전극층(21H)과 텅스텐간의 접착력을 개선시킬 수 있고, 수소-도프드 제2상부전극층(21H)과 텅스텐간의 상호확산을 방지할 수 있다.
설명의 편의를 위해, 수소-도프드 제2상부전극층(21H)의 두께를 두껍게 도시하였으나, 제1상부전극층(20)과 제3상부전극층(23)의 두께는 수소-도프드 제2상부전극층(21H)의 두께보다 더 클 수 있다. 이로써, 금속-베이스물질인 제1상부전극층(20)과 제3상부전극층(23)의 두께를 크게 하여 상부전극의 저항을 낮출 수 있다.
도 6i에 도시된 바와 같이, 상부전극 패터닝 공정을 실시할 수 있다. 상부전극 패터닝 공정에 의해, 제3상부전극층(23), 수소-도프드 제2상부전극층(21H) 및 제1상부전극층(20)이 식각될 수 있다. 예를 들어, 주변회로영역(R20)에서 제3상부전극층(23), 수소-도프드 제2상부전극층(21H) 및 제1상부전극층(20)이 제거될 수 있다. 이에 따라, 제3상부전극(23'), 수소-도프드 제2상부전극(21H') 및 제1상부전극(20')이 형성될 수 있다. 제1상부전극층(20)을 식각한 후에, 주변회로영역(R20)의 유전층(19)도 식각될 수 있다. 다른 실시예에서, 유전층(19)의 식각 공정은 생략될 수도 있다.
제1상부전극(20'), 수소-도프드 제2상부전극(21H') 및 제3상부전극(23')의 순서로 적층된 구조물은 상부전극(24) 또는 플레이트(PL)라고 지칭할 수 있다.
제3상부전극(23'), 수소-도프드 제2상부전극(21H') 및 제1상부전극(20')으로 이루어진 상부전극(24)은 셀영역(R10)에만 잔류할 수 있다. 주변회로영역(R20)에서는 제3상부전극(23'), 수소-도프드 제2상부전극(21H') 및 제1상부전극(20')이 형성되지 않을 수 있다. 수소-도프드 제2상부전극(21H')의 일부는 최외각 하부전극(17)의 측벽을 커버링할 수 있다. 이에 따라, 수소-도프드 제2상부전극(21H')과 기판 표면 사이의 거리가 가까워질 수 있다.
도 6j에 도시된 바와 같이, 수소 패시베이션 처리(25)를 실시할 수 있다. 수소 패시베이션 처리(25)는 수소함유가스 분위기에서 수행될 수 있다. 수소패시베이션처리(25)는 어닐링을 포함할 수 있다. 수소패시베이션처리(25)는 H2N2 분위기에서 수행될 수 있다. 수소 패시베이션 처리(25)를 수행하기 전에, 금속층간절연층(26)이 더 형성될 수도 있다. 금속층간절연층(26)은 TEOS와 같은 실리콘산화물을 포함할 수 있다. 금속층간절연층(26)은 셀영역(R10) 및 주변회로영역(R20)에 형성될 수 있다. 따라서, 금속층간절연층(26)에 의해 셀영역(R10)의 상부전극(24) 및 주변회로영역(R20)의 식각정지층(11)이 커버링될 수 있다. 도시하지 않았으나, 도 5와 유사하게, 다층의 금속층간절연층 및 다층의 금속배선을 형성한 이후에, 수소 패시베이션 처리(25)가 수행될 수도 있다.
수소 패시베이션 처리(25)를 수행하면, H2N2 분위기 중의 수소가 인터페이스(I')를 수소로 패시베이션시킬 수 있다. 아울러, 수소-도프드 제2상부전극(21H')으로부터 방출된 수소가 인터페이스(I')를 패시베이션시킬 수 있다. 이와 같이, 이중의 수소 패시베이션(double hydrogen passivation)에 의해 인터페이스(I')에 존재하는 실리콘댕글링본드(DB)를 제거할 수 있다. 수소 패시베이션 처리(25) 이후에, 수소 패시베이션된 인터페이스(I)가 형성될 수 있다.
본 실시예는 수소-도프드 제2상부전극(21H')을 형성하므로써 수소 패시베이션 처리(25)를 단독으로 수행하는 경우보다, 수소 패시베이션 효율을 더욱 증가시킬 수 있다. 또한, 수소-도프드 제2상부전극(21H')을 형성하므로써 수소패시베이션 처리(25)의 시간 및 처리 온도를 감소시킬 수 있다.
아울러, 수소-도프드 제2상부전극(21H')이 주변회로영역(R20)에 형성되지 않으므로, 주변회로영역(R20)의 주변트랜지스터는 수소-도프드 제2상부전극(21H')에 의한 영향을 받지 않을 수 있다. 예컨대, 수소-도프드 제2상부전극(21H')으로부터 방출된 수소가 셀영역(R10)과 주변회로영역(R20)의 경계를 따라 확산되어(도면부호 'HD' 참조) 인터페이스(I')를 패시베이션시킬 수 있다. 따라서, 주변회로영역(R20)에 형성된 주변트랜지스터에 영향을 미치지 않으면서, 셀영역(R10)에 형성된 댕글링본드(DB)를 제거할 수 있다.
상술한 바와 같이, 수소플라즈도핑(22)에 의해 수소 공급을 강화하므로써, 주변트랜지스터의 열화없이 셀트랜지스터의 패시베이션 효율을 증가시킬 수 있다. 이에 따라, DRAM의 데이터유지시간(tREF)을 약 10% 이상 개선시킬 수 있다.
본 실시예들의 비교예로서, 수소플라즈마도핑(22)으로서 B2H6 플라즈마도핑을 수행할 수 있으나, 수소-도프드 제2상부전극(21H')의 표면에 비정상층(unknown layer)이 형성될 수 있다. 비정상층에 의해 수소-도프드 제2상부전극(21H')과 제3상부전극층(23) 사이의 들뜸 현상이 발생할 수 있다. 비정상층을 제거하기 위해, B2H6 플라즈마도핑 후에 세정을 실시할 수 있으나, 세정에 의해 수소의 손실이 발생할 수 있다. 결국, B2H6 플라즈마도핑은 수소플라스마 도핑에 비해 수소패시베이션효율이 저하될 수 있다.
본 실시예들의 비교예로서, 수소임플란트에 의해 실리콘저마늄층에 수소를 도핑할 수 있다. 그러나, 수소 임플란트는 실리콘저마늄층 내에 함유되는 수소가 불균일하게 분포할 수 있다. 이에 따라, 수소플라즈마도핑에 비해 수소패시베이션효율이 저하될 수 있다.
본 실시예들의 비교예로서, 최상층 금속배선 형성 이후에 수소가 함유된 절연물질, 예컨대, 수소가 함유된 실리콘질화물을 형성할 수도 있다. 그러나, 수소 함유 실리콘질화물은 주변회로영역을 커버링하도록 형성되므로, 주변회로영역의 주변트랜지스터를 열화시킬 수 있다. 또한, 수소 함유 실리콘질화물과 기판 표면간의 거리가 길어지기 때문에, 수소패시베이션처리를 위한 온도 및 시간이 증가할 수 밖에 없다.
본 실시예들의 비교예로서, 식각정지층(11)에 수소를 도핑할 수 있다. 그러나, 식각정지층(11) 형성 이후의 여러 공정에 의해 식각정지층(11)으로부터 수소가 주변회로영역의 트랜지스터로 확산될 수 있다. 한편, 식각정지층(11)은 몰드층을 제거하기 위한 습식딥아웃 공정 및 상부전극패터닝 공정시에 주변회로영역을 보호해야 하므로, 캐패시터 형성 이전에 주변회로영역으로부터 제거할 수도 없다.
본 실시예들의 비교예로서, 수소플라즈마도핑없이 실리콘저마늄층의 두께를 증가시킬 수 있다. 실리콘저마늄층 증착시 사용되는 소스가스들에 의해 수소가 함유될 수 있다. 실리콘저마늄층의 두께를 증가시키면 막내 수소함량이 증가될 수 있다. 그러나, 실리콘저마늄층의 두께를 증가시키면, 저항이 증가할 수 있다. 또한, 상부전극 패터닝 공정시 식각 부담이 될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 식각 정지층 13' : 제1지지대
15' : 제2지지대 17 : 하부전극
19 : 유전층 20 : 제1상부전극층
21 : 제2상부전극층 21H : 수소-도프드 제2상부전극층
21H' : 수소-도프드 제2상부전극 22 : 수소 플라즈마도핑
23 : 제3상부전극층

Claims (29)

  1. 반도체기판에 트랜지스터를 형성하는 단계;
    상기 트랜지스터 상부에 수소 함유 상부전극을 포함하는 캐패시터를 형성하는 단계; 및
    상기 캐패시터 형성 후에 수소 패시베이션을 위한 어닐링을 수행하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 캐패시터를 형성하는 단계는,
    하부전극을 형성하는 단계;
    상기 하부전극 상에 유전층을 형성하는 단계;
    상기 유전층 상에 상부전극층을 형성하는 단계;
    상기 상부전극층에 수소를 도핑시키기 위한 플라즈마 도핑 단계; 및
    상기 상부전극층을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 상부전극층은, 실리콘저마늄층을 포함하는 반도체장치 제조 방법.
  4. 제2항에 있어서,
    상기 하부전극은 필라 형상 또는 실린더 형상을 갖는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 캐패시터를 형성하는 단계는,
    하부전극을 형성하는 단계;
    상기 하부전극 상에 유전층을 형성하는 단계;
    상기 유전층 상에 제1상부전극층을 형성하는 단계;
    상기 제1상부전극층 상에 제2상부전극층을 형성하는 단계;
    상기 제2상부전극층에 수소 플라즈마 도핑을 수행하는 단계;
    상기 수소-도프드 제2상부전극층 상에 제3상부전극층을 형성하는 단계; 및
    상기 수소 함유 상부전극을 형성하기 위해, 상기 제3상부전극층, 수소-도프드 제2상부전극층 및 제1상부전극층을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 제2상부전극층은, 실리콘저마늄층을 포함하는 반도체장치 제조 방법.
  7. 제5항에 있어서,
    상기 제1상부전극층과 제3상부전극층은 금속함유층을 포함하는 반도체장치 제조 방법.
  8. 제5항에 있어서,
    상기 하부전극은 필라 형상 또는 실린더 형상을 갖는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 트랜지스터를 형성하는 단계는,
    상기 반도체기판에 게이트트렌치를 형성하는 단계;
    상기 게이트트렌치 내에 상기 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 상기 게이트트렌치를 매립하는 게이트전극을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 트랜지스터 형성후 상기 캐패시터 형성 전에 비트라인을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  11. 제1항에 있어서,
    상기 어닐링 단계는,
    수소함유 가스 분위기에서 수행하는 반도체장치 제조 방법.
  12. 셀영역과 주변회로영역을 포함하는 반도체기판을 준비하는 단계;
    상기 셀영역의 반도체기판에 제1트랜지스터를 형성하는 단계;
    상기 주변회로영역의 반도체기판에 제2트랜지스터를 형성하는 단계;
    상기 제1트랜지스터 상부에 수소 함유 상부전극을 포함하는 캐패시터를 형성하는 단계; 및
    상기 캐패시터 형성 후에 수소 패시베이션을 위한 어닐링을 수행하는 단계를 포함하고,
  13. 제12항에 있어서,
    상기 캐패시터를 형성하는 단계는,
    하부전극을 형성하는 단계;
    상기 하부전극 상에 유전층을 형성하는 단계;
    상기 유전층 상에 상부전극층을 형성하는 단계;
    상기 상부전극층에 수소를 도핑하기 위한 플라즈마도핑 단계; 및
    상기 셀영역에 위치하는 상기 수소 함유 상부전극을 형성하기 위해, 상기 상부전극층을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  14. 제13항에 있어서,
    상기 상부전극층은, 실리콘저마늄층을 포함하는 반도체장치 제조 방법.
  15. 제12항에 있어서,
    상기 캐패시터를 형성하는 단계는,
    하부전극을 형성하는 단계;
    상기 하부전극 상에 유전층을 형성하는 단계;
    상기 유전층 상에 제1 상부전극 층을 형성하는 단계;
    상기 제1상부전극층 상에 제2상부전극층을 형성하는 단계;
    상기 제2상부전극층에 수소 플라즈마 도핑을 수행하는 단계;
    상기 수소-도프드 제2상부전극층 상에 제3상부전극층을 형성하는 단계; 및
    상기 셀영역에 위치하는 상기 수소 함유 상부전극을 형성하기 위해, 상기 제3상부전극층, 수소-도프드 제2상부전극층 및 제1상부전극층을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 제2상부전극층은, 실리콘저마늄층을 포함하는 반도체장치 제조 방법.
  17. 제15항에 있어서,
    상기 제1상부전극층과 제3상부전극층은 금속함유층을 포함하는 반도체장치 제조 방법.
  18. 제12항에 있어서,
    상기 제1트랜지스터를 형성하는 단계는,
    상기 반도체기판에 게이트트렌치를 형성하는 단계;
    상기 게이트트렌치 내에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 상기 게이트트렌치를 매립하는 게이트전극을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  19. 제12항에 있어서,
    상기 제1트랜지스터 형성후 상기 캐패시터 형성 전에 비트라인을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  20. 제12항에 있어서,
    상기 어닐링 단계는,
    수소함유 가스 분위기에서 수행하는 반도체장치 제조 방법.
  21. 반도체기판;
    상기 반도체기판에 형성된 트랜지스터; 및
    상기 트랜지스터 상부에 형성되고, 하부전극, 유전층 및 상부전극이 차례로 적층된 캐패시터를 포함하고,
    상기 상부전극은,
    제1상부전극;
    상기 제1상부전극 상의 수소-도프드 제2상부전극; 및
    상기 수소-도프드 제2상부전극 상의 제3상부전극
    을 포함하는 반도체장치.
  22. 제21항에 있어서,
    상기 수소-도프드 제2상부전극은, 수소 도프드 실리콘저마늄층을 포함하는 반도체장치.
  23. 제21항에 있어서,
    상기 제1상부전극과 제2상부전극은 금속함유물질을 포함하는 반도체장치.
  24. 제21항에 있어서,
    상기 트랜지스터는,
    상기 반도체기판에 형성된 게이트트렌치;
    상기 게이트트렌치 내에 형성된 게이트절연층;
    상기 게이트절연층 상에 형성되며, 상기 게이트트렌치를 매립하는 게이트전극; 및
    상기 반도체기판과 게이트절연층 사이에 위치하되, 상기 수소-도프드 제2상부전극에 의해 수소패시베이션된 인터페이스
    를 포함하는 반도체장치.
  25. 제21항에 있어서,
    상기 반도체기판은 셀영역과 주변회로영역을 포함하고,
    상기 수소-도프드 제2상부전극은 상기 셀영역에 위치하고, 상기 주변회로영역을 비-커버링하는 반도체장치.
  26. 제1물질과 제2물질 사이의 인터페이스를 포함하는 반도체구조물을 형성하는 단계;
    상기 반도체구조물 상부에 실리콘저마늄층을 형성하는 단계;
    상기 실리콘저마늄층에 수소 플라즈마도핑을 수행하는 단계; 및
    상기 인터페이스를 패시베이션시키기 위해, 상기 수소-도프드 실리콘저마늄층으로부터 수소를 방출시키는 단계
    를 포함하는 반도체장치 제조 방법.
  27. 제26항에 있어서,
    상기 수소를 방출시키는 단계는,
    수소함유 가스 분위기에서 어닐링하는 단계를 포함하는 반도체장치 제조 방법.
  28. 제26항에 있어서,
    상기 반도체구조물을 형성하는 단계는,
    반도체물질 상에 절연층을 형성하는 단계를 포함하고,
    상기 수소를 방출시키는 단계가, 상기 반도체물질과 절연층 사이의 인터페이스에서 댕글링본드를 패시베이션시키는 반도체장치 제조 방법.
  29. 제26항에 있어서,
    상기 반도체구조물을 형성하는 단계는,
    실리콘기판 상에 게이트절연층을 형성하는 단계; 및
    상기 게이트절연층 상에 게이트전극을 형성하는 단계를 포함하고,
    상기 수소를 방출시키는 단계가, 상기 실리콘기판과 게이트절연층 사이의 인터페이스에서 실리콘댕글링본드를 패시베이션시키는 반도체장치 제조 방법.
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