KR20210085421A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20210085421A
KR20210085421A KR1020190178435A KR20190178435A KR20210085421A KR 20210085421 A KR20210085421 A KR 20210085421A KR 1020190178435 A KR1020190178435 A KR 1020190178435A KR 20190178435 A KR20190178435 A KR 20190178435A KR 20210085421 A KR20210085421 A KR 20210085421A
Authority
KR
South Korea
Prior art keywords
metal
metal wiring
level
substrate
wirings
Prior art date
Application number
KR1020190178435A
Other languages
English (en)
Inventor
이은성
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190178435A priority Critical patent/KR20210085421A/ko
Priority to US16/889,467 priority patent/US11699658B2/en
Priority to CN202010504383.1A priority patent/CN113130441B/zh
Publication of KR20210085421A publication Critical patent/KR20210085421A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 실시예는 신뢰성이 개선된 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 기판; 상기 기판 상의 측정 트랜지스터; 및 상기 측정 트랜지스터에 이격되어 형성된 상기 기판 상부의 멀티 레벨 금속배선을 포함하되, 상기 멀티 레벨 금속배선 중 적어도 어느 하나는 나선형 금속배선일 수 있다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 나선형 구조의 금속배선을 포함하는 반도체 장치에 관한 것이다.
반도체 제조시 다수의 공정에서 플라즈마를 사용하는 공정(이하, 플라즈마 공정이라 함)이 적용되고 있다. 플라즈마 공정은 다양한 재료층을 증착 또는 식각하는데 주로 사용되고 있다. 이때, 사용되는 플라즈마에 의해 구조물들이 손상되어 소자의 특성을 저하시킨다.
본 발명의 실시예는 신뢰성이 개선된 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 기판; 상기 기판 상의 측정 트랜지스터; 및 상기 측정 트랜지스터에 이격되어 형성된 상기 기판 상부의 멀티 레벨 금속배선을 포함하되, 상기 멀티 레벨 금속배선 중 적어도 어느 하나는 나선형 금속배선일 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는, 기판 상부의 멀티 레벨 금속배선; 및 상기 멀티 레벨 금속배선 상부에 형성된 패드를 포함하되, 상기 멀티 레벨 금속배선 중 적어도 어느 하나는 나선형 금속배선일 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 셀영역 및 주변영역을 포함하는 기판; 상기 셀영역의 기판 상부에 형성된 멀티 레벨 셀금속배선들 및 상기 주변영역의 기판 상부에 형성된 멀티 레벨 주변금속배선들; 및 상기 멀티 레벨 셀금속배선들 상부에 형성된 셀패드 및 상기 멀티 레벨 주변금속배선들 상부에 형성된 주변패드를 포함하되, 상기 멀티 레벨 셀금속배선들 및 주변금속배선들 중 적어도 어느 하나는 횡단면이 나선형 구조를 갖는 나선형 금속배선일 수 있다.
본 기술은 나선형 구조를 갖는 금속배선을 적용함으로써, 플라즈마 유도 손상을 완화시켜 반도체 장치의 신뢰성을 개선하는 효과가 있다.
본 기술은 멀티 레벨 금속배선 중 적어도 어느 하나의 금속배선을 나선형 구조를 갖는 나선형 금속배선으로 적용함으로써, 다른 금속배선들 또는 패드로부터 발생된 플라즈마 유도 손상을 완화시킬 수 있다.
도 1a 및 도 1b는 본 발명에 따른 금속배선의 실시예를 나타내는 사시도이다.
도 2a 내지 도 2d는 본 발명에 따른 금속배선의 다른 실시예들을 나타내는 사시도들이다.
도 3은 본 발명에 따른 멀티 레벨 금속배선의 실시예를 나타내는 사시도이다.
도 4a 내지 도 4c는 본 발명에 따른 멀티 레벨 금속배선의 다른 실시예를 나타내는 사시도이다.
도 5는 본 발명에 따른 테스트패턴을 나타내는 단면도이다.
도 6a 내지 도 6f는 본 발명의 라인 식각에 따른 금속배선의 제조방법을 나타내는 단면도들이다.
도 7a 내지 도 7g는 본 발명의 다마신 공정에 따른 금속배선의 제조방법을 나타내는 단면도들이다.
도 8a 내지 도 8f는 본 발명의 듀얼다마신 공정에 따른 금속배선의 제조방법을 나타내는 단면도들이다.
도 9는 본 발명에 따른 반도체 장치를 나타내는 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
플라즈마 유도 손상(PID; Plasma Induced Damage)은 이온에 의한 웨이퍼의 대전(charging)이 주된 원인이며, 또한 장비 자체의 환경, 플라즈마 조건에 따라 플라즈마의 위치에 따른 불균일성이 존재할 수 있고, 이 역시 웨이퍼의 전하밀도(Charging Density) 불균일성을 유발한다.
한편, 플라즈마를 이용한 증착 및 식각공정은 대부분 비전도성 물질, 예를 들어 산화실리콘(SiO2)과 같은 절연물질의 표면에서 이루어지는데, 공정이 진행되면서 불균일한 전하밀도가 발생하는 경우, 이러한 불균일한 전하밀도를 해소시키기위해 전하 밀도가 높은 쪽에서 낮은 쪽으로 전류가 발생된다.
이러한 전류는 웨이퍼 내부의 소자, 예를 들어 게이트 절연층을 통해 흐르게 되면서 반도체 소자에 전기적인 스트레스를 가하게되고, 게이트 절연층 내부에 전자 트랩(Electron Trap) 및 누설전류의 경로와 같은 플라즈마 유도 손상(PID)을 유발시키는 문제가 발생한다.
특히, 플라즈마를 이용한 식각 공정시 금속배선에 전자(Electron)가 쌓여 특정 패턴, 즉, 플라즈마 공정시 금속배선이 플로팅 되어 있으면, 쌓인 전자들이 인접한 옆 금속배선이나 콘택으로 흘러들어가게 된다.
따라서, 본 실시예에서는 금속배선을 나선형 구조로 형성하여, 배선 공정(예컨대, 콘택 식각, 패드 오픈 식각, 라인 식각 또는 다마신 공정 등) 진행시 유발되는 대전(charging)에 기인한 전위(electric potential)의 방향과 반대방향의 전위를 생성시킴으로써 플라즈마 유도 손상을 완화시킬 수 있다.
도 1a 및 도 1b는 본 발명에 따른 금속배선의 실시예를 나타내는 사시도들이다. 도 1b는 도 1a의 상세도이다. 도 2a 내지 도 2d는 본 발명에 따른 금속배선의 다른 실시예들을 나타내는 사시도들이다. 도 1a 및 도 1b와 도 2a 내지 도 2d는 동일한 도면부호를 가지며, 각 도면부호는 동일 부분을 가리킨다.
도 1a 및 도 1b, 도 2a 내지 도 2d를 참조하면, 금속배선(101)은 플라즈마 유도 손상을 상쇄시키는 전류 흐름을 갖는 나선형 구조로 형성될 수 있다. 금속배선(101)의 제1끝단부에는 상향(Upward) 콘택(103)이 연결될 수 있고, 금속배선(101)의 제2끝단부에는 하향(downward) 콘택(102)이 연결될 수 있다.
금속배선(101)의 제1끝단부는 나선형 금속배선의 바깥쪽에 위치한 끝단부일 수 있고, 금속배선(101)의 제2끝단부는 나선형 금속배선의 안쪽에 위치한 끝단부일 수 있다. 상향 콘택(103)과 하향 콘택(102)은 수평 방향으로 일정간격 이격되어 위치하며, 서로 오버랩 되지 않도록 위치할 수 있다.
이때, 전류(I)는 상향 콘택(103)에서 금속배선(101)으로, 나선형의 금속배선(101)에서 하향 콘택(102)으로 이동할 수 있다. 전류(I)가 금속배선(101)의 나선형 구조를 따라 이동함으로써, 플라즈마 공정 진행시 유발되는 대전에 기인한 전위의 방향과 반대 방향의 전위가 생성되면서 결과적으로, 플라즈마 유도 손상(PID)을 완화시킬 수 있다.
상향 콘택 및 하향 콘택(103, 102)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 상향 콘택 및 하향 콘택(103, 102)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다.
금속배선(101)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다. 금속배선(101)은 도 1a 및 도 1b와 같이 정사각형의 나선 구조일 수 있다. 다른 실시예에서, 금속배선(101)은 도 2a 및 도 2b와 같이 라운드 형상(Round Shape)의 나선형 구조일 수 있다. 금속배선(101)은 도 2a와 같이 원형의 나선형 구조 또는 도 2b와 같이 타원형의 나선형 구조일 수 있다. 다른 실시예에서, 금속배선(101)은 도 2c 및 도 2d와 같이 벤드 형상(Bend Shape)의 N각형 나선형 구조일 수 있다. 금속배선(101)은 도 1a 및 도 1b와 같이 정사각형의 나선형 구조, 도 2c와 같이 직사각형의 나선형 구조 또는 도 2d와 같이 팔각형의 나선형 구조를 포함할 수 있으며, 이 외에도 N각형의 나선형 구조를 모두 포함할 수 있다.
이때, 동일 평면 상에서 나선형 구조를 이루는 금속배선(101)의 라인 사이의 간격(d)은 1㎚ 내지 1×105㎚일 수 있다. 또한, 나선형으로 감긴 수 N은 1 내지 10000을 포함할 수 있다. 금속배선(101)의 두께는 1Å 내지 1×109Å의 두께를 포함할 수 있다. 나선형 구조의 금속배선(101)은 플라즈마 유도 손상을 측정하기 위한 테스트 패턴 또는 소자 동작을 위한 셀 영역에 모두 적용될 수 있다.
도 3은 본 발명에 따른 멀티 레벨 금속배선의 실시예를 나타내는 사시도이다.
도 3에 도시된 바와 같이, 반도체 장치는 기판(301) 상부에 제1금속배선(303), 제2금속배선(305) 및 제3금속배선(307)이 적층된 멀티 레벨 금속배선(300M)을 포함하되, 멀티 레벨 금속배선(300M) 중 적어도 어느 하나는 다른 금속배선들 또는 패드로부터 발생된 플라즈마 유도 손상을 상쇄시키는 전류 흐름을 갖도록, 탑뷰(Top view)가 나선형 구조를 갖는 나선형 금속배선일 수 있다. 각각의 금속배선(303, 305, 307)은 각각 제1 내지 제3콘택(302, 304, 306)에 의해 상하부층과 접속될 수 있다.
본 실시예에서는 제1 내지 제3금속배선(303, 305, 307)이 적층된 멀티 레벨 금속배선(300M)을 도시하고 있으나, 이에 한정되지 않으며, 상부구조를 포함하는 단층 금속배선 또는 적어도 2층 이상의 멀티 레벨 금속배선을 포함할 수 있다.
반도체 장치는 본 실시예와 같이 적어도 최하층인 제1금속배선(303)을 나선형 구조로 형성할 수 있다. 다른 실시예에서, 반도체 장치는 제1금속배선(303) 내지 제3금속배선(307) 중 적어도 어느 하나를 나선형 구조로 형성할 수 있다. 다른 실시예에서, 반도체 장치는 제1금속배선(303) 내지 제3금속배선(307)을 모두 나선형 구조로 형성할 수 있다.
제1 내지 제3금속배선(303, 305, 307)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다. 제1 내지 제3금속배선(303, 305, 307) 중 나선형 구조인 금속배선은 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 제1 내지 제3금속배선(303, 305, 307) 중 나선형 구조인 금속배선은 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형 중 어느 하나의 나선형 구조일 수 있다.
이때, 제1 내지 제3금속배선(303, 305, 307) 중 나선형 구조인 금속배선의 라인 사이의 간격은 1㎚ 내지 1×105㎚일 수 있다. 또한, 나선형으로 감긴 수 N은 1 내지 10000을 포함할 수 있다. 제1 내지 제3금속배선(303, 305, 307) 각각의 두께는 1Å 내지 1×109Å의 두께를 포함할 수 있다. 나선형 구조의 금속배선을 포함하는 제1 내지 제3금속배선(303, 305, 307)은 플라즈마 유도 손상을 측정하기 위한 테스트 패턴 또는 소자 동작을 위한 셀 영역에 모두 적용될 수 있다.
제1 내지 제3콘택(302, 304, 306)은 각각 제1 내지 제3금속배선(303, 305, 307)에 접하되, 상향 콘택은 각 금속배선의 바깥쪽 끝단부에 접하고, 하향 콘택은 각 금속배선의 안쪽 끝단부에 접할 수 있다. 즉, 제1 내지 제3콘택(302, 304, 306)은 수평 방향으로 일정간격 이격되어 위치하며, 서로 오버랩 되지 않도록 위치할 수 있다.
예컨대, 제1금속배선(303)과 기판(301)을 연결하는 제1콘택(302)은 제1금속배선(303)의 하향 콘택에 해당하므로, 제1금속배선(303)의 안쪽 끝단부에 접속될 수 있다. 제1금속배선(303)과 제2금속배선(305)을 연결하는 제2콘택(304)은 제1금속배선(303)의 상향 콘택에 해당하고, 제2금속배선(305)의 하향 콘택에 해당하므로, 제2콘택(304)은 제1금속배선(303)의 바깥쪽 끝단부와 접속하고, 제2금속배선(305)의 안쪽 끝단부와 접속될 수 있다. 제2금속배선(305)과 제3금속배선(307)을 연결하는 제3콘택(306)은 제2금속배선(305)의 상향 콘택에 해당하고, 제3금속배선(307)의 하향 콘택에 해당하므로, 제3콘택(306)은 제2금속배선(305)의 바깥쪽 끝단부와 접속하고, 제3금속배선(307)의 안쪽 끝단부와 접속될 수 있다.
제1 내지 제3콘택(302, 304, 306)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 제1 내지 제3콘택(302, 304, 306)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다.
도 4a 내지 도 4c는 본 발명에 따른 멀티 레벨 금속배선의 다른 실시예를 나타내는 사시도이다. 도 4a 내지 도 4c는 도 3과 동일한 도면부호를 가지며, 각 도면부호는 동일 부분을 가리킨다.
도 4a에 도시된 바와 같이, 제1 내지 제3금속배선(303, 305, 307)은 연속적인 직렬의 나선형 구조로 형성될 수 있다. 즉, 제1 내지 제3금속배선(303, 305, 307)은 모두 나선형 구조로 형성될 수 있다. 각각의 금속배선(303, 305, 307)은 각각 제1 내지 제3콘택(302, 304, 306)에 의해 상하부층과 접속될 수 있다.
제1 내지 제3콘택(302, 304, 306)은 각각 제1 내지 제3금속배선(303, 305, 307)에 접하되, 상향 콘택은 각 금속배선의 바깥쪽 끝단부에 접하고, 하향 콘택은 각 금속배선의 안쪽 끝단부에 접할 수 있다. 즉, 제1 내지 제3콘택(302, 304, 306)은 수평 방향으로 일정간격 이격되어 위치하며, 서로 오버랩 되지 않도록 위치할 수 있다.
도 4b에 도시된 바와 같이, 동일 평면 상에 이웃하는 금속배선들은 연속적인 병렬의 나선형 구조로 형성될 수 있다. 즉, 이웃하는 제1금속배선(303, 303')이 나선형 구조로 형성될 수 있다. 본 실시예에서는 이웃하는 제1금속배선(303, 303')만 나선형 구조로 도시되었으나, 이에 한정되지 않으며, 이웃하는 제2금속배선(305, 305') 및/또는 이웃하는 제3금속배선(307, 307') 역시 연속적인 병렬의 나선형 구조로 형성될 수 있다. 각각의 금속배선(303, 305, 307, 303', 305', 307')은 각각 제1 내지 제3콘택(302, 304, 306, 302', 304', 306')에 의해 상하부층과 접속될 수 있다.
도 4c를 참조하면, 제1 및 제3금속배선(303, 307)은 나선형 구조로 형성되고, 제2금속배선(305)은 라인 타입으로 형성될 수 있다. 즉, 제1 내지 제3금속배선(303, 305, 307)의 나선형 구조는 불연속적으로 형성될 수 있다.
도 5는 본 발명에 따른 반도체 장치의 테스트 구조물을 나타내는 단면도이다.
도 5를 참조하면, 반도체 장치의 테스트 구조물(400)은, 기판(401), 기판(401) 상의 게이트구조물(G), 게이트구조물(G)에 이격되어 형성된 기판(401) 상부의 멀티 레벨 금속배선(400M)을 포함하되, 멀티 레벨 금속배선(400M) 중 적어도 어느 하나는 다른 금속배선들 또는 패드로부터 발생된 플라즈마 유도 손상을 상쇄시키는 전류 흐름을 갖도록, 나선형 구조를 갖는 나선형 금속배선일 수 있다. 각각의 금속배선(408, 410, 412)은 각각 제1 내지 제3콘택(407, 409, 411)에 의해 상하부층과 접속될 수 있다.
특히, 제1 내지 제3금속배선(408, 410, 412) 중 적어도 어느 하나는 탑뷰가 나선형 구조를 가질 수 있다. 또한, 제1 내지 제3금속배선(408, 410, 412) 중 최하위 레벨의 제1금속배선(408)은 게이트구조물(G)보다 높은 레벨에 위치할 수 있다.
반도체 장치는 소자분리층(402)이 형성된 기판(401)을 포함할 수 있다. 기판(401)은 반도체 프로세싱에 적합한 물질일 수 있다. 기판(401)은 반도체 기판을 포함할 수 있다. 기판(401)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(401)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(401)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 기판(401)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 기판(401)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
게이트구조물(G)은 게이트절연층(403) 및 게이트 전극(404)을 포함할 수 있다. 게이트절연층(403)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물 또는 고유전율 물질을 포함할 수 있다. 게이트 전극(404)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 게이트 전극(404)은 폴리실리콘, 텅스텐, 텅스텐실리사이드, 티타늄질화물, 탄탈륨질화물 또는 이들의 조합을 포함할 수 있다. 게이트 전극(404)은 불순물이 도핑된, 즉 도프트 폴리실리콘을 포함할 수 있다. 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 불순물은 보론, 아세닉 또는 이들의 조합을 포함할 수 있다. 게이트구조물(G)의 양측 기판(401)에는 소스/드레인 영역(405, 406)이 형성될 수 있다. 소스/드레인 영역(405, 406)은 동일 불순물로 도핑되어 있을 수 있다. 소스/드레인 영역(405, 406)은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스/드레인 영역(405, 406)은 고농도 불순물로 도핑된 영역일 수 있다. 이때, 제1 내지 제3금속배선(408, 410, 412)은 소스/드레인 영역(405, 406) 중 어느 하나에 접속될 수 있다.
게이트구조물(G), 및 소스/드레인 영역(405, 406)은 측정 트랜지스터(400T)가 될 수 있다.
멀티 레벨 금속배선(400M)은 테스트전압을 인가하여 플라즈마 유도 손상 완화 정도를 측정하기 위한 것으로, 제1 내지 제3금속배선(408, 410, 412) 중 적어도 어느 하나는 나선형 구조를 포함할 수 있다. 다른 실시예에서, 제1 내지 제3금속배선(408, 410, 412) 중 적어도 최하위 레벨의 제1금속배선(408)은 나선형 구조일 수 있다. 다른 실시예에서, 제1 내지 제3금속배선(408, 410, 412)은 모두 나선형 구조일 수 있다. 나선형 구조는 도 1a 및 도 1b, 도 2a 내지 도 2d에 설명된 모든 나선형 구조를 포함할 수 있다.
제1 내지 제3금속배선(408, 410, 412)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다. 제1 내지 제3금속배선(408, 410, 412) 중 나선형 구조인 금속배선은 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 제1 내지 제3금속배선(408, 410, 412) 중 나선형 구조인 금속배선은 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형 중 어느 하나의 나선형 구조일 수 있다. 제1 내지 제3금속배선(408, 410, 412) 중 나선형 금속배선은 도 4a 또는 도 4b와 같이 연속적인 직렬 또는 병렬로 구성될 수 있다. 다른 실시예에서, 제1 내지 제3금속배선(408, 410, 412) 중 나선형 금속배선은 도 4c와 같이 불연속적으로 구성될 수 있다.
이때, 제1 내지 제3금속배선(408, 410, 412) 중 나선형 구조인 금속배선의 라인 사이의 간격은 1㎚ 내지 1×105㎚일 수 있다. 또한, 나선형으로 감긴 수 N은 1 내지 10000을 포함할 수 있다. 멀티 레벨 금속배선(408, 410, 412) 각각의 두께는 1Å 내지 1×109Å의 두께를 포함할 수 있다.
제1 내지 제3금속배선(408, 410, 412)은 각각 제1 내지 제3콘택(407, 409, 411)을 통해 접속될 수 있다. 각 금속배선에 접하는 각 콘택들 중 상향 콘택은 각 금속배선의 바깥쪽 끝단부에 접하고, 하향 콘택은 각 금속배선의 안쪽 끝단부에 접할 수 있다. 즉, 제1 내지 제3콘택(407, 409, 411)은 수평 방향으로 일정간격 이격되어 위치하며, 서로 오버랩 되지 않도록 위치할 수 있다.
특히, 제1콘택(407)을 통해 제1 내지 제3금속배선(408, 410, 412)이 소스/드레인 영역(405, 406)에 접속될 수 있다. 제1 내지 제3콘택(407, 409, 411)은 비아콘택이라고 지칭될 수 있다. 제1 내지 제3콘택(407, 409, 411)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 제1 내지 제3콘택(407, 409, 411)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다.
제1 내지 제3금속배선(408, 410, 412)과 제1 내지 제3콘택(407, 409, 411)은 각각 증착 및 식각을 통해 형성될 수 있다. 특히, 제1 내지 제3금속배선(408, 410, 412)은 증착 및 식각 방법에 따라 라인 식각 또는 다마신 공정으로 형성할 수 있다.
도 6a 내지 도 6f는 본 발명의 라인 식각에 따른 금속배선의 제조방법을 나타내는 단면도이다.
도 6a에 도시된 바와 같이, 소자분리층(502)을 포함하는 기판(501) 상에 게이트구조물(G)을 형성할 수 있다. 소자분리층(502)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 예컨대, 기판(501)에 트렌치를 형성한 후, 절연물질로 트렌치를 채울 수 있다. 소자분리층(502)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
기판(501)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(501)은 반도체 기판을 포함할 수 있다. 기판(501)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(501)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(501)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(501)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 기판(501)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
게이트구조물(G)은 게이트절연층(503) 및 게이트 전극(504)을 포함할 수 있다. 게이트절연층(503)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물 또는 고유전율 물질을 포함할 수 있다. 게이트 전극(504)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 게이트 전극(504)은 폴리실리콘, 텅스텐, 텅스텐실리사이드, 티타늄질화물, 탄탈륨질화물 또는 이들의 조합을 포함할 수 있다. 게이트 전극(504)은 불순물이 도핑된, 즉 도프트 폴리실리콘을 포함할 수 있다. 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 불순물은 보론, 아세닉 또는 이들의 조합을 포함할 수 있다. 게이트구조물(G)의 양측 기판(501)에는 소스/드레인 영역(505, 506)을 포함할 수 있다. 소스/드레인 영역(505, 506)은 동일 불순물로 도핑되어 있을 수 있다. 소스/드레인 영역(505, 506)은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스/드레인 영역(505, 506)은 고농도 불순물로 도핑된 영역일 수 있다.
게이트구조물(G), 및 소스/드레인 영역(505, 506)은 측정 트랜지스터(500T)가 될 수 있다.
도 6b에 도시된 바와 같이, 게이트구조물(G)을 포함하는 기판(501) 전면에 제1층간절연층(507)을 형성할 수 있다. 제1층간절연층(507)은 저유전 물질을 포함할 수 있다. 제1층간절연층(507)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
도 6c에 도시된 바와 같이, 제1층간절연층(507)을 관통하여 기판(501)에 연결되는 제1콘택(508)을 형성할 수 있다.
제1콘택(508)을 형성하기 위해 먼저, 제1층간절연층(507)을 관통하여 기판(501)의 소스/드레인 영역(505)을 오픈시키는 콘택홀(미도시)을 형성할 수 있다. 이어서, 콘택홀을 매립하는 도전물질을 형성하고, 도전물질이 콘택홀 내부만을 채우도록 식각하는 일련의 공정을 진행할 수 있다.
제1콘택(508)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 제1콘택(508)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다.
도 6d에 도시된 바와 같이, 제1콘택(508) 및 제1층간절연층(507) 상에 도전물질(509A)을 형성할 수 있다. 도전물질(509A)은 금속물질을 포함할 수 있다. 배선용 도전물질(509A)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
도 6e에 도시된 바와 같이, 도전물질(509A, 도 6d 참조)을 식각하여 제1금속배선(509)을 형성할 수 있다. 제1금속배선(509)은 제1콘택(508)을 통해 기판(501)의 소스/드레인 영역(505)에 접속될 수 있다. 제1금속배선(509)을 형성하기 위한 플라즈마 식각을 수행할 수 있다.
제1금속배선(509)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다. 제1금속배선(509)은 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 제1금속배선(509)은 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형 중 어느 하나의 나선형 구조일 수 있다.
이때, 동일 평면 상에서 나선형 구조를 이루는 제1금속배선(509)의 라인 사이의 간격은 1㎚ 내지 1×105㎚일 수 있다. 또한, 나선형으로 감긴 수 N은 1 내지 10000을 포함할 수 있다. 제1금속배선(509)의 두께는 1Å 내지 1×109Å의 두께를 포함할 수 있다.
도 6f에 도시된 바와 같이, 제1금속배선(509) 상부에 제1금속배선(509)과 접속되는 제2 및 제3금속배선(512, 515)을 형성할 수 있다. 제1금속배선(509) 내지 제3금속배선(515)은 각각 제1 내지 제3콘택(508, 511, 514)을 통해 하부층과 접속될 수 있다. 제2 및 제3콘택(511, 514)과 제2 및 제3금속배선(512, 515)을 형성하기 위해, 상술한 바와 같이, 도 6b 내지 도 6e의 공정을 반복 수행할 수 있다. 본 실시예에서는 제1 내지 제3콘택(508, 511, 514)들이 수직 방향으로 동일선상에 위치하고 있으나, 이는 하향콘택 만을 기준으로 하는 단면도에 해당하며, 도 3 또는 도 5와 같이 상향 콘택 및 하향 콘택의 위치를 모두 고려하면, 제1 내지 제3콘택(508, 511, 514)은 수평 방향으로 일정간격 이격되어 위치하며, 서로 오버랩 되지 않도록 위치할 수 있다.
제2 및 제3층간절연층(510, 513)은 제1층간절연층(507)과 동일한 물질로 형성될 수 있다. 제2 및 제3층간절연층(510, 513)은 저유전 물질을 포함할 수 있다. 제2 및 제3층간절연층(510, 513)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
제2 및 제3콘택(511, 514)은 제1콘택(508)과 동일한 물질로 형성될 수 있다. 제2 및 제3콘택(511, 514)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 제2 및 제3콘택(511, 514)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다.
제2 및 제3금속배선(512, 515)은 제1금속배선(509)과 동일한 물질 및 구조로 형성될 수 있다. 제2 및 제3금속배선(512, 515)은 금속물질을 포함할 수 있다. 제2 및 제3금속배선(512, 515)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
제2 및 제3금속배선(512, 515)은 모두 나선형 구조일 수 있다. 다른 실시예에서, 제2 또는 제3금속배선(512, 515) 중 적어도 어느 하나는 나선형 구조일 수 있다. 다른 실시예에서, 제1 내지 제3금속배선(509, 512, 515) 중 적어도 어느 하나는 나선형 구조일 수 있다. 여기서, 나선형 구조는 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 나선형 구조는 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형 중 어느 하나의 나선형 구조일 수 있다. 제1 내지 제3금속배선(509, 512, 515) 중 나선형 금속배선은 도 4a 또는 도 4b와 같이 연속적인 직렬 또는 병렬로 구성될 수 있다. 다른 실시예에서, 제1 내지 제3금속배선(509, 512, 515) 중 나선형 금속배선은 도 4c와 같이 불연속적으로 구성될 수 있다.
이때, 제2 및 제3금속배선(512, 515) 중 나선형 구조인 금속배선의 라인 사이의 간격은 1㎚ 내지 1×105㎚일 수 있다. 또한, 나선형으로 감긴 수 N은 1 내지 10000을 포함할 수 있다. 제2 및 제3금속배선(512, 515) 각각의 두께는 1Å 내지 1×109Å의 두께를 포함할 수 있다.
도 7a 내지 도 7g는 본 발명의 다마신 공정에 따른 금속배선의 실시예를 나타내는 단면도이다.
도 7a에 도시된 바와 같이, 소자분리층(602)을 포함하는 기판(601) 상에 게이트구조물(G)을 형성할 수 있다. 소자분리층(602)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 예컨대, 기판(601)에 트렌치를 형성한 후, 절연물질로 트렌치를 채울 수 있다. 소자분리층(602)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
기판(601)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(601)은 반도체 기판을 포함할 수 있다. 기판(601)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(601)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(601)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(601)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 기판(601)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
게이트구조물(G)은 게이트절연층(603) 및 게이트 전극(604)을 포함할 수 있다. 게이트절연층(603)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물 또는 고유전율 물질을 포함할 수 있다. 게이트 전극(604)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 게이트 전극(604)은 폴리실리콘, 텅스텐, 텅스텐실리사이드, 티타늄질화물, 탄탈륨질화물 또는 이들의 조합을 포함할 수 있다. 게이트 전극(604)은 불순물이 도핑된, 즉 도프트 폴리실리콘을 포함할 수 있다. 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 불순물은 보론, 아세닉 또는 이들의 조합을 포함할 수 있다. 게이트구조물(G)의 양측 기판(601)에는 소스/드레인 영역(605, 606)을 포함할 수 있다. 소스/드레인 영역(605, 606)은 동일 불순물로 도핑되어 있을 수 있다. 소스/드레인 영역(605, 606)은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스/드레인 영역(605, 606)은 고농도 불순물로 도핑된 영역일 수 있다.
게이트구조물(G), 및 소스/드레인 영역(605, 606)은 측정 트랜지스터(600T)가 될 수 있다.
도 7b에 도시된 바와 같이, 게이트구조물(G)을 포함하는 기판(601) 전면에 제1층간절연층(607)을 형성할 수 있다. 제1층간절연층(607)은 저유전 물질을 포함할 수 있다. 제1층간절연층(607)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
이어서, 제1층간절연층(607)을 관통하여 기판(601)에 연결되는 제1콘택(608)을 형성할 수 있다.
제1콘택(608)을 형성하기 위해 먼저, 제1층간절연층(607)을 관통하여 기판(601)의 소스/드레인 영역(605)을 오픈시키는 콘택홀을 형성할 수 있다. 이어서, 콘택홀을 매립하는 도전물질을 형성하고, 도전물질이 콘택홀 내부만을 채우도록 식각하는 일련의 공정을 진행할 수 있다.
제1콘택(608)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 제1콘택(608)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다.
도 7c에 도시된 바와 같이, 제1콘택(608) 및 제1층간절연층(607) 상에 절연물질(609A)을 형성할 수 있다. 절연물질(609A)은 후속 금속배선 형성을 위해 다마신 공정을 진행하기 위한 것으로, 제1층간절연층(607)과 동일한 물질로 형성될 수 있다. 절연물질(609A)은 저유전 물질을 포함할 수 있다. 절연물질(609A)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
도 7d에 도시된 바와 같이, 절연물질(609A, 도 7c 참조)을 식각하여 제1콘택(608)을 노출시키는 트렌치(T)를 정의하는 제2층간절연층(609)을 형성할 수 있다.
트렌치(T)는 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 트렌치(T)는 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형의 나선형 구조일 수 있다.
이때, 동일 평면 상에서 나선형 구조를 이루는 트렌치(T)의 라인 사이의 간격은 1㎚ 내지 1×105㎚일 수 있다. 또한, 나선형으로 감긴 수 N은 1 내지 10000을 포함할 수 있다. 트렌치(T)의 깊이는 1Å 내지 1×109Å의 두께를 포함할 수 있다.
도 7e에 도시된 바와 같이, 트렌치(T, 도 7d 참조)에 도전물질(610A)을 형성할 수 있다. 도전물질(610A)은 금속물질을 포함할 수 있다. 도전물질(610A)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다. 도전물질(610A)을 형성하기 전에, 트렌치(T, 도 7d 참조)를 포함하는 전면을 따라 확산방지층(미도시)이 형성될 수 있다.
도 7f에 도시된 바와 같이, 도전물질(610A, 도 7e 참조)이 트렌치(T, 도 7d 참조) 내부만 갭필하도록 식각하여 제1금속배선(610)을 형성할 수 있다. 제1금속배선(610)은 제1콘택(608)을 통해 기판(601)의 소스/드레인 영역(605)에 접속될 수 있다.
제1금속배선(610)은 도 7d의 트렌치(T)에 매립된 형태를 가지므로, 트렌치(T)의 형상과 동일하게, 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 제1금속배선(610)은 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형 중 어느 하나의 나선형 구조일 수 있다.
도 7g에 도시된 바와 같이, 제1금속배선(610) 상부에 제1금속배선(610)과 접속되는 제2 및 제3콘택(612, 617)과 제2 및 제3금속배선(614, 619)을 형성할 수 있다. 제1금속배선(610) 내지 제3금속배선(619)은 각각 제1 내지 제3콘택(608, 612, 617)을 통해 하부층과 접속될 수 있다. 제2 및 제3콘택(612, 617)과 제2 및 제3금속배선(614, 619)을 형성하기 위해, 상술한 바와 같이, 도 7c 내지 도 7f의 공정을 반복 수행할 수 있다. 본 실시예에서는 제1 내지 제3콘택(608, 612, 617)들이 수직 방향으로 동일선상에 위치하고 있으나, 이는 하향콘택 만을 기준으로 하는 단면도에 해당하며, 도 3 또는 도 5와 같이 상향 콘택 및 하향 콘택의 위치를 모두 고려하면, 제1 내지 제3콘택(608, 612, 617)은 수평 방향으로 일정간격 이격되어 위치하며, 서로 오버랩 되지 않도록 위치할 수 있다.
제3 내지 제6층간절연층(611, 613, 616, 618)은 제1 및 제2층간절연층(607, 609)과 동일한 물질로 형성될 수 있다. 제3 내지 제6층간절연층(611, 613, 616, 618)은 저유전 물질을 포함할 수 있다. 제3 내지 제6층간절연층(611, 613, 616, 618)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
제2 및 제3콘택(612, 617)은 제1콘택(608)과 동일한 물질로 형성될 수 있다. 제2 및 제3콘택(612, 617)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 제2 및 제3콘택(612, 617)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다.
제2 및 제3금속배선(614, 619)은 제1금속배선(610)과 동일한 물질 및 구조로 형성될 수 있다. 제2 및 제3금속배선(614, 619)은 금속물질을 포함할 수 있다. 제2 및 제3금속배선(614, 619)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
제2 및 제3금속배선(614, 619)은 모두 나선형 구조일 수 있다. 다른 실시예에서, 제2 또는 제3금속배선(614, 619) 중 적어도 어느 하나는 나선형 구조일 수 있다. 다른 실시예에서, 제1 내지 제3금속배선(610, 614, 619) 중 적어도 어느 하나는 나선형 구조일 수 있다. 여기서, 나선형 구조는 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 나선형 구조는 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형 중 어느 하나의 나선형 구조일 수 있다. 제1 내지 제3금속배선(610, 614, 619) 중 나선형 금속배선은 도 4a 또는 도 4b와 같이 연속적인 직렬 또는 병렬로 구성될 수 있다. 다른 실시예에서, 제1 내지 제3금속배선(610, 614, 619) 중 나선형 금속배선은 도 4c와 같이 불연속적으로 구성될 수 있다.
이때, 제2 및 제3금속배선(614, 619) 중 나선형 구조인 금속배선의 라인 사이의 간격은 1㎚ 내지 1×105㎚일 수 있다. 또한, 나선형으로 감긴 수 N은 1 내지 10000을 포함할 수 있다. 제2 및 제3금속배선(614, 619) 각각의 두께는 1Å 내지 1×109Å의 두께를 포함할 수 있다.
도 8a 내지 도 8f는 본 발명의 듀얼 다마신 공정에 따른 금속배선의 제조 방법을 나타내는 단면도들이다.
도 8a에 도시된 바와 같이, 소자분리층(702)을 포함하는 기판(701) 상에 게이트구조물(G)을 형성할 수 있다. 소자분리층(702)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 예컨대, 기판(701)에 트렌치를 형성한 후, 절연물질로 트렌치를 채울 수 있다. 소자분리층(702)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
기판(701)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(701)은 반도체 기판을 포함할 수 있다. 기판(701)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(701)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(701)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(701)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 기판(701)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
게이트구조물(G)은 게이트절연층(703) 및 게이트 전극(704)을 포함할 수 있다. 게이트절연층(703)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물 또는 고유전율 물질을 포함할 수 있다. 게이트 전극(704)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 게이트 전극(704)은 폴리실리콘, 텅스텐, 텅스텐실리사이드, 티타늄질화물, 탄탈륨질화물 또는 이들의 조합을 포함할 수 있다. 게이트 전극(704)은 불순물이 도핑된, 즉 도프트 폴리실리콘을 포함할 수 있다. 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 불순물은 보론, 아세닉 또는 이들의 조합을 포함할 수 있다. 게이트구조물(G)의 양측 기판(701)에는 소스/드레인 영역(705, 706)이 형성될 수 있다. 소스/드레인 영역(705, 706)은 동일 불순물로 도핑되어 있을 수 있다. 소스/드레인 영역(705, 706)은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스/드레인 영역(705, 706)은 고농도 불순물로 도핑된 영역일 수 있다.
게이트구조물(G), 및 소스/드레인 영역(705, 706)은 측정 트랜지스터(700T)가 될 수 있다.
도 8b에 도시된 바와 같이, 게이트구조물(G)을 포함하는 기판(701) 전면에 절연층(707A)을 형성할 수 있다. 절연층(707A)은 저유전 물질을 포함할 수 있다. 절연층(707A)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
도 8c에 도시된 바와 같이, 절연층(707A, 도 8b 참조)을 식각할 수 있다. 따라서, 제1층간절연층(707)에 비아콘택영역(H1) 및 금속배선 영역(H2)을 정의하는 듀얼 다마신 구조의 홀(H)이 구비될 수 있다. 듀얼 다마신 구조의 홀(H)을 형성하기 위한 듀얼 다마신 프로세스는, 비아-퍼스트 듀얼다마신프로세스, 트렌치퍼스트 듀얼다마신프로세스, 트렌치퍼스트만 가능한 자기정렬비아 공정도 가능하다. 또한, 다른 실시예에서 부분 비아-퍼스트(Partial-via first) 듀얼다마신프로세스, 부분 트렌치-퍼스트(partial-trench first 듀얼다마신프로세스를 포함할 수 있다.
비아콘택영역(H1)은 하부층과의 연결을 위해 국부적으로 오픈된 기둥형상일 수 있다. 금속배선 영역(H2)은 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 금속배선 영역(H2)은 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형 중 어느 하나의 나선형 구조일 수 있다.
이때, 동일 평면 상에서 나선형 구조를 이루는 금속배선 영역(H2)의 라인 사이의 간격은 1㎚ 내지 1×105㎚일 수 있다. 또한, 나선형으로 감긴 수 N은 1 내지 10000을 포함할 수 있다. 금속배선 영역(H2)의 깊이는 1Å 내지 1×109Å의 두께를 포함할 수 있다.
도 8d에 도시된 바와 같이, 홀(H)을 매립하는 도전물질(708)을 형성할 수 있다. 도전물질(708)은 금속물질을 포함할 수 있다. 도전물질(708)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다. 도전물질(708)을 형성하기 전에, 홀(H)을 포함하는 전면을 따라 확산방지층(미도시)이 형성될 수 있다.
도 8e에 도시된 바와 같이, 도전물질(708, 도 8d 참조)을 식각하여 제1비아콘택(709) 및 제1금속배선(710)을 형성할 수 있다. 제1비아콘택(709)은 비아콘택영역(H1)의 형상과 동일하게 국부적으로 오픈된 기둥 구조일 수 있다. 제1금속배선(710)은 금속배선 영역(H2)의 형상과 동일할 수 있다. 즉, 제1금속배선(710)은 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 제1금속배선(710)은 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형 중 어느 하나의 나선형 구조일 수 있다.
도 8f에 도시된 바와 같이, 제1금속배선(710) 상부에 제1금속배선(710)과 접속되는 제2 및 제3비아콘택(712, 715)과 제2 및 제3금속배선(713, 716)을 형성할 수 있다. 제2 및 제3비아콘택(712, 715)과 제2 및 제3금속배선(713, 716)은 도 8b 내지 도 8e의 공정을 반복 수행함으로써 형성할 수 있다. 본 실시예에서는 제1 내지 제3비아콘택(709, 712, 715)들이 수직 방향으로 동일선상에 위치하고 있으나, 이는 하향콘택 만을 기준으로 하는 단면도에 해당하며, 도 3 또는 도 5와 같이 상향 콘택 및 하향 콘택의 위치를 모두 고려하면, 제1 내지 제3비아콘택(709, 712, 715)은 수평 방향으로 일정간격 이격되어 위치하며, 서로 오버랩 되지 않도록 위치할 수 있다.
제2 및 제3금속배선(713, 716) 사이에는 제2 및 제3층간절연층(711, 714)이 개재될 수 있다. 제2 및 제3층간절연층(711, 714)은 제1층간절연층(707)과 동일한 물질로 형성될 수 있다. 제2 및 제3층간절연층(711, 714)은 저유전 물질을 포함할 수 있다. 제2 및 제3층간절연층(711, 714)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
제2 및 제3비아콘택(712, 715)과 제2 및 제3금속배선(713, 716)은 각각 제1비아콘택(709) 및 제1금속배선(710)과 동일한 물질 및 구조로 형성될 수 있다. 제2 및 제3비아콘택(712, 715)과 제2 및 제3금속배선(713, 716)은 금속물질을 포함할 수 있다. 제2 및 제3비아콘택(712, 715)과 제2 및 제3금속배선(713, 716)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
제2 및 제3비아콘택(712, 715)은 제1비아콘택(709)의 형상과 동일하게 국부적으로 오픈된 기둥 구조일 수 있다. 제2 및 제3금속배선(713, 716)은 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 제2 및 제3금속배선(713, 716)은 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형 중 어느 하나의 나선형 구조일 수 있다.
제2 및 제3금속배선(713, 716)은 모두 나선형 구조일 수 있다. 다른 실시예에서, 제2 또는 제3금속배선(713, 716) 중 적어도 어느 하나는 나선형 구조일 수 있다. 다른 실시예에서, 제1 내지 제3금속배선(710, 713, 716) 중 적어도 어느 하나는 나선형 구조일 수 있다. 여기서, 나선형 구조는 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 나선형 구조는 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형 중 어느 하나의 나선형 구조일 수 있다. 제1 내지 제3금속배선(710, 713, 716) 중 나선형 금속배선은 도 4a 또는 도 4b와 같이 연속적인 직렬 또는 병렬로 구성될 수 있다. 다른 실시예에서, 제1 내지 제3금속배선(710, 713, 716) 중 나선형 금속배선은 도 4c와 같이 불연속적으로 구성될 수 있다.
이때, 제2 및 제3금속배선(713, 716) 중 나선형 구조인 금속배선의 라인 사이의 간격은 1㎚ 내지 1×105㎚일 수 있다. 또한, 나선형으로 감긴 수 N은 1 내지 10000을 포함할 수 있다. 제2 및 제3금속배선(713, 716) 각각의 두께는 1Å 내지 1×109Å의 두께를 포함할 수 있다.
도 9는 본 발명에 따른 반도체 장치를 나타내는 단면도이다.
도 9에 도시된 바와 같이, 반도체 장치는 기판(801) 상부의 멀티 레벨 금속배선(812, 817) 및 멀티 레벨 금속배선(812, 817) 상부에 형성된 탑패드(822)를 포함할 수 있다. 반도체 장치는 셀영역과 주변영역을 포함할 수 있으며, 셀영역과 주변영역에는 각각 멀티 레벨 셀 금속배선(812, 817)과 멀티 레벨 주변금속배선(811, 816)이 형성될 수 있으며, 멀티 레벨 셀 금속배선(812, 817)과 멀티 레벨 주변금속배선(811, 816) 중 적어도 어느 하나는 탑뷰가 나선형 구조를 갖는 나선형 금속배선일 수 있다.
반도체 장치의 셀영역은 일련의 구조물들(미도시)을 포함하는 기판(801) 상에 캐패시터(C), 멀티 레벨 셀금속배선(812, 817) 및 셀패드(822)가 순차로 형성될 수 있다. 반도체 장치의 주변영역(Peri)은 일련의 구조물들(미도시)을 포함하는 기판(801) 상에 멀티 레벨 주변금속배선(811, 816) 및 주변패드(821)가 순차로 형성될 수 있다.
기판(801)은 반도체 프로세싱에 적합한 물질일 수 있다. 기판(801)은 반도체 기판을 포함할 수 있다. 기판(801)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(801)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 기판(801)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 기판(801)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
일련의 구조물들(미도시)은 셀영역의 기판(801) 상에 형성된 게이트 및 비트라인 등을 포함할 수 있으며, 주변영역의 기판(801) 상에 형성된 게이트 등을 포함할 수 있다.
캐패시터(C)와 기판(801) 사이에 제1층간절연층(802)이 형성될 수 있다. 제1층간절연층(802)은 저유전 물질을 포함할 수 있다. 제1층간절연층(802)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
캐패시터(C)는 하부전극(805), 유전층(806) 및 상부전극(807)의 적층구조를 포함할 수 있다. 본 실시예에서는 실린더 구조의 캐패시터(C)를 도시하고 있으나, 본 발명은 이에 한정되지 않으며, 필라 구조를 포함하는 모든 구조의 캐패시터(C)를 포함할 수 있다. 하부전극(805)은 금속함유물질을 포함할 수 있다. 하부전극(805)은 금속, 금속질화물, 도전성 금속산화물 또는 이들의 조합을 포함할 수 있다. 하부전극(805)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄, 이리듐, 루테늄산화물, 이리듐산화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 하부 전극(805)은 실리콘함유물질을 포함할 수 있다. 하부 전극(805)은 실리콘층, 실리콘저마늄층 또는 이들의 조합을 포함할 수 있다.
유전층(806)은 싱글층, 다층 또는 라미네이트 구조일 수 있다. 유전층(806)은 하부전극(805)에 접촉할 수 있다. 유전층(806)은 고유전율 물질(High-k material)을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(806)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 유전층(806)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(806)은 지르코늄산화물(ZrO2)을 포함하는 다층 구조일 수 있다. 다른 실시예에서, 유전층(806)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(806)은 하프늄산화물을 포함하는 다층 구조일 수 있다. 다른 실시예에서, 유전층(806)은 고유전물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질의 스택을 포함할 수 있다. 다른 실시예에서, 유전층(806)은 ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), HAHA(HfO2/Al2O3/HfO2/Al2O3)와 같은 라미네이트를 포함할 수 있다.
상부전극(807)은 단층 또는 다층으로 형성할 수 있다. 상부전극(807)은 금속함유물질을 포함할 수 있다. 상부전극(807)은 금속, 금속질화물, 도전성 금속산화물 또는 이들의 조합을 포함할 수 있다. 상부전극(807)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄, 이리듐, 루테늄산화물, 이리듐산화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 상부전극(807)은 실리콘함유물질을 포함할 수 있다. 상부전극(807)은 실리콘층, 실리콘저마늄층 또는 이들의 조합을 포함할 수 있다.
캐패시터(C)는 스토리지 노드 콘택(803)을 통해 기판(801)과 접속될 수 있다. 스토리지 노드 콘택(803)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 스토리지 노드 콘택(803)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다.
이웃하는 복수의 캐패시터(C)들은 각각 제2층간절연층(804)에 의해 전기적으로 분리될 수 있다. 제2층간절연층(804)은 저유전 물질을 포함할 수 있다. 제2층간절연층(804)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
캐패시터(C)를 포함하는 제2층간절연층(804) 상에는 제3층간절연층(808)이 형성될 수 있다. 제3층간절연층(808)은 저유전 물질을 포함할 수 있다. 제3층간절연층(808)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
셀영역의 제3층간절연층(808) 상에는 캐패시터의 상부전극(807)과 제1셀콘택(810)을 통해 접속되는 제1셀금속배선(812)이 형성될 수 있다. 주변영역의 제3층간절연층(808) 상에는 주변영역의 기판(801)과 제1주변콘택(809)을 통해 접속되는 제1주변금속배선(811)이 형성될 수 있다. 제1셀금속배선(812) 및 제1주변금속배선(811)은 동일 평면상에 동시에 또는 차례로 형성될 수 있다.
그리고, 제3층간절연층(808), 제1셀금속배선(812) 및 제1주변금속배선(811) 상에는 제4층간절연층(813)이 형성될 수 있으며, 제4층간절연층(813) 상에는 제4층간절연층(813)을 관통하는 제2셀콘택(815) 및 제2주변콘택(814)을 통해 각각 제1셀금속배선(812) 및 제1주변금속배선(811)과 접속되는 제2셀금속배선(817) 및 제2주변금속배선(816)이 형성될 수 있다. 이때, 각 금속배선에 접하는 각 콘택들 중 상향 콘택은 각 금속배선의 바깥쪽 끝단부에 접하고, 하향 콘택은 각 금속배선의 안쪽 끝단부에 접할 수 있다. 즉, 제1 및 제2셀콘택(810, 815)은 수평 방향으로 일정간격 이격되어 위치하며, 서로 오버랩 되지 않도록 위치할 수 있다. 또한, 제1 및 제2주변콘택(809, 814) 역시 수평 방향으로 일정간격 이격되어 위치하며, 서로 오버랩 되지 않도록 위치할 수 있다.
제1 및 제2셀금속배선(812, 817)과 제1 및 제2주변금속배선(811, 816)은 금속물질을 포함할 수 있다. 제1 및 제2셀금속배선(812, 817)과 제1 및 제2주변금속배선(811, 816)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다. 제1 및 제2셀콘택(810, 815) 및 제2주변콘택(809, 814)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 제1 및 제2셀콘택(810, 815) 및 제2주변콘택(809, 814)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다.
제1 및 제2셀금속배선(812, 817)과 제1 및 제2주변금속배선(811, 816) 중 적어도 어느 하나는 나선형 구조일 수 있다. 다른 실시예에서, 제1 및 제2셀금속배선(812, 817)과 제1 및 제2주변금속배선(811, 816) 중 적어도 최하층의 금속배선은 나선형 구조일 수 있다. 다른 실시예에서, 제1 및 제2셀금속배선(812, 817)과 제1 및 제2주변금속배선(811, 816)은 모두 나선형 구조일 수 있다.
여기서, 나선형 구조는 원형 또는 타원형의 라운드 형상을 갖는 나선형 구조일 수 있다. 다른 실시예에서, 나선형 구조는 정사각형, 직사각형 및 팔각형 등으로 이루어진 N각형 중 어느 하나의 나선형 구조일 수 있다. 나선형 구조는 도 4a 또는 도 4b와 같이 연속적인 직렬 또는 병렬로 구성될 수 있다. 다른 실시예에서, 나선형 구조는 도 4c와 같이 불연속적으로 구성될 수 있다.
본 실시예에서는 2층으로 구성된 멀티 레벨 셀금속배선(812, 817) 및 멀티 레벨 주변금속배선(811, 816)을 도시하고 있으나, 본 발명은 이에 한정되지 않으며, 2층 이상의 멀티 레벨 구조를 포함할 수 있다. 본 실시예에서는 라인 식각을 통해 형성된 멀티 레벨 셀금속배선(812, 817) 및 멀티 레벨 주변금속배선(811, 816)을 도시하고 있으나, 본 발명은 이에 한정되지 않으며, 도 7a 내지 도 7g에 도시된 다마신 공정 또는 도 8a 내지 도 8f에 도시된 듀얼 다마신 공정을 통해서도 형성될 수 있다.
제2셀금속배선(817) 및 제2주변금속배선(816) 상부에는 제5층간절연층(818)이 형성될 수 있다. 제5층간절연층(818)은 하부 구조물들을 보호하기 위한 패시베이션층일 수 있다.
제5층간절연층(818) 상에는 제3셀콘택(820) 및 제3주변콘택(819)을 통해 각각 제2셀금속배선(817) 및 제2주변금속배선(816)에 접속되는 셀패드(822) 및 주변패드(821)가 형성될 수 있다. 셀패드(822) 및 주변패드(821)는 본딩패드일 수 있으며, 도시되지 않았으나, 셀패드(822) 및 주변패드(821) 상에 범프가 형성될 수 있다.
제3셀콘택(820) 및 제3주변콘택(819)은 실리콘함유물질 또는 금속함유물질을 포함할 수 있다. 제3셀콘택(820) 및 제3주변콘택(819)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
301: 기판 302 : 제1콘택
303 : 제1금속배선 304 : 제2콘택
305 : 제2금속배선 306 : 제3콘택
307 : 제3금속배선

Claims (21)

  1. 기판;
    상기 기판 상의 측정 트랜지스터; 및
    상기 측정 트랜지스터에 이격되어 형성된 상기 기판 상부의 멀티 레벨 금속배선을 포함하되,
    상기 멀티 레벨 금속배선 중 적어도 어느 하나는 나선형 금속배선인
    반도체 장치.
  2. 제1항에 있어서,
    상기 나선형 금속배선은 상기 멀티 레벨 금속배선 중 다른 금속배선들로부터 발생된 플라즈마 유도 손상을 상쇄시키는 전류 흐름을 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 멀티 레벨 금속배선을 연결하는 콘택들을 더 포함하되,
    상기 콘택들 중 상향 콘택들은 상기 멀티 레벨 금속배선의 제1끝단부에 연결되고, 상기 콘택들 중 하향 콘택들은 상기 멀티 레벨 금속배선의 제2끝단부에 연결되는 반도체 장치.
  4. 제3항에 있어서,
    상기 상향 콘택들과 하향 콘택들은 서로 오버랩 되지 않는 반도체 장치.
  5. 제1항에 있어서,
    상기 멀티 레벨 금속배선 중 적어도 최하위 레벨의 금속배선은 나선형 금속배선인 반도체 장치.
  6. 제1항에 있어서,
    상기 멀티 레벨 금속배선은 나선형 금속배선들인 반도체 장치.
  7. 제1항에 있어서,
    상기 나선형 구조는 라운드 형상(Round shape) 또는 벤드 형상(Bend shape)인 반도체 장치.
  8. 제7항에 있어서,
    상기 라운드 형상은 원형 또는 타원형을 포함하고, 상기 벤드 형상은 직사각형, 정사각형 및 팔각형 등으로 이루어진 N각형 구조 중 선택된 어느 하나를 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 멀티 레벨 금속배선은 상기 측정 트랜지스터보다 높은 레벨에 위치하는 반도체 장치.
  10. 제1항에 있어서,
    상기 측정 트랜지스터는,
    상기 기판 상의 게이트구조물; 및
    상기 게이트구조물 양측의 기판 내에 형성된 소스/드레인 영역
    을 포함하고, 상기 멀티 레벨 금속배선은 상기 소스/드레인 영역 중 어느 하나의 영역에 접속된 반도체 장치.
  11. 기판 상부의 멀티 레벨 금속배선; 및
    상기 멀티 레벨 금속배선 상부에 형성된 패드를 포함하되,
    상기 멀티 레벨 금속배선 중 적어도 어느 하나는 나선형 금속배선인
    반도체 장치.
  12. 제11항에 있어서,
    상기 나선형 금속배선은 상기 멀티 레벨 금속배선 중 다른 금속배선들 또는 패드로부터 발생된 플라즈마 유도 손상을 상쇄시키는 전류 흐름을 갖는 반도체 장치.
  13. 제11항에 있어서,
    상기 멀티 레벨 금속배선 중 적어도 최하위 레벨의 금속배선은 나선형 금속배선인 반도체 장치.
  14. 제11항에 있어서,
    상기 멀티 레벨 금속배선은 나선형 금속배선들인 반도체 장치.
  15. 제11항에 있어서,
    상기 나선형 구조는 라운드 형상 또는 벤드 형상인 반도체 장치.
  16. 제15항에 있어서,
    상기 라운드 형상은 원형 또는 타원형을 포함하고, 상기 벤드 형상은 직사각형, 정사각형 및 팔각형 등으로 이루어진 N각형 구조 중 선택된 어느 하나를 포함하는 반도체 장치.
  17. 셀영역 및 주변영역을 포함하는 기판;
    상기 셀영역의 기판 상부에 형성된 멀티 레벨 셀금속배선들 및 상기 주변영역의 기판 상부에 형성된 멀티 레벨 주변금속배선들; 및
    상기 멀티 레벨 셀금속배선들 상부에 형성된 셀패드 및 상기 멀티 레벨 주변금속배선들 상부에 형성된 주변패드를 포함하되,
    상기 멀티 레벨 셀금속배선들 및 주변금속배선들 중 적어도 어느 하나는 나선형 금속배선인
    반도체 장치.
  18. 제17항에 있어서,
    상기 멀티 레벨 셀금속배선들과 멀티 레벨 주변금속배선들 중 적어도 어느 최하위 레벨의 금속배선은 나선형 금속배선인 반도체 장치.
  19. 제17항에 있어서,
    상기 멀티 레벨 셀금속배선들 및 주변금속배선들은 나선형 금속배선들인 반도체 장치.
  20. 제17항에 있어서,
    상기 나선형 구조는 라운드 형상 또는 벤드 형상인 반도체 장치.
  21. 제20항에 있어서,
    상기 라운드 형상은 원형 또는 타원형을 포함하고, 상기 벤드 형상은 직사각형, 정사각형 및 팔각형 등으로 이루어진 N각형 구조 중 선택된 어느 하나를 포함하는 반도체 장치.
KR1020190178435A 2019-12-30 2019-12-30 반도체 장치 KR20210085421A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190178435A KR20210085421A (ko) 2019-12-30 2019-12-30 반도체 장치
US16/889,467 US11699658B2 (en) 2019-12-30 2020-06-01 Semiconductor device with metal interconnection
CN202010504383.1A CN113130441B (zh) 2019-12-30 2020-06-05 具有金属互连件的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190178435A KR20210085421A (ko) 2019-12-30 2019-12-30 반도체 장치

Publications (1)

Publication Number Publication Date
KR20210085421A true KR20210085421A (ko) 2021-07-08

Family

ID=76547475

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190178435A KR20210085421A (ko) 2019-12-30 2019-12-30 반도체 장치

Country Status (3)

Country Link
US (1) US11699658B2 (ko)
KR (1) KR20210085421A (ko)
CN (1) CN113130441B (ko)

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09270461A (ja) * 1996-03-29 1997-10-14 Mitsubishi Electric Corp 半導体装置
US5936299A (en) * 1997-03-13 1999-08-10 International Business Machines Corporation Substrate contact for integrated spiral inductors
US6815220B2 (en) * 1999-11-23 2004-11-09 Intel Corporation Magnetic layer processing
JP4776752B2 (ja) * 2000-04-19 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
WO2004070746A1 (ja) * 2003-02-04 2004-08-19 Mitsubishi Denki Kabushiki Kaisha スパイラルインダクタおよびトランス
JP2004311504A (ja) * 2003-04-02 2004-11-04 Renesas Technology Corp 半導体装置およびその製造方法
US7436281B2 (en) * 2004-07-30 2008-10-14 Texas Instruments Incorporated Method to improve inductance with a high-permeability slotted plate core in an integrated circuit
JP4795667B2 (ja) * 2004-11-05 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7265433B2 (en) * 2005-01-13 2007-09-04 International Business Machines Corporation On-pad broadband matching network
KR100861873B1 (ko) * 2007-05-17 2008-10-06 주식회사 동부하이텍 반도체 소자 및 그 제조방법
KR20090009441A (ko) 2007-07-20 2009-01-23 삼성전자주식회사 반도체 장치의 테스트 구조물 및 그 형성 방법
US7777295B2 (en) * 2007-12-11 2010-08-17 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
CN101577266B (zh) 2008-05-08 2012-01-25 台湾积体电路制造股份有限公司 等离子体损伤的检测测试结构及评估方法
CN102856247B (zh) * 2011-06-30 2015-07-08 中芯国际集成电路制造(上海)有限公司 一种背面硅通孔制作方法
TWI449143B (zh) * 2011-08-03 2014-08-11 矽品精密工業股份有限公司 用於３ｄ積體電路的電性互連機構
JP5981711B2 (ja) * 2011-12-16 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9252049B2 (en) * 2013-03-06 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming interconnect structure that avoids via recess
US9209136B2 (en) * 2013-04-01 2015-12-08 Intel Corporation Hybrid carbon-metal interconnect structures
US9070687B2 (en) * 2013-06-28 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with self-protecting fuse
US9673504B2 (en) * 2014-08-22 2017-06-06 Bae Systems Information And Electronic Systems Integration Inc. Miniaturized multi-section directional coupler using multi-layer MMIC process
JP2016162910A (ja) * 2015-03-03 2016-09-05 株式会社東芝 半導体装置
US9704855B2 (en) * 2015-11-23 2017-07-11 CoolStar Technology, Inc. Integration of active power device with passive components

Also Published As

Publication number Publication date
US11699658B2 (en) 2023-07-11
CN113130441B (zh) 2024-02-27
CN113130441A (zh) 2021-07-16
US20210202383A1 (en) 2021-07-01

Similar Documents

Publication Publication Date Title
US10692966B2 (en) Deep trench capacitor with scallop profile
US10943914B2 (en) Semiconductor memory device including a substrate, various interconnections, semiconductor member, charge storage member and a conductive member
TWI806841B (zh) 半導體裝置及其製造方法
US10804194B2 (en) Semiconductor device and method of manufacturing the same
US20130161792A1 (en) Semiconductor device having trench capacitor structure integrated therein
US11903192B2 (en) Semiconductor device and method of manufacturing
KR101547386B1 (ko) 디커플링 ｆｉｎｆｅｔ 캐패시터
US11723213B2 (en) Method and structures pertaining to improved ferroelectric random-access memory (FeRAM)
US20180277477A1 (en) Storage device
CN112786527B (zh) 半导体结构及其制造方法
US9257398B2 (en) Semiconductor device and method for forming the same
CN110400800A (zh) 半导体器件
TWI773492B (zh) 積體電路
KR20210085421A (ko) 반도체 장치
CN114256181A (zh) 半导体器件及其制造方法
KR20220014402A (ko) 반도체 장치
CN112992911A (zh) 半导体装置和制造该半导体装置的方法
US20240188289A1 (en) Semiconductor device and method of manufacturing
US11805654B2 (en) Semiconductor device
US20230337440A1 (en) METHOD AND STRUCTURES PERTAINING TO IMPROVED FERROELECTRIC RANDOM-ACCESS MEMORY (FeRAM)
KR20210032894A (ko) 반도체 장치
KR20230047060A (ko) 반도체 장치 제조 방법
TW202316677A (zh) 金屬－絕緣體－金屬電容器、包含金屬－絕緣體－金屬電容器之積體電路及形成積體電路之方法
CN116896869A (zh) 半导体存储器装置