KR20210032894A - 반도체 장치 - Google Patents

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KR20210032894A
KR20210032894A KR1020200086969A KR20200086969A KR20210032894A KR 20210032894 A KR20210032894 A KR 20210032894A KR 1020200086969 A KR1020200086969 A KR 1020200086969A KR 20200086969 A KR20200086969 A KR 20200086969A KR 20210032894 A KR20210032894 A KR 20210032894A
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gate electrode
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김석훈
김한영
김준형
최창민
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되고, 게이트 스택 및 상기 게이트 스택 양측에 배치된 스페이서층을 포함하는 회로 소자를 포함하는 주변 회로 영역 및 상기 제1 기판의 상부에 배치되는 제2 기판 및 상기 제2 기판 상에 수직하게 연장되는 채널 구조물을 포함하는 메모리 셀 영역을 포함하고, 상기 게이트 스택은 게이트 절연층, 다결정 실리콘을 포함하는 제1 게이트 전극층, 상기 제1 게이트 전극층 상에 배치되는 배리어 금속층, 및 상기 배리어 금속층 상에 배치되며 금속을 포함하는 제2 게이트 전극층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되고, 게이트 스택 및 상기 게이트 스택 양측에 배치된 스페이서층을 포함하는 회로 소자를 포함하는 주변 회로 영역 및 상기 제1 기판의 상부에 배치되는 제2 기판 및 상기 제2 기판 상에 수직하게 연장되는 채널 구조물을 포함하는 메모리 셀 영역을 포함하고, 상기 게이트 스택은 게이트 절연층, 다결정 실리콘을 포함하는 제1 게이트 전극층, 상기 제1 게이트 전극층 상에 배치되는 배리어 금속층, 및 상기 배리어 금속층 상에 배치되며 금속을 포함하는 제2 게이트 전극층을 포함한다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 게이트 스택 및 상기 게이트 스택 양측에 배치된 스페이서층을 포함하는 회로 소자, 및 상기 회로 소자와 전기적으로 연결되는 수평 배선 라인들 및 수직 배선 라인들을 포함하는 하부 배선 구조물을 포함하는 주변 회로 영역 및 상기 제1 기판의 상부에 배치되는 제2 기판 및 상기 제2 기판 상에 수직하게 연장되는 채널 구조물을 포함하는 메모리 셀 영역을 포함하고, 상기 회로 소자는 게이트 절연층, 다결정 실리콘을 포함하는 제1 게이트 전극층, 제1 게이트 전극층 상에 배치된 배리어 금속층, 및 상기 배리어 금속층 상에 배치되며 상기 수직 배선 라인들 중 일부와 접촉하는 제2 게이트 전극층을 포함하고, 상기 수직 배선 라인들 중 상기 제2 게이트 전극층과 접촉하는 상기 수직 배선 라인의 하면은 상기 배리어 금속층의 상면과 상기 제2 게이트 전극층의 상면 사이에 배치된다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상에 배치되는 회로 소자를 포함하는 주변 회로 영역 및 상기 제1 기판의 상부에 배치되는 제2 기판 및 상기 제2 기판 상에 수직하게 연장되는 채널 구조물을 포함하는 메모리 셀 영역을 포함하고, 상기 회로 소자는 게이트 절연층, 다결정질 실리콘층, 상기 다결정질 실리콘층 상에 배치되는 배리어 금속층, 상기 배리어 금속층 상에 배치되며 금속을 포함하는 게이트 희생층, 및 상기 게이트 희생층 상에 배치되며 금속을 포함하는 게이트 금속층을 포함한다.
반도체 장치의 주변 회로 영역에 배치되는 회로 소자들의 게이트 스택 구조를 서로 다르게 채용함으로써, 신뢰성이 확보된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 5a 내지 도 5b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 6a 내지 도 6d는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 2a 및 도 2b에서는 각각 도 1의 'A' 영역 및 'B' 영역을 확대하여 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 3에서는 도 1의 'C' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는 제1 기판(201), 제1 기판(201) 상에 배치되는 회로 소자(SE), 회로 소자(SE)와 전기적으로 연결되는 하부 배선 구조물(LI) 포함하는 주변 회로 영역(PERI), 제2 기판(101), 채널 구조물(CH) 및 상부 배선 구조물(UI)을 포함하는 메모리 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
주변 회로 영역(PERI)은, 제1 기판(201), 제1 기판(201) 내의 소스/드레인 영역들(205) 및 소자 분리 영역들(210), 제1 기판(201) 상에 배치된 회로 소자(SE), 하부 절연 구조물(290), 및 하부 배선 구조물(LI)을 포함할 수 있다. 제1 기판(201) 내에는 소자 분리 영역들(210) 및 소스/드레인 영역들(205)이 배치될 수 있으며, 기판(101) 상에는 회로 소자들(SE)이 배치될 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)의 상면은 게이트 스택(GS) 및 스페이서층(255)과 접촉하는 영역과 게이트 스택(GS) 외의 영역 사이에서 단차를 가질 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자 분리 영역들(210)은 제1 기판(201)에서 활성 영역을 정의할 수 있다. 소자 분리 영역들(210)은 절연 물질로 이루어질 수 있다. 소자 분리 영역들(210)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다. 소자 분리 영역들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다.
회로 소자들(SE)은 제1 기판(201) 상에 배치될 수 있다. 회로 소자들(SE)은 도 2a에 도시된 것과 같이, 소자 분리 영역(210) 외의 활성 영역 상에 배치되는 제1 회로 소자(SE1)와 도 2b에 도시된 것과 같이, 소자 분리 영역(210) 상에 배치되는 제2 회로 소자(SE2)를 포함할 수 있다. 제1 회로 소자(SE1)는 트랜지스터일 수 있다. 제2 회로 소자(SE2)는 레지스터일 수 있다. 제2 회로 소자(SE2)는 다양한 길이로 연장될 수 있다. 예시적인 실시예에서, 제2 회로 소자(SE2)는 활성 영역으로 연장될 수 있다. 제1 기판(201) 상의 제1 회로 소자(SE1)와 제2 회로 소자(SE2)의 배치는 도시된 것에 한정되지 않으며, 변경될 수 있다. 각각의 회로 소자들(SE)은 게이트 스택(GS) 및 게이트 스택(GS) 양측에 배치된 스페이서층(255)을 포함할 수 있다. 제1 회로 소자(SE1)의 게이트 스택(GS)의 양측에서 제1 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다. 게이트 스택(GS)은 순차적으로 적층된 게이트 절연층(220), 제1 게이트 전극층(230), 배리어 금속층(235), 제2 게이트 전극층(240), 및 마스크층(250)을 포함할 수 있다.
게이트 절연층(220)은 제1 기판(201) 상에 배치될 수 있다. 게이트 절연층(220)은 실리콘 산화물로 형성될 수 있다.
제1 게이트 전극층(230)은 게이트 절연층(220) 상에 배치될 수 있다. 제1 게이트 전극층(230)은 반도체층일 수 있으며, 예를 들어, 다결정질 실리콘을 포함하는 다결정질 실리콘층일 수 있다.
배리어 금속층(235)은 제1 게이트 전극층(230) 상에 배치될 수 있다. 배리어 금속층(235)은 제1 게이트 전극층(230) 및 제2 게이트 전극층(240) 사이에 배치될 수 있다. 배리어 금속층(235)은 금속 질화물을 포함할 수 있으며, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN), 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 배리어 금속층(235)은 그래핀을 포함할 수 있다. 예시적인 실시예에서, 배리어 금속층(235)은 금속 실리콘 질화물, 예를 들어 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 및 텅스텐 실리콘 질화물(WSiN) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 배리어 금속층(235)이 금속 실리콘 질화물을 포함하는 경우, 상기 금속 실리콘 질화물에서 실리콘 함량은 약 1% 내지 약 50%의 범위일 수 있다. 배리어 금속층(235)의 두께(VT0)는 약 10Å 내지 약 100Å의 범위일 수 있다. 예시적인 실시예에서, 배리어 금속층(235)의 두께는 약 20Å 내지 약 50Å의 범위일 수 있다. 제1 게이트 전극층(230) 및 제2 게이트 전극층(240) 사이에 배리어 금속층(235)을 배치함으로써, 제1 게이트 전극층(230)의 불순물이 제2 게이트 전극층(240)으로 확산되는 것을 차단할 수 있다.
제2 게이트 전극층(240)은 배리어 금속층(235)과 접촉하며, 게이트 희생층(242) 및 게이트 금속층(244)을 포함할 수 있다. 게이트 희생층(242)은 배리어 금속층(235) 상에 배치되어 배리어 금속층(235)과 접촉할 수 있다. 게이트 금속층(244)은 게이트 희생층(242) 상에 배치될 수 있다. 하기에 도 6b를 참조하여 설명하는 게이트 금속층(244)이 형성되는 단계에서, 게이트 금속층(244) 형성 전에 배리어 금속층(235) 상의 게이트 희생층(242)을 형성하여, 배리어 금속층(235)이 손상되는 것을 방지할 수 있다. 예시적인 실시예에서, 제2 게이트 전극층(240)에서 게이트 희생층(242)은 생략될 수 있으며, 제2 게이트 전극층(240)은 게이트 금속층(244)만을 포함할 수 있다.
제2 게이트 전극층(240)은 금속을 포함할 수 있다. 게이트 희생층(242)은 게이트 금속층(244)과 동일한 금속을 포함할 수 있다. 게이트 희생층(242) 및 게이트 금속층(244)은 서로 동일한 물질로 이루어질 수 있다. 게이트 희생층(242) 및 게이트 금속층(244)은 경계면에 의하여 구분 가능하거나, 구분되지 않을 수 있다. 제2 게이트 전극(240)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 및 루비듐(Ru) 중 적어도 하나를 포함할 수 있다. 게이트 희생층(242)은 제1 금속에 해당하는 텅스텐(W), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 및 루비듐(Ru), 중 적어도 하나를 포함할 수 있고, 게이트 금속층(244)은 상기 제1 금속과 동일한 제2 금속을 포함할 수 있다. 제2 게이트 전극층(240)은 반도체 원소를 포함하지 않을 수 있으며, 금속 원소로만 이루어질 수 있다. 예시적인 실시예에서, 제2 게이트 전극층(240)은 그래핀을 포함할 수 있다.
제2 게이트 전극층(240)의 두께(VT3)는 약 200Å 내지 약 500Å의 범위일 수 있다. 예시적인 실시예에서, 제2 게이트 전극층(240)의 두께(VT3)는 약 260Å 내지 약 400Å의 범위일 수 있다. 게이트 금속층(244)은 게이트 희생층(242)의 제1 두께(VT1)보다 큰 제2 두께(VT2)를 가질 수 있다. 게이트 희생층(242)의 제1 두께(VT1)는 약 20Å 내지 40Å의 범위일 수 있다. 하기에 도 6d를 참조하여 설명하는 하부 배선 구조물(LI) 형성 단계에서, 제2 게이트 전극층(240)의 두께(VT3)가 상기 범위를 갖는 경우, 제1 수직 배선 라인(272)의 하면이 배리어 금속층(235)의 상면보다 높게 형성되는 것이 용이하여, 제2 게이트 전극층(240)과 접촉하는 제1 수직 배선 라인(272)이 안정적으로 형성될 수 있다.
배리어 금속층(235)과 접촉하는 제2 게이트 전극층(240)의 평균 결정립(crystal grain)의 크기는, 도 4a의 실시예에서와 같이 금속-반도체 화합물층(238) 상에 배치되는 제2 게이트 전극층(240a)의 평균 결정립의 크기와 비교하여, 더 작을 수 있다. 배리어 금속층(235)과 접촉하는 제2 게이트 전극층(240)의 비저항은, 도 4a의 실시예에서와 같이 금속-반도체 화합물층(238) 상에 배치되는 제2 게이트 전극층(240a)의 비저항보다 클 수 있다.
마스크층(250)은 제2 게이트 전극층(240) 상에 배치될 수 있다. 마스크층(250)은 실리콘 질화물, 실리콘산질화물, 실리콘탄질화물, 실리콘 산화물 등을 포함할 수 있다.
스페이서층(255)은 게이트 스택들(GS)의 측벽 상에 배치될 수 있다. 스페이서층(255)은 소스/드레인 영역들(205)과 제1 및 제2 게이트 전극층(230, 240)을 절연시킬 수 있다. 스페이서층(255)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 다층막으로 이루어질 수도 있다.
게이트 스택(GS) 상에 버퍼 절연층(260)이 배치될 수 있으며, 버퍼 절연층(260)은 제1 기판(201) 상면으로 연장될 수 있다. 버퍼 절연층(260)은 절연 물질, 예를 들어 산화물, 질화물 및 산질화물로 이루어질 수 있다. 식각 정지층(262)은 버퍼 절연층(260) 상에 배치될 수 있다. 식각 정지층(262)은 절연 물질로 이루어질 수 있으며, 하부 절연 구조물(290)과 다른 절연성 물질을 포함할 수 있다.
하부 절연 구조물(290)은 식각 정지층(262) 상에 배치될 수 있다. 하부 절연 구조물(290)은 순차적으로 적층된 제1 주변 영역 절연층(292), 제2 주변 영역 절연층(294)을 포함할 수 있다. 하부 절연 구조물(290)은 절연성 물질로 이루어질 수 있다. 제1 주변 영역 절연층(292) 및 제2 주변 영역 절연층(294)은 각각 복수의 절연층들을 포함할 수 있다.
하부 배선 구조물(LI)은 각각 하나 이상의 원기둥 형상의 수직 배선 라인들(270) 및 라인 형태의 수평 배선 라인들(280)을 포함할 수 있다. 하부 배선 구조물(LI)은 하부 절연 구조물(290)을 관통하며, 회로 소자들(SE) 및 소스/드레인 영역들(205)과 전기적으로 연결되는 배선 구조물일 수 있다. 수직 배선 라인들(270)은 제1 내지 제3 수직 배선 라인(272, 274, 276)을 포함할 수 있다.
제1 수직 배선 라인들(270)은 게이트 스택(GS) 및 소스/드레인 영역들(205) 상에 배치될 수 있다. 수직 배선 라인들(270) 중 일부, 예를 들어, 제1 수직 배선 라인들(272) 중 일부는 제2 게이트 전극층(240)과 접촉할 수 있다. 제1 수직 배선 라인들(272) 중 일부는 소스/드레인 영역(205)과 접촉할 수 있다. 제2 게이트 전극층(240)과 접촉하는 제1 수직 배선 라인(272)의 하면은 배리어 금속층(235)의 상면과 제2 게이트 전극층(240)의 상면 사이에 배치될 수 있다. 예시적인 실시예에서, 제1 수직 배선 라인(272)의 하면은 배리어 금속층(235)의 상면과 게이트 금속층(244)의 상면 사이에 배치될 수 있다. 제2 수직 배선 라인들(274)은 제1 수직 배선 라인들(272) 상에 배치되며, 제3 수직 배선 라인들(276)은 제2 수직 배선 라인들(274) 상에 배치될 수 있다. 수평 배선 라인들(280)은 제1 내지 제3 수평 배선 라인들(282, 284, 286)을 포함할 수 있다. 제1 수평 배선 라인들(282)은 제1 수직 배선 라인들(272) 상에 배치되고, 제2 수평 배선 라인들(284)은 제2 수직 배선 라인들(274) 상에 배치되고, 제3 수평 배선 라인들(286)은 제3 수직 배선 라인들(276) 상에 배치될 수 있다.
하부 배선 구조물(LI)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 다만, 예시적인 실시예들에서, 제1 배선 구조물(LI)을 구성하는 수직 배선 라인들(270) 및 수평 배선 라인들(280)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
메모리 셀 영역(CELL)은, 제2 기판(101), 제2 기판(101) 상에 서로 이격되어 수직하게 적층된 셀 게이트 전극들(130), 셀 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 셀 게이트 전극들(130) 및 층간 절연층(120)들을 관통도록 배치되며, 제2 기판(101) 상에 수직하게 연장되는 채널 구조물(CH), 셀 영역 절연층(190), 및 상부 배선 구조물(UI)을 포함할 수 있다. 또한, 반도체 장치(100)는 제2 기판(101)과 층간 절연층(120)의 사이에 배치되는 제1 및 제2 도전층들(104, 105)을 더 포함할 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 도전층들(104, 105)은 제2 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 도전층들(104, 105)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 도전층(104)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 도전층들(104, 105)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 도전층(104)은 도핑된 층일 수 있으며, 제2 도전층(105)은 도핑된 층이거나 제1 도전층(104)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 도전층(105)의 물질은 반도체 물질에 한정되지는 않으며, 절연층으로 대체되는 것도 가능하다. 예시적인 실시예들에서, 제1 도전층(104)은 셀 게이트 전극들(130)이 계단 형상으로 배치되는 영역의 하부로는 연장되지 않을 수 있다. 이 경우, 셀 게이트 전극들(130)의 하부에는 제1 도전층(104) 대신 절연층이 배치될 수 있다.
셀 게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 셀 게이트 전극들(130)은 제2 기판(101) 상으로부터 순차적으로 접지 선택 트랜지스터, 메모리 셀들, 및 스트링 선택 트랜지스터를 이루는 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 상기 메모리 셀들을 이루는 셀 게이트 전극들(130)의 개수가 결정될 수 있다. 실시예에 따라, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 셀 게이트 전극들(130)은 각각 1개 또는 2개 이상일 수 있으며, 상기 메모리 셀들의 셀 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 또한, 실시예들에 따라, 셀 게이트 전극들(130)은 상기 스트링 선택 트랜지스터를 이루는 셀 게이트 전극(130)의 상부 및 상기 접지 선택 트랜지스터를 이루는 셀 게이트 전극(130)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 셀 게이트 전극(130)을 더 포함할 수 있다. 또한, 일부 셀 게이트 전극들(130), 예를 들어, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 셀 게이트 전극(130)에 인접한 셀 게이트 전극들(130)은 더미 게이트 전극들일 수 있다.
셀 게이트 전극들(130)은 제2 기판(101) 상에 수직하게 서로 이격되어 적층되며, x 방향을 따라 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 상기 단차 구조에 의해, 셀 게이트 전극들(130)은 하부의 셀 게이트 전극(130)이 상부의 셀 게이트 전극(130)보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(120)로부터 상부로 노출되는 단부들을 제공할 수 있다. 예시적인 실시예들에서, 상기 단부들에서, 셀 게이트 전극들(130)은 상향된 두께를 가질 수 있다.
셀 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 셀 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 셀 게이트 전극들(130)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 셀 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 셀 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제2 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
도 3의 확대도에 도시된 것과 같이, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 도전층(104)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 매립 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 셀 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 셀 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
셀 영역 절연층(190)은 제2 기판(101), 제2 기판(101) 상의 셀 게이트 전극들(130) 및 하부 절연 구조물(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 복수의 절연층들을 포함할 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있다.
게이트 콘택들(162)은 셀 게이트 전극들(130)과 연결될 수 있다. 게이트 콘택들(162)은 셀 영역 절연층(190)의 적어도 일부를 관통하고 상부로 노출된 셀 게이트 전극들(130) 각각과 연결되도록 배치될 수 있다. 기판 콘택(164)은 셀 게이트 전극들(130)의 계단 구조에 의하여 상부가 노출된 제2 기판(101)의 단부에서 제2 기판(101)과 연결될 수 있다. 기판 콘택(164)은 셀 영역 절연층(190)의 적어도 일부를 관통하고 상부로 노출된 제1 도전층(104) 및 제2 도전층(105)을 관통하여, 제2 기판(101)과 연결될 수 있다. 기판 콘택(164)은, 예를 들어 제2 기판(101)을 포함하는 공통 소스 라인에 전기적 신호를 인가할 수 있다.
상부 배선 구조물(UI)은 셀 게이트 전극들(130) 및 채널 구조물들(CH)과 전기적으로 연결되는 배선 구조물일 수 있다. 상부 배선 구조물(UI)은 원기둥 형상의 상부 콘택 플러그들(170) 및 라인 형태의 상부 배선 라인들(180)을 포함할 수 있다. 상부 콘택 플러그들(170)은 제1 및 제2 상부 콘택 플러그들(172, 174)을 포함할 수 있다. 제1 상부 콘택 플러그들(172)은 채널 패드들(155) 및 게이트 콘택들(162) 상에 배치되고, 제2 상부 콘택 플러그들(174)은 제1 상부 콘택 플러그들(172) 상에 배치될 수 있다. 상부 배선 라인들(180)은 제2 상부 콘택 플러그들(174) 상에 배치될 수 있다. 상부 배선 구조물(UI)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각 확산 방지층을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 상부 배선 구조물(UI)을 구성하는 상부 콘택 플러그들(170) 및 상부 배선 라인들(180)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
관통 비아(167)는, 제2 기판(101)의 메모리 셀 영역(CELL)의 외측 영역에 배치되며, 주변 회로 영역(PERI)으로 연장될 수 있다. 관통 비아(167)는 상부 배선 구조물(UI)과 하부 배선 구조물(LI)을 연결하도록 배치될 수 있다. 관통 비아(167)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다.
도 4a 내지 도 6b에서, 도 1 내지 도 3을 참조하여 설명한 것과 동일한 구성요소는 설명을 생략하기로 하고, 반도체 장치의 변형된 구성요소에 대해서만 설명하기로 한다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 4a 및 도 4b는 각각 도 1의 'A' 영역 및 'B' 영역에 대응되는 영역을 확대하여 도시한다.
도 4a 및 도 4b를 참조하면, 반도체 장치(100a)에서, 제1 회로 소자(SE1) 및 제2 회로 소자(SE2) 각각의 게이트 스택(GS)은 배리어 금속층(235)과 제2 게이트 전극층(240a) 사이에 금속-반도체 화합물층(238)을 더 포함할 수 있다.
제1 회로 소자(SE1)는 활성 영역 상에 배치되며, 제2 회로 소자(SE2)는 소자 분리 영역(210) 상에 배치될 수 있다. 금속-반도체 화합물층(238)은 배리어 금속층(235) 상에 배치될 수 있다. 제2 게이트 전극층(240a)은 금속-반도체 화합물층(238) 상에 배치될 수 있다. 제2 게이트 전극층(240a)은 금속-반도체 화합물층(238)과 접촉할 수 있다. 제2 게이트 전극층(240a)은 게이트 희생층(242) 및 게이트 금속층(244)을 포함할 수 있다. 제2 게이트 전극층(240a)의 게이트 희생층(242)은 금속-반도체 화합물층(238) 상에 배치될 수 있으며, 게이트 금속층(244)은 게이트 희생층(242) 상에 배치될 수 있다.
금속-반도체 화합물층(238)은 금속-반도체 화합물을 포함할 수 있다. 금속-반도체 화합물층(238)은 제2 게이트 전극층(240a)이 포함하는 금속과 동일한 금속을 포함한 금속-반도체 화합물을 포함할 수 있다. 예시적인 실시예에서, 금속-반도체 화합물층(238)은 금속 실리사이드를 포함한 금속 실리사이드층을 포함할 수 있다. 금속-반도체 화합물층(238)은, 예를 들어, 텅스텐 실리사이드(WSiX), 루비듐 실리사이드(RuSiX), 몰리브덴 실리사이드(MoSiX) 등을 포함할 수 있다. 금속-반도체 화합물층(238)이 금속 실리사이드를 포함하는 경우, 실리콘 함량은 약 1% 내지 50%의 범위일 수 있다.
금속-반도체 화합물층(238) 상에 배치되는 제2 게이트 전극층(240a)의 평균 결정립의 크기는, 도 2a의 실시예에서와 같이 배리어 금속층(235) 상에 배치되며 배리어 금속층(235)과 접촉하는 제2 게이트 전극층(240)의 평균 결정립의 크기보다 더 클 수 있다. 금속-반도체 화합물층 상에 배치되는 제2 게이트 전극층(240a)의 비저항은, 도 2a의 실시예에서와 같이 배리어 금속층(235) 상에 배치되며 배리어 금속층(235)과 접촉하는 제2 게이트 전극층(240)의 비저항보다 작을 수 있다.
도 5a 내지 도 5b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 5a 및 도 5b는 각각 도 1의 'A' 영역 및 'B' 영역에 대응되는 영역을 확대하여 도시한다.
도 5a 내지 도 5b를 참조하면, 반도체 장치(100b)에서, 제1 회로 소자(SE1) 및 제2 회로 소자(SE2) 각각의 게이트 스택(GS)은 순차적으로 적층된 게이트 절연층(220), 제1 게이트 전극층(230), 배리어 금속층(235), 금속-반도체 화합물층(238), 게이트 금속층(244), 및 마스크층(250)을 포함할 수 있다.
금속-반도체 화합물층(238)은 배리어 금속층(235) 상에 배치될 수 있다. 게이트 금속층(244)은 금속-반도체 화합물층(238) 상에 배치될 수 있다.
게이트 금속층(244)은 금속을 포함할 수 있다. 게이트 금속층(244)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 루비듐(Ru) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 게이트 금속층(244)은 그래핀을 포함할 수 있다.
금속-반도체 화합물층(238)은 금속-반도체 화합물을 포함할 수 있다. 금속-반도체 화합물층(238)은 게이트 금속층(244)이 포함하는 금속과 동일한 금속을 포함한 금속-반도체 화합물을 포함할 수 있다.
도 6a 내지 도 6d는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 6a를 참조하면, 제1 기판(201) 내에 소자 분리 영역들(210)을 형성할 수 있다.
소자 분리 영역들(110)은 STI 공정을 이용하여, 기판(101)의 일부를 제거하여 트렌치를 형성하고 상기 트렌치를 절연 물질로 채움으로써 형성할 수 있다. 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 상기 트렌치 내에만 절연 물질이 채워지게 할 수 있으며, 이를 위하여 별도의 CMP 스톱퍼(stopper)층을 형성할 수도 있다.
도 6b를 참조하면, 제1 기판(201) 상에 게이트 스택(GS)을 형성할 수 있다.
제1 기판(201) 내의 소자 분리 영역(210) 외의 활성 영역 상에 게이트 스택(GS)을 형성할 수 있으며, 소자 분리 영역(210) 상에 게이트 스택(GS)을 형성할 수 있다. 제1 기판(201) 상에 게이트 절연층(220), 제1 게이트 전극층(230), 배리어 금속층(235), 게이트 희생층(242), 게이트 금속층(244), 및 마스크층(250)을 패터닝하여 순차적으로 형성할 수 있다. 게이트 희생층(242)과 게이트 금속층(244)은 서로 구분되는 단계에서 순차적으로 형성될 수 있다. 게이트 희생층(242)은 배리어 금속층(235) 상에서, 게이트 금속층(244) 형성 전에 형성될 수 있다. 예를 들어, 게이트 희생층(242) 및 게이트 금속층(244)은 동일한 물질로 이루어지는 경우라도, 서로 다른 공정 조건으로 형성될 수 있다. 예를 들어, 게이트 희생층(242) 및 게이트 금속층(244)의 형성 시에, 소스 가스의 유량(flow rate)이 서로 다를 수 있다.
도 6c를 참조하면, 게이트 스택(GS)들의 양 측벽에 스페이서층(255)을 형성할 수 있다. 다음으로, 소자 분리 영역(210) 외의 활성 영역 상에서 게이트 스택(GS) 양측 상에 배치된 제1 기판(201) 내부에 소스/드레인 영역(205)을 형성할 수 있다. 다음으로, 제1 기판(201) 및 게이트 스택들(GS) 상에 버퍼 절연층(260)과 식각 정지층(262)을 순차적으로 형성할 수 있다.
스페이서층(255)은 절연성 물질을 증착한 후 이방성 식각을 이용하여 상기 게이트 스택들(GS)의 측벽에만 잔존하도록 일부를 제거함으로써 형성할 수 있다. 상기 식각 공정 단계에서, 제1 기판(201) 상면의 단차가 형성될 수 있으며, 소자 분리 영역(210) 상에서의 상기 단차가 소자 분리 영역(210) 외의 활성 영역에서의 단차보다 더 클 수 있다.
스페이서층(255) 양 측의 제1 기판(201) 내에 이온 주입 공정에 의해 불순물을 주입하여 소스/드레인 영역들(205)을 형성할 수 있다.
이에 따라, 게이트 절연층(220), 제1 게이트 전극층(230), 배리어 금속층(235), 게이트 희생층(242), 게이트 금속층(244), 마스크층(250), 스페이서층(255)을 포함하는 제1 회로 소자(SE1) 및 제2 회로 소자(SE2)가 완성될 수 있다. 제1 회로 소자(SE1) 및 제2 회로 소자(SE2)를 포함하는 회로 소자(SE) 및 제1 기판(201) 상에 버퍼 절연층(260)을 형성할 수 있다. 다음으로, 버퍼 절연층(260) 상에 식각 정지층(262)이 형성될 수 있다. 식각 정지층(262)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물 또는 실리콘 산화물 등의 절연 물질로 형성될 수 있다.
도 6d를 참조하면, 하부 배선 구조물(LI)을 형성할 수 있다.
수직 배선 라인들(270)은 제1 주변 영역 절연층(292)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 제1 수직 배선 라인들(272) 중 일부는 게이트 스택(GS)과 접촉하도록 형성할 수 있으며, 제1 수직 배선 라인들(272) 중 다른 일부는 소스/드레인 영역(205)과 접촉하도록 형성할 수 있다. 예시적인 실시예에서, 게이트 스택(GS)과 접촉하는 제1 수직 배선 라인(272)과 소스/드레인 영역(205)과 접촉하는 제1 수직 배선 라인(272)은 동시에 형성될 수 있다. 소스/드레인 영역(205)과 접촉하는 제1 수직 배선 라인(272)의 하면이 소스/드레인 영역(205) 내에 배치되며, 게이트 스택(GS)과 접촉하는 제1 수직 배선 라인(272)의 하면이 배리어 금속층(235)의 상면보다 상부에 배치되도록 형성될 수 있어 전기적인 신뢰성을 높일 수 있다. 제1 수직 배선 라인들(272) 중 게이트 스택(GS)과 접촉하는 제1 수직 배선 라인(272)은 제2 게이트 전극층(240)과 접촉하도록 형성할 수 있다. 제1 수직 배선 라인(272)의 하면은 배리어 금속층(235)의 상면과 제2 게이트 전극층(240)의 상면 사이에 배치되도록 형성할 수 있다. 수평 배선 라인들(280)은, 예를 들어, 제1 주변 영역 절연층(292)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립하거나, 또는 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
제1 주변 영역 절연층(292)은 복수 개의 절연층들로 이루어질 수 있다. 제1 주변 영역 절연층(292)은 수직 배선 라인들(270) 및 수평 배선 라인들(280)을 포함하는 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 제3 수평 배선 라인(286)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(SE) 및 상기 하부 배선 구조물들(LI)을 덮도록 형성될 수 있다.
도 1을 다시 참조하면, 주변 회로 영역(PERI) 상에 제2 기판(101)과 교대로 적층된 셀 게이트 전극들(130) 및 층간 절연층들(120)을 형성하고, 셀 게이트 전극들(130) 및 층간 절연층들(120)을 관통하는 채널 구조물(CH)을 형성하여, 메모리 셀 영역(CELL)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 101: 제2 기판
104: 제1 도전층 105: 제2 도전층
120: 층간 절연층 130: 셀 게이트 전극
CH: 채널 구조물 140: 채널층
150: 채널 매립 절연층 190: 셀 영역 절연층
201: 제1 기판 205: 소스/드레인 영역
210: 소자 분리 영역 SE: 회로 소자
GS: 게이트 스택 220: 게이트 절연층
230: 제1 게이트 전극층 235: 배리어 금속층
238: 금속-반도체 화합물 240: 제2 게이트 전극층
242: 게이트 희생층 244: 게이트 금속층
250: 마스크층 LI: 하부 배선 구조물
UI: 상부 배선 구조물 270: 수직 배선 라인
280: 수평 배선 라인

Claims (10)

  1. 제1 기판, 상기 제1 기판 상에 배치되고, 게이트 스택 및 상기 게이트 스택 양측에 배치된 스페이서층을 포함하는 회로 소자를 포함하는 주변 회로 영역; 및
    상기 제1 기판의 상부에 배치되는 제2 기판 및 상기 제2 기판 상에 수직하게 연장되는 채널 구조물을 포함하는 메모리 셀 영역을 포함하고,
    상기 게이트 스택은 게이트 절연층, 다결정 실리콘을 포함하는 제1 게이트 전극층, 상기 제1 게이트 전극층 상에 배치되는 배리어 금속층, 및 상기 배리어 금속층 상에 배치되며 금속을 포함하는 제2 게이트 전극층을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 게이트 전극층은 게이트 희생층 및 상기 게이트 희생층 상에 배치되는 게이트 금속층을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 게이트 희생층은 제1 금속을 포함하고, 상기 게이트 금속층은 상기 제1 금속과 동일한 제2 금속을 포함하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 게이트 금속층은 상기 게이트 희생층의 제1 두께보다 큰 제2 두께를 가지는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 게이트 전극층은 상기 배리어 금속층과 접촉하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 게이트 전극층의 두께는 200Å 내지 500Å의 범위인 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 게이트 전극층은 텅스텐(W), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 및 루비듐(Ru) 중 적어도 하나를 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 배리어 금속층은 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN), 텅스텐 질화물(WN), 텅스텐 실리콘 질화물(WSiN), 및 그래핀 중 적어도 하나를 포함하는 반도체 장치.
  9. 제1 기판, 게이트 스택 및 상기 게이트 스택 양측에 배치된 스페이서층을 포함하는 회로 소자, 및 상기 회로 소자와 전기적으로 연결되는 수평 배선 라인들 및 수직 배선 라인들을 포함하는 하부 배선 구조물을 포함하는 주변 회로 영역; 및
    상기 제1 기판의 상부에 배치되는 제2 기판 및 상기 제2 기판 상에 수직하게 연장되는 채널 구조물을 포함하는 메모리 셀 영역을 포함하고,
    상기 회로 소자는 게이트 절연층, 다결정 실리콘을 포함하는 제1 게이트 전극층, 제1 게이트 전극층 상에 배치된 배리어 금속층, 및 상기 배리어 금속층 상에 배치되며 상기 수직 배선 라인들 중 일부와 접촉하는 제2 게이트 전극층을 포함하고,
    상기 수직 배선 라인들 중 상기 제2 게이트 전극층과 접촉하는 상기 수직 배선 라인의 하면은 상기 배리어 금속층의 상면과 상기 제2 게이트 전극층의 상면 사이에 배치되는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제2 게이트 전극층은, 제1 두께를 가지는 게이트 희생층 및 상기 게이트 희생층 상에 배치되며 상기 제1 두께보다 큰 제2 두께를 가지는 게이트 금속층을 포함하는 반도체 장치.

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