KR20220014402A - 반도체 장치 - Google Patents

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KR20220014402A
KR20220014402A KR1020200092499A KR20200092499A KR20220014402A KR 20220014402 A KR20220014402 A KR 20220014402A KR 1020200092499 A KR1020200092499 A KR 1020200092499A KR 20200092499 A KR20200092499 A KR 20200092499A KR 20220014402 A KR20220014402 A KR 20220014402A
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최지훈
양시영
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삼성전자주식회사
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  • Semiconductor Memories (AREA)
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들을 포함하고, 상기 채널 구조물들 각각은, 상기 게이트 전극들 상의 게이트 유전층, 상기 게이트 유전층 상의 채널층, 상기 채널층 상의 버퍼층, 상기 버퍼층 상의 불순물 제공층, 및 상기 불순물 제공층 상의 매립 절연층을 포함하고, 상기 채널층, 상기 버퍼층, 및 상기 불순물 제공층은 할로겐 원소를 포함하는 불순물들을 포함하고, 상기 버퍼층은 상기 채널층과 다른 물질을 포함하고, 상기 불순물 제공층보다 낮은 농도로 상기 불순물들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들을 포함하고, 상기 채널 구조물들 각각은, 상기 게이트 전극들 상의 게이트 유전층, 상기 게이트 유전층 상의 채널층, 상기 채널층 상의 버퍼층, 상기 버퍼층 상의 불순물 제공층, 및 상기 불순물 제공층 상의 매립 절연층을 포함하고, 상기 채널층, 상기 버퍼층, 및 상기 불순물 제공층은 할로겐 원소를 포함하는 불순물들을 포함하고, 상기 버퍼층은 상기 채널층과 다른 물질을 포함하고, 상기 불순물 제공층보다 낮은 농도로 상기 불순물들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 상기 게이트 전극들로부터 순차적으로 적층되는 게이트 유전층 및 상기 게이트 유전층과 마주하는 제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 채널층을 각각 포함하는 채널 구조물들을 포함하고, 상기 채널층은, 연장 방향을 따른 적어도 일 영역으로 할로겐 원소를 포함하는 불순물들을 포함하는 도핑 영역을 포함하며, 상기 도핑 영역 내에서, 상기 불순물들의 농도는 상기 제2 면을 포함하는 영역에서 최대값을 갖고 상기 제2 면으로부터 상기 제1 면을 향하면서 감소할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들을 포함하고, 상기 채널 구조물들 각각은, 상기 게이트 전극들 상의 게이트 유전층, 상기 게이트 유전층 상의 채널층, 상기 채널층 상의 버퍼층, 및 상기 버퍼층 상의 매립 절연층을 포함하고, 상기 채널층은 할로겐 원소를 포함하는 불순물들을 포함하고, 상기 버퍼층은 탄소(C) 및 질소(N)를 함유하며, 상기 채널층은 상기 버퍼층과 인접한 영역에서 상기 불순물들의 최대 농도를 가질 수 있다.
불순물 제공층 및 버퍼층을 이용하여 채널층의 결함을 패시베이션함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치 내의 불순물들의 농도 분포를 설명하기 위한 그래프이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 5 및 도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 9a 내지 도 9f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 2에서는 도 1의 'A' 영역을 확대하여 도시한다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 층간 절연층들(120)과 게이트 전극들(130)의 적층 구조물(GS)을 관통하여 기판(101)의 상면에 수직한 방향으로 연장되며 채널층(140)이 내부에 배치되는 채널 구조물들(CH), 및 적층 구조물(GS)을 관통하며 연장되는 분리 영역들(MS)을 포함할 수 있다. 반도체 장치(100)는 기판(101)과 최하부의 층간 절연층(120)의 사이에 배치되는 제1 및 제2 수평 도전층들(104, 105), 최상부에 배치되는 게이트 전극들(130) 중 일부를 관통하는 상부 분리 영역(SS), 및 셀 영역 절연층(190)을 더 포함할 수 있다. 채널 구조물들(CH) 각각은, 게이트 전극들(130)로부터 순차적으로 적층되는 게이트 유전층(145), 채널층(140), 버퍼층(150), 불순물 제공층(160), 및 매립 절연층(170)을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
제1 및 제2 수평 도전층들(102, 104)은 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 1의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 절연층으로 대체되는 것도 가능하다.
게이트 전극들(130)은 층간 절연층들(120)과 교대로 적층되어 적층 구조물(GS)을 이룰 수 있다. 게이트 전극들(130)은 기판(101) 상으로부터 순차적으로 접지 선택 트랜지스터를 이루는 하부 게이트 전극들(130L), 메모리 셀들을 이루는 메모리 셀 게이트 전극들(130M), 및 스트링 선택 트랜지스터를 이루는 상부 게이트 전극들(130U)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 하부 게이트 전극들(130L) 및 상부 게이트 전극들(130U)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 하부 게이트 전극들(130L) 및 상부 게이트 전극들(130U) 중 적어도 하나는, 각각 상기 스트링 선택 트랜지스터의 상부 및 상기 접지 선택 트랜지스터의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극을 더 포함할 수 있다. 예시적인 실시예들에서, 일부 게이트 전극들(130), 예를 들어, 하부 게이트 전극들(130L) 및 상부 게이트 전극들(130U)에 인접한 메모리 셀 게이트 전극들(130M)은 더미 게이트 전극들일 수도 있다.
게이트 전극들(130)은 기판(101) 상에 수직하게 서로 이격되어 적층되며, y 방향으로 연장되는 분리 영역들(MS)에 의하여 x 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 분리 영역들(MS) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 셀 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예들에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 외측에 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
분리 영역들(MS)은 게이트 전극들(130) 및 층간 절연층들(120)의 적층 구조물(GS)을 관통하여 y 방향으로 연장되며, 기판(101)과 연결될 수 있다. 분리 영역들(MS)은 서로 평행하게 배치될 수 있다. 분리 영역들(MS)에는 각각 분리 절연층(110)이 배치될 수 있다. 분리 영역들(MS)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 기판(101)의 상면에 수직한 측면을 가질 수도 있다. 분리 절연층(110)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 실시예들에 따라, 분리 영역들(MS)은 분리 절연층(110) 내에 배치되는 도전층을 더 포함할 수 있으며, 상기 도전층은 제1 및 제2 수평 도전층들(104, 105) 및/또는 기판(101)과 전기적으로 연결될 수 있다.
상부 분리 영역(SS)은 분리 영역(MS)의 사이에서 y 방향으로 연장될 수 있다. 상부 분리 영역(SS)은 게이트 전극들(130) 중 최상부 게이트 전극(130)을 포함한 일부의 게이트 전극들(130)을 관통하도록 배치될 수 있다. 상부 분리 영역(SS)은 예를 들어, 총 세 개의 게이트 전극들(130)을 x 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역(SS)은 상부 절연층(103)을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 폭이 좁아지도록 경사진 측면을 가질 수 있다. 채널 구조물들(CH) 각각은, 게이트 전극들(130)로부터 순차적으로 적층되는 게이트 유전층(145), 채널층(140), 버퍼층(150), 불순물 제공층(160), 및 매립 절연층(170)을 포함할 수 있으며, 상단에 배치되는 채널 패드(175)를 더 포함할 수 있다.
채널층(140)은 내측의 매립 절연층(170)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 매립 절연층(170)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다.
채널층(140)은 할로겐 원소를 포함하는 불순물들로 도핑된 도핑 영역을 포함할 수 있다. 이하에서, 채널층(140)의 '도핑 영역'은 채널층(140)의 연장 방향을 따른 일정 구간을 지칭할 수 있다. 예를 들어, '도핑 영역'은 두께 방향을 따라 나눠지는 영역이 아니라, 채널층(140)의 연장 방향을 따른 일정 구간을 지칭할 수 있다. 즉, 채널층(140)이 주로 연장되는 z 방향 및 하단에서의 x 방향을 따른 일정 영역을 지칭할 수 있다. 본 실시예에서, 채널층(140)은 전체가 도핑 영역에 해당할 수 있다. 상기 할로겐 원소는, 예를 들어, 불소(F), 염소(Cl), 브롬(Br), 및 요오드(I) 중 적어도 하나를 포함할 수 있다. 채널층(140)에서, 상기 불순물들은 불순물 제공층(160)으로부터 확산된 것일 수 있다.
채널층(140)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 채널층(140)이 다결정 실리콘으로 이루어진 경우, 채널층(140) 내의 결정립계(grain boundary)의 면적으로 인하여 채널층(140)의 저항이 증가할 수 있다. 하지만, 채널층(140)은 상기 불순물들에 의해 트랩 사이트(trap site)들이 패시베이션되므로, 반도체 장치(100)의 온/오프 전류 특성이 개선될 수 있다. 실시예들에 따라, 채널층(140)은 상기 활로겐 원소의 불순물들 외에, p형 또는 n형 도핑을 위한 불순물들을 더 포함할 수도 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에서 채널층(140)의 외측면인 제1 면 상에 배치될 수 있다. 게이트 유전층(145)은 채널층(140)을 따라 기판(101)의 상면에 수직하게 연장되는 제1 게이트 유전층(145A) 및 게이트 전극들(130)을 따라 수평하게 연장되는 제2 게이트 유전층(145B)을 포함할 수 있다. 다만, 실시예들에 따라, 제1 게이트 유전층(145A) 또는 제2 게이트 유전층(145B)은 생략되는 것도 가능하다.
게이트 유전층(145)은, 구체적으로 도시하지는 않았으나, 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)은 할로겐 원소를 포함하는 상기 불순물들을 포함하지 않을 수 있다.
버퍼층(150)은 불순물 제공층(160)과 채널층(140)의 사이에서 채널층(140)의 내측면인 제2 면 상에 배치될 수 있다. 버퍼층(150)은 채널층(140)을 따라 z 방향으로 연장되며, 하단에서 채널층(140)을 따라 절곡되어 상부로 연장될 수 있다. 버퍼층(150)은 불순물 제공층(160)의 증착 및/또는 제거 시, 채널층(140)에 대한 영향을 최소화하기 위한 층일 수 있다. 버퍼층(150)은 채널층(140) 및 불순물 제공층(160)과 다른 물질을 포함할 수 있다. 버퍼층(150)은 예를 들어, 실리콘 산화물(SiO), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 및 실리콘 질화물(SiN) 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(150)은 디이소프로필아미노 실란(Diisoprophylamino Silane, DIPAS) 전구체를 이용하여 형성한 실리콘층으로, 탄소(C) 및 질소(N)를 함유하는 실리콘층일 수 있다. 버퍼층(150)은 할로겐 원소를 포함하는 상기 불순물들을 포함할 수 있으며, 이는 불순물 제공층(160)으로부터 확산된 것일 수 있다.
버퍼층(150)은 채널층(140)의 제1 두께(T1)보다 얇은 제2 두께(T2)를 가질 수 있다. 예를 들어, 버퍼층(150)의 제2 두께(T2)는 약 0.2 nm 내지 약 3 nm의 범위를 가질 수 있다. 버퍼층(150)의 제2 두께(T2)는 불순물 제공층(160)의 제3 두께(T3)보다 얇을 수 있다.
불순물 제공층(160)은 버퍼층(150)과 매립 절연층(170)의 사이에서 버퍼층(150)의 내측면 상에 배치될 수 있다. 불순물 제공층(160)은 채널층(140)을 따라 z 방향으로 연장되며, 하단에서 채널층(140)을 따라 절곡되어 상부로 연장될 수 있다. 불순물 제공층(160)은 채널층(140)에 도핑된 상기 불순물들을 채널층(140)에 제공하기 위한 층일 수 있다. 이에 따라, 불순물 제공층(160)은 상기 불순물들을 상대적으로 높은 농도로 포함할 수 있다. 이에 대해서는, 하기에 도 3을 참조하여 더욱 상세히 설명한다. 불순물 제공층(160)은, 예를 들어, 상기 불순물들로 도핑된 실리콘 산화물을 포함할 수 있다. 불순물 제공층(160)의 제3 두께(T3)는 예를 들어, 약 2 nm 내지 약 10 nm의 범위를 가질 수 있다.
매립 절연층(170)은 채널 구조물(CH)이 배치되는 채널 홀에서 불순물 제공층(160)의 내측을 채우도록 배치될 수 있다. 매립 절연층(170)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 예시적인 실시예들에서, 불순물 제공층(160) 및 매립 절연층(170)이 동일한 물질을 포함하는 경우라도, 매립 절연층(170) 내부의 상기 불순물들의 농도가 상대적으로 낮을 수 있다.
채널 패드(175)는 채널층(140)의 상부에 배치될 수 있다. 채널 패드(175)는 매립 절연층(170)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(175)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 분리 영역들(MS) 및 상부 분리 영역들(SS)의 사이에서 x 방향으로 일직선 상에 배치되는 채널 구조물들(CH)은, 채널 패드들(175)과 연결되는 상부 배선 구조물의 배치에 따라 서로 다른 비트 라인에 각각 연결될 수 있다.
셀 영역 절연층(190)은 적층 구조물(GS)을 덮도록 배치될 수 있다. 예시적인 실시예들에서, 셀 영역 절연층(190)은 복수의 절연층들을 포함할 수 있다. 셀 영역 절연층(190)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치 내의 불순물들의 농도 분포를 설명하기 위한 그래프이다.
도 3을 참조하면, 반도체 장치(100)의 채널 구조물(CH)에서, 내측으로부터 불순물 제공층(160), 버퍼층(150), 및 채널층(140) 내의 할로겐 원소의 불순물들의 농도 분포가 도시된다. 도 3에서, 불순물 제공층(160), 버퍼층(150), 및 채널층(140)의 상대적인 두께는 이해를 돕기 위하여 임의적으로 선택되었다.
불순물 제공층(160) 내에서, 상기 불순물들은 최대 농도인 제1 농도(C1)를 가질 수 있다. 불순물 제공층(160)은 두께 방향을 따라 버퍼층(150)으로부터 이격된 영역, 예를 들어, 두께 방향을 따른 단부들로부터 이격된 중앙 영역 또는 상기 중앙 영역보다 버퍼층(150)으로 쉬프트된 영역에서 제1 농도(C1)를 가질 수 있다. 제1 농도(C1)는 예를 들어, 약 1Х1020/cm3 내지 약 5Х1021/cm3의 범위일 수 있다. 불순물 제공층(160)은 제1 농도(C1)로부터 두께 방향을 따른 양측으로 농도가 감소하는 영역들을 포함할 수 있다.
버퍼층(150)은 불순물 제공층(160)과 인접한 영역에서 최대 농도인 제2 농도(C2)를 가질 수 있다. 예를 들어, 버퍼층(150)은 불순물 제공층(160)과 접촉하는 영역에서 최대 농도인 제2 농도(C2)를 가질 수 있다. 제2 농도(C2)는 제1 농도(C1)보다 낮을 수 있다. 또한, 버퍼층(150)의 평균 불순물 농도는 불순물 제공층(160)의 평균 불순물 농도보다 낮을 수 있다. 버퍼층(150)에서, 상기 불순물들은 불순물 제공층(160)과 접하는 제1 면을 포함하는 제1 영역에서 최대 농도를 갖고, 두께 방향을 따라 농도가 점진적으로 감소하여, 채널층(140)과 접하는 제2 면을 포함하는 제2 영역에서 최소 농도를 가질 수 있다. 도시하지는 않았으나, 버퍼층(150)이 배치된 방향과 대향하는 방향에서 불순물 제공층(160)과 접하는 매립 절연층(170)(도 2 참조)도 상기 불순물들을 포함할 수 있다. 이 경우, 매립 절연층(170) 내의 상기 불순물들의 최대 농도는 제2 농도(C2)보다 낮을 수 있으나, 이에 한정되지는 않는다.
채널층(140)은 버퍼층(150)과 인접한 영역에서 최대 농도인 제3 농도(C3)를 가질 수 있다. 예를 들어, 채널층(140)은 버퍼층(150)과 접촉하는 영역에서 최대 농도인 제3 농도(C3)를 가질 수 있다. 제3 농도(C3)는 제1 농도(C1) 및 제2 농도(C2)보다 낮을 수 있다. 또한, 채널층(140)의 평균 불순물 농도는 불순물 제공층(160) 및 버퍼층(150)의 평균 불순물 농도보다 낮을 수 있다. 예를 들어, 제3 농도(C3)는 예를 들어, 약 1Х1018/cm3 내지 약 5Х1020/cm3의 범위일 수 있다. 채널층(140)에서, 상기 불순물들은 버퍼층(150)과 접하는 제3 면을 포함하는 제3 영역에서 최대 농도를 갖고, 두께 방향을 따라 농도가 점진적으로 감소하여, 내부에서 농도가 영(zero)이 될 수 있다. 즉, 채널층(140)은 상기 제3 면에 대향하며 게이트 유전층(145)(도 2 참조)과 접촉하는 제4 면을 포함하는 제4 영역에서 상기 불순물들을 포함하지 않을 수 있다.
불순물 제공층(160)에 의해 제공된 상기 불순물들이, 채널층(140)의 표면에 존재하는 댕글링 결합(dangling bond) 등의 결함(defect)들에 캡처(capture)되어, 이와 ƒˆ이 채널층(140)은 상대적으로 채널층(140)의 표면 또는 이에 인접한 영역에서 높은 불순물 농도를 가질 수 있다. 또한, 채널층(140) 내부에서는 불순물 농도가 두께 방향에 따라 점점 감소하는 경향을 가질 수 있다. 이러한 불순물 농도의 프로파일을 구현하기 위하여, 불순물 제공층(160) 내의 상기 불순물들이 채널층(140)의 반대측에 위치하는 게이트 유전층(145)까지 확산되지 않도록 확산 공정의 공정 조건들이 제어될 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 4a 내지 도 4c에서는 도 2에 대응되는 영역을 각각 도시한다.
도 4a를 참조하면, 반도체 장치(100a)의 채널 구조물(CHa)은, 게이트 전극들(130)로부터 순차적으로 적층되는 게이트 유전층(145), 채널층(140), 버퍼층(150), 및 매립 절연층(170)을 포함할 수 있으며, 상단에 배치되는 채널 패드(175)(도 2 참조)를 더 포함할 수 있다.
채널 구조물(CHa)은, 도 2의 실시예에서와 달리, 불순물 제공층(160)을 포함하지 않을 수 있다. 본 실시예에서, 불순물 제공층(160)은 버퍼층(150) 상에 형성된 후, 제거된 상태일 수 있다. 이에 따라, 버퍼층(150) 내에서 활로겐 원소들의 불순물들의 최대 농도는 제1 농도이고, 채널층(140) 내에서 상기 불순물들의 최대 농도는 상기 제1 농도보다 낮은 제2 농도일 수 있다. 도 3을 참조하여 설명한 것과 유사하게, 채널층(140)은 버퍼층(150)에 인접하거나 접하는 영역에서 최대 농도인 상기 제2 농도로 상기 불순물들을 포함할 수 있다.
도 4b를 참조하면, 반도체 장치(100b)의 채널 구조물(CHb)은, 게이트 전극들(130)로부터 순차적으로 적층되는 게이트 유전층(145), 채널층(140), 불순물 제공층(160), 및 매립 절연층(170)을 포함할 수 있으며, 상단에 배치되는 채널 패드(175)(도 2 참조)를 더 포함할 수 있다.
채널 구조물(CHb)은, 도 2의 실시예에서와 달리, 버퍼층(150)을 포함하지 않을 수 있다. 채널 구조물(CHb)은, 버퍼층(150)을 형성하지 않고, 불순물 제공층(160)을 직접 채널층(140) 상에 형성하여 제조된 구조일 수 있다. 불순물 제공층(160)은 예를 들어, 할로겐 원소의 불순물들을 포함하는 실리콘 산화물을 포함할 수 있다. 본 실시예에서, 불순물 제공층(160) 내에서 상기 원소들의 불순물들의 최대 농도는 제1 농도이고, 채널층(140) 내에서 상기 불순물들의 최대 농도는 상기 제1 농도보다 낮은 제2 농도일 수 있다. 도 3을 참조하여 설명한 것과 유사하게, 채널층(140)은 불순물 제공층(160)에 인접하거나 접하는 영역에서 상기 제2 농도로 상기 불순물들을 포함하고, 게이트 유전층(145)을 향하면서 감소하는 농도 프로파일을 가질 수 있다.
도 4c를 참조하면, 반도체 장치(100c)의 채널 구조물(CHc)은, 게이트 전극들(130)로부터 순차적으로 적층되는 게이트 유전층(145), 채널층(140), 및 매립 절연층(170)을 포함할 수 있으며, 상단에 배치되는 채널 패드(175)(도 2 참조)를 더 포함할 수 있다.
채널 구조물(CHc)은, 도 2의 실시예에서와 달리, 버퍼층(150) 및 불순물 제공층(160)을 포함하지 않을 수 있다. 채널 구조물(CHc)은, 버퍼층(150)을 형성하지 않고, 불순물 제공층(160)을 직접 채널층(140) 상에 형성한 후, 불순물 제공층(160)의 불순물들을 채널층(140) 내로 확산시키고, 불순물 제공층(160)을 제거하여 제조된 구조일 수 있다. 또는, 채널 구조물(CHc)은, 버퍼층(150) 및 불순물 제공층(160)을 형성한 후, 불순물 제공층(160)의 불순물들을 채널층(140) 내로 확산시키고, 불순물 제공층(160) 및 버퍼층(150)을 순차적으로 제거하여 제조된 구조일 수 있다. 도 3을 참조하여 설명한 것과 유사하게, 채널층(140)은 매립 절연층(170)에 인접하거나 접하는 영역에서 최대 농도로 상기 불순물들을 포함하고, 게이트 유전층(145)을 향하면서 감소하는 농도 프로파일을 가질 수 있다.
도 5 및 도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 5를 참조하면, 반도체 장치(100d)의 채널 구조물들(CHd) 각각은, 게이트 전극들(130)로부터 순차적으로 적층되는 게이트 유전층(145), 채널층(140d), 및 매립 절연층(170)을 포함할 수 있으며, 상단에서 채널층(140d)의 내측면 상에 배치되는 버퍼층(150d) 및 불순물 제공층(160d)을 포함할 수 있다. 채널 구조물들(CHd) 각각은, 채널층(140d) 상부의 채널 패드(175)를 더 포함할 수 있다.
채널층(140d)은 할로겐 원소를 포함하는 불순물들로 도핑된 도핑 영역을 포함할 수 있다. 채널층(140d)의 상기 도핑 영역은 상단부로부터 제1 길이(D1)로 연장되는 영역일 수 있다. 상기 도핑 영역은 최상부의 상부 게이트 전극(130U)으로부터 제2 길이(D2)로 이격될 수 있다. 예시적인 실시예들에서, 제2 길이(D2)는 도시된 것에 한정되지 않으며, 다양하게 변경될 수 있다. 상기 도핑 영역은 매립 절연층(170)의 상부에 배치된 불순물 제공층(160d)으로부터 확산된 상기 불순물들을 포함할 수 있다.
버퍼층(150d) 및 불순물 제공층(160d)은 매립 절연층(170)의 상부에서 채널층(140d)의 내측면 상에 순차적으로 적층되어 배치될 수 있다. 버퍼층(150d) 및 불순물 제공층(160d)은 매립 절연층(170)의 상면을 따라 절곡된 형상을 가질 수 있다. 버퍼층(150d)은 최상부의 상부 게이트 전극(130U)으로부터 이격될 수 있다. 불순물 제공층(160d)의 이와 같은 배치에 의하여, 채널층(140d)은 상부에서만 상기 도핑 영역을 가질 수 있다. 상기 도핑 영역에 의하여, 채널층(140d)과 채널 패드(175) 사이의 저항이 감소될 수 있다. 또한, 국부적으로 도핑 영역을 형성함으로써, 게이트 유전층(145)으로 상기 불순물들이 확산되는 것을 방지하여 메모리 셀 트랜지스터들의 성능을 안정적으로 확보할 수 있다.
예시적인 실시예들에서, 도 4a 내지 도 4c의 실시예에서와 같이, 채널 구조물들(CHd)에서 버퍼층(150d) 및/또는 불순물 제공층(160d)이 생략되는 것도 가능할 것이다.
도 6을 참조하면, 반도체 장치(100e)의 채널 구조물들(CHe) 각각은, 게이트 전극들(130)로부터 순차적으로 적층되는 게이트 유전층(145), 채널층(140e), 및 매립 절연층(170)을 포함할 수 있으며, 채널층(140e) 하부의 불순물 제공층(160e) 및 채널층(140e) 상부의 채널 패드(175)를 더 포함할 수 있다.
채널층(140e)은 할로겐 원소를 포함하는 불순물들로 도핑된 도핑 영역을 포함할 수 있다. 채널층(140e)의 상기 도핑 영역은 하부에서 불순물 제공층(160e)과 접하는 영역을 포함하는 소정 길이의 영역일 수 있다. 상기 도핑 영역은 불순물 제공층(160e)으로부터 확산된 상기 불순물들을 포함할 수 있다.
불순물 제공층(160e)은 채널층(140e)과 접하며, 제1 수평 도전층(102)의 상면, 하면, 및 측면을 따라 연장될 수 있다. 본 실시예에서, 불순물 제공층(160e)은 예를 들어, 다결정 실리콘을 포함할 수 있다. 불순물 제공층(160e)은 상기 할로겐 원소의 불순물들 외에, 제1 수평 도전층(102)으로부터 확산된 n형 또는 p형 불순물들을 더 포함할 수 있다. 제1 수평 도전층(102)은 불순물 제공층(160e)을 통해 채널층(140e)과 전기적으로 연결될 수 있다. 상기 도핑 영역에 의하여, 채널층(140e)과 제1 수평 도전층(102) 사이의 저항이 감소될 수 있다. 또한, 국부적으로 도핑 영역을 형성함으로써, 게이트 유전층(145)으로 상기 불순물들이 확산되는 것을 방지하여 메모리 셀 트랜지스터들의 성능을 안정적으로 확보할 수 있다.
예시적인 실시예들에서, 도 4a의 실시예에서와 같이, 채널 구조물들(CHe)에서 불순물 제공층(160e)이 생략되는 것도 가능할 것이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7을 참조하면, 반도체 장치(100f)에서는, 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 하부 및 상부 적층 구조물들(GS1, GS2)로 이루어지고, 채널 구조물들(CHf)이 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CHf)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CHf)을 안정적으로 형성하기 위하여 도입될 수 있다.
채널 구조물들(CHf)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 게이트 유전층(145), 채널층(140), 버퍼층(150), 불순물 제공층(160), 및 매립 절연층(170)이 서로 연결된 상태일 수 있다. 채널 패드(175)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(175)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(175)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다. 하부 적층 구조물(GS1)의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다.
도 8은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 8을 참조하면, 반도체 장치(100g)는, 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상부에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하부에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 1 및 도 2를 참조하여 상술한 것과 같이, 기판(101), 게이트 전극들(130), 채널 구조물들(CH), 분리 영역들(MS), 제1 및 제2 수평 도전층들(102, 104), 및 셀 영역 절연층(190)을 포함할 수 있다. 메모리 셀 영역(CELL)은 도 4a 내지 도 7을 참조하여 상술한 것과 같은 다양한 실시예들에 따른 구조를 가질 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 베이스 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 절연층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들을 포함할 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)은 하부로부터 순차적으로 배치되는 제1 내지 제3 회로 콘택 플러그들(272, 274, 276)을 포함할 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 하부로부터 순차적으로 배치되는 제1 내지 제3 회로 배선 라인들(282, 284, 286)을 포함할 수 있다. 메모리 셀 영역(CELL)의 게이트 전극들(130)은 도시되지 않은 영역에서, 주변 회로 영역(PERI)을 관통하는 별도의 관통 영역 및 상기 관통 영역 내의 관통 비아를 통해 주변 회로 영역(PERI)의 회로 소자들(220)과 연결될 수 있다.
반도체 장치(100)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 베이스 기판(201)과 동일한 크기를 갖거나, 베이스 기판(201)보다 작게 형성될 수 있다.
도 9a 내지 도 9f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 9a를 참조하면, 기판(101) 상에 제1 및 제2 수평 희생층들(111, 112) 및 제2 수평 도전층(104)을 형성하고, 희생 절연층들(180) 및 층간 절연층들(120)을 교대로 적층하여 적층 구조물을 형성한 후, 상기 적층 구조물을 관통하는 채널홀들(CHH)을 형성할 수 있다.
먼저, 제1 및 제2 수평 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있으며, 제2 수평 희생층(112)의 상하에 제1 수평 희생층들(111)이 배치되도록 기판(101) 상에 적층될 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 후속 공정을 통해 도 1의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 예를 들어, 제1 수평 희생층(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 희생층(112)은 희생 절연층들(180)과 동일한 물질로 이루어질 수 있다. 제2 수평 도전층(104)은 제1 및 제2 수평 희생층들(111, 112) 상에 증착될 수 있다.
다음으로, 제2 수평 도전층(104) 상에 희생 절연층들(180) 및 층간 절연층들(120)을 교대로 적층할 수 있다. 희생 절연층들(180)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생 절연층들(180)은 층간 절연층들(120)과 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연층들(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(120)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(120)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생 절연층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 최상부에는 셀 영역 절연층(190)이 형성될 수 있다.
다음으로, 희생 절연층들(180) 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역(SS)을 형성할 수 있다. 상부 분리 영역(SS)은, 별도의 마스크층을 이용하여 상부 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(180) 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착하여 상부 절연층(103)을 형성함으로써 제조될 수 있다.
채널홀들(CHH)은 희생 절연층들(180) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널홀들(CHH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널홀들(CHH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다.
도 9b를 참조하면, 각각의 채널홀들(CHH) 내에 제1 게이트 유전층(145) 및 채널층(140)을 형성할 수 있다.
제1 게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서는 게이트 유전층(145) 중 기판(101)에 수직하게 연장되는 제1 게이트 유전층(145)이 형성될 수 있다.
채널층(140)은 채널홀들(CHH) 내에서 제1 게이트 유전층(145) 상에 형성될 수 있다. 채널층(140)은 제1 두께로 증착한 후, 결정화 공정을 수행하고, 다시 상기 제1 두께보다 작은 제2 두께가 되도록 일부를 식각하는 공정에 의해 형성될 수 있다. 상기 제2 두께는 예를 들어, 약 2 nm 내지 약 8 nm의 범위를 가질 수 있다.
도 9c를 참조하면, 각각의 채널홀들(CHH) 내에 버퍼층(150) 및 불순물 제공층(160)을 형성하고, 확산 공정을 수행할 수 있다.
버퍼층(150)은 예를 들어, 실리콘 산화물 또는 DIPAS를 이용한 실리콘층으로 형성될 수 있다. 도 4b의 실시예의 경우, 본 단계에서 버퍼층(150) 형성 공정을 생략하여 제조될 수 있다.
불순물 제공층(160)은 인-시츄 도핑에 의해 할로겐 원소의 불순물들을 포함하도록 형성될 수 있다. 불순물 제공층(160)의 형성 시 채널층(140)으로 불순물들의 확산이 발생하지 않도록, 불순물 제공층(160)은 약 450 ℃ 이하의 온도에서 형성될 수 있다. 이에 의해, 채널층(140) 내의 불순물들의 양이 제어될 수 있다. 불순물 제공층(160)은 예를 들어, 염소(Cl) 도핑된 다결정 실리콘, 불소(F) 도핑된 다결정 실리콘, 염소(Cl) 도핑된 실리콘 산화물, 또는 불소(F) 도핑된 실리콘 산화물일 수 있다.
상기 확산 공정은 불순물 제공층(160) 내의 상기 불순물들을 채널층(140)으로 확산시키는 공정일 수 있으며, 열 확산 공정일 수 있다. 상기 확산 공정은, 상대적으로 고온에서 상대적으로 짧은 시간동안 수행될 수 있다. 상기 확산 공정은, 예를 들어, 약 800 ℃ 내지 약 1200 ℃의 온도 범위에서 약 0.001 초 내지 약 30 분의 시간동안 수행될 수 있다. 다만, 상기 수행 시간은 상기 확산 공정이 수행되는 설비에 따라 다양하게 변경될 수 있다. 본 단계에 의해, 불순물 제공층(160) 내의 상기 불순물들을 채널층(140)으로 확산될 수 있으며, 상기 불순물들은 특히 채널층(140)에서 불순물 제공층(160)에 인접한 표면의 결함들을 패시베이션할 수 있다.
실시예들에 따라, 도 4a 및 도 4c의 실시예에서와 같이, 상기 확산 공정 이후에, 불순물 제공층(160)을 제거할 수 있다. 이 경우, 버퍼층(150)이 식각 정지층으로 이용될 수 있으며, 버퍼층(150)에 의해 채널층(140)의 손상(damage)이 방지될 수 있다. 불순물 제공층(160)을 잔존시키는 경우, 불순물 제공층(160)이 채널층(140)의 기능에 미치는 영향을 최소화하도록 실리콘 산화물계 물질과 같은 절연성 물질이 불순물 제공층(160)으로 사용될 수 있다. 또한, 도 4c의 실시예에서와 같이, 불순물 제공층(160)을 제거한 후에 버퍼층(150)도 추가적으로 제거될 수 있다.
도 9d를 참조하면, 각각의 채널홀들(CHH) 내에 매립 절연층(170) 및 채널 패드(175)를 형성하여 채널 구조물들(CH)을 형성하고, 희생 절연층들(180)과 층간 절연층들(120)의 적층 구조물을 관통하는 개구부들(OP)을 형성할 수 있다.
매립 절연층(170)은 채널홀들(CHH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 매립 절연층(170)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(175)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다. 도 5의 실시예의 경우, 본 단계에서 채널 패드(175)의 형성 전에, 버퍼층(150d) 및 불순물 제공층(160d)을 형성하고, 확산 공정을 수행함으로써 제조될 수 있다.
개구부들(OP)은 도 1의 분리 영역들(MS)에 대응되는 영역들에서, 희생 절연층들(180)과 층간 절연층들(120)의 적층 구조물을 관통하도록 형성될 수 있다. 개구부들(OP)은 하부의 제1 및 제2 수평 희생층들(111, 112)이 노출되도록 형성될 수 있다.
도 9e를 참조하면, 개구부들(OP)의 내측벽들에 희생 스페이서들(185)을 형성하고, 제1 및 제2 수평 희생층들(111, 112)을 제거할 수 있다.
먼저, 희생 스페이서들(185)을 형성하여, 희생 절연층들(180)과 층간 절연층들(120)을 보호할 수 있다. 다음으로, 에치-백(etch-back) 공정에 의해 제2 수평 희생층(112)을 노출시켜, 노출된 영역으로부터 제2 수평 희생층(112)을 선택적으로 제거할 수 있다. 그 후에 상하의 제1 수평 희생층들(111)을 제거하여 수평 터널부(HT)를 형성할 수 있다.
제1 및 제2 수평 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 및 제2 수평 희생층들(111, 112)의 제거 공정 시에, 제2 수평 희생층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 도 6의 실시예의 경우, 본 단계에서 수평 터널부(HT) 내에 불순물 제공층(160e)을 형성하고, 확산 공정을 수행함으로써 제조될 수 있다.
도 9f를 참조하면, 제1 수평 도전층(102)을 형성하고, 희생 절연층들(180)을 제거한 후, 게이트 전극들(130)을 형성할 수 있다.
먼저, 제1 및 제2 수평 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 개구부들(OP) 내에서 희생 스페이서들(185)을 제거할 수 있다.
다음으로, 개구부들(OP)을 통해 노출된 희생 절연층들(180)을 제거할 수 있다. 희생 절연층들(180)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 터널부들이 형성될 수 있다.
상기 복수의 터널부들에 게이트 전극들(130)을 이루는 도전성 물질을 매립하여 게이트 전극들(130)을 형성할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)의 형성 전에, 상기 복수의 터널부들 내에 제2 게이트 유전층(145B)을 먼저 형성할 수 있다. 다음으로, 개구부들(OP) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거할 수 있다.
다음으로, 도 2를 함께 참조하면, 개구부들(OP) 내에 절연 물질을 채워 분리 절연층(110)을 형성할 수 있다. 이후에, 채널 구조물들(CH)과 연결되는 상부배선 구조물들을 더 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 GS: 적층 구조물
MS: 분리 영역 SS: 상부 분리 영역
101: 기판 102: 제1 수평 도전층
103: 상부 절연층 104: 제2 수평 도전층
110: 분리 절연층 120: 층간 절연층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 150: 버퍼층
160: 불순물 제공층 170: 매립 절연층
175: 채널 패드 180: 희생 절연층
190: 셀 영역 절연층

Claims (10)

  1. 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들;
    상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 및
    상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들을 포함하고,
    상기 채널 구조물들 각각은, 상기 게이트 전극들 상의 게이트 유전층, 상기 게이트 유전층 상의 채널층, 상기 채널층 상의 버퍼층, 상기 버퍼층 상의 불순물 제공층, 및 상기 불순물 제공층 상의 매립 절연층을 포함하고,
    상기 채널층, 상기 버퍼층, 및 상기 불순물 제공층은 할로겐 원소를 포함하는 불순물들을 포함하고,
    상기 버퍼층은 상기 채널층과 다른 물질을 포함하고, 상기 불순물 제공층보다 낮은 농도로 상기 불순물들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 채널층 내에서 상기 불순물들의 최대 농도는 제1 농도이고, 상기 채널층은 상기 버퍼층과 인접한 영역에서 상기 제1 농도를 갖는 반도체 장치.
  3. 제2 항에 있어서,
    상기 버퍼층 내에서 상기 불순물들의 최대 농도는 상기 제1 농도보다 높은 제2 농도이고, 상기 버퍼층은 상기 불순물 제공층과 인접한 영역에서 상기 제2 농도를 갖는 반도체 장치.
  4. 제3 항에 있어서,
    상기 불순물 제공층 내에서 상기 불순물들의 최대 농도는 상기 제2 농도보다 높은 제3 농도이고, 상기 불순물 제공층은 두께 방향을 따라 상기 버퍼층으로부터 이격된 영역에서 상기 제3 농도를 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 버퍼층은 0.2 nm 내지 3 nm의 범위의 두께를 갖는 반도체 장치.
  6. 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들; 및
    상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 상기 게이트 전극들로부터 순차적으로 적층되는 게이트 유전층 및 상기 게이트 유전층과 마주하는 제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 채널층을 각각 포함하는 채널 구조물들을 포함하고,
    상기 채널층은, 연장 방향을 따른 적어도 일 영역으로 할로겐 원소를 포함하는 불순물들을 포함하는 도핑 영역을 포함하며,
    상기 도핑 영역 내에서, 상기 불순물들의 농도는 상기 제2 면을 포함하는 영역에서 최대값을 갖고 상기 제2 면으로부터 상기 제1 면을 향하면서 감소하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 도핑 영역은 상기 게이트 전극들 중 최상부의 게이트 전극의 상부에 위치하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 도핑 영역은 상기 게이트 전극들 중 최하부의 게이트 전극의 하부에 위치하는 반도체 장치.
  9. 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들; 및
    상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들을 포함하고,
    상기 채널 구조물들 각각은, 상기 게이트 전극들 상의 게이트 유전층, 상기 게이트 유전층 상의 채널층, 상기 채널층 상의 버퍼층, 및 상기 버퍼층 상의 매립 절연층을 포함하고,
    상기 채널층은 할로겐 원소를 포함하는 불순물들을 포함하고,
    상기 버퍼층은 탄소(C) 및 질소(N)를 함유하며,
    상기 채널층은 상기 버퍼층과 인접한 영역에서 상기 불순물들의 최대 농도를 갖는 반도체 장치.
  10. 제9 항에 있어서,
    상기 채널층은 상기 채널층 내부에 상기 불순물들의 농도가 영인 영역을 갖는 반도체 장치.
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* Cited by examiner, † Cited by third party
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WO2024063949A1 (en) * 2022-09-22 2024-03-28 Applied Materials, Inc. Integration approach for increase of the mobility and on-current in 3d nand cells

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