KR102331474B1 - 반도체 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 게이트 전극들을 관통하여 기판에 수직하게 연장되는 채널 영역들, 및 채널 영역과 게이트 전극들의 사이에 순차적으로 배치되는 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층을 포함하고, 전하 저장층은 딥 레벨 트랩을 형성하는 도핑 원소를 포함하고, 도핑 원소는 전하 저장층 내에서 두께 방향을 따라 불균일하게 분포한다.
Description
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 전하가 트랩되는 전하 저장층을 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 영역들, 및 상기 채널 영역과 상기 게이트 전극들의 사이에 순차적으로 배치되는 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층을 포함하고, 상기 전하 저장층은 딥 레벨 트랩(deep level trap)을 형성하는 도핑 원소를 포함하고, 상기 도핑 원소는 상기 전하 저장층 내에서 두께 방향을 따라 불균일하게 분포할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 영역들, 및 상기 채널 영역과 상기 게이트 전극들의 사이에 순차적으로 배치되는 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층을 포함하고, 상기 전하 저장층은, C, B, La, Hf, Zr, Al, Y 중 적어도 하나의 원소가 도핑된 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 채널 영역의 상부에 배치되는 게이트 전극, 및 상기 채널 영역과 상기 게이트 전극의 사이에 순차적으로 배치되는 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층을 포함하고, 상기 전하 저장층은 딥 레벨 트랩을 형성하는 적어도 하나의 도핑 원소를 포함하고, 상기 도핑 원소는 C, B, La, Hf, Zr, Al, Y 중 적어도 하나일 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 전하 저장층을 형성하는 단계, 상기 전하 저장층에 접촉되도록, 상기 전하 저장층에 딥 레벨 트랩을 형성하기 위한 도핑 원소를 포함하는 불순물 제공층을 형성하는 단계, 및 상기 불순물 제공층으로부터 상기 전하 저장층으로 상기 도핑 원소가 확산되도록 열처리를 수행하는 단계를 포함하고, 상기 도핑 원소는 C, B, La, Hf, Zr, Al, Y 중 적어도 하나일 수 있다.
전하 저장층에 딥 레벨 트랩을 형성함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 1의 확대된 영역에 대응되는 영역이 도시된다.
도 3은 예시적인 실시예들에 따른 채널을 도시하는 부분 절단 사시도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 전하 저장층 내의 도핑 원소의 농도 분포를 설명하기 위한 그래프들이다.
도 5는 예시적인 실시예들에 따른 메모리 셀에서의 전하 저장 특성을 설명하기 위한 밴드 다이어그램이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 장치의 게이트 유전층의 구조를 도시하는 단면도들이다.
도 7a 내지 도 7i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법 중 일부 단계들을 설명하기 위한 흐름도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법 중 일부 단계를 개략적으로 나타내는 단면도들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11은 예시적인 실시예들에 따른 전하 저장층 내의 도핑 원소의 농도 분포를 설명하기 위한 그래프들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 1의 확대된 영역에 대응되는 영역이 도시된다.
도 3은 예시적인 실시예들에 따른 채널을 도시하는 부분 절단 사시도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 전하 저장층 내의 도핑 원소의 농도 분포를 설명하기 위한 그래프들이다.
도 5는 예시적인 실시예들에 따른 메모리 셀에서의 전하 저장 특성을 설명하기 위한 밴드 다이어그램이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 장치의 게이트 유전층의 구조를 도시하는 단면도들이다.
도 7a 내지 도 7i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법 중 일부 단계들을 설명하기 위한 흐름도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법 중 일부 단계를 개략적으로 나타내는 단면도들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11은 예시적인 실시예들에 따른 전하 저장층 내의 도핑 원소의 농도 분포를 설명하기 위한 그래프들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 1을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 채널 영역(140)이 내부에 배치되는 채널들(CH) 및 채널들(CH)의 외측벽을 따라 적층된 복수의 층간 절연층들(120) 및 복수의 게이트 전극들(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널 영역(140)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층(160), 채널 영역들(140)의 하부에 배치되는 에피택셜층들(105), 채널들(CH)의 상단의 채널 패드들(150) 및 게이트 전극들(130) 사이의 소스 도전층(185)을 더 포함할 수 있다. 도 3에서는 반도체 장치(100)의 상부의 배선 구조, 예를 들어 비트 라인과 같은 일부 구성 요소들은 생략하고 도시되었다.
반도체 장치(100)에서, 각각의 채널 영역(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
채널들(CH)은 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널들(CH)은 격자 형태로 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널들(CH) 내에는 채널 영역(140)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(140)은 내부의 채널 절연층(155)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(155)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(140)은 하부에서 에피택셜층(105)과 연결될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. x 방향에서 일직선 상에 배치되는 채널들(CH)은 채널 패드(150)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인에 각각 연결될 수 있다. 또한, 채널들(CH) 중 일부는 비트 라인과 연결되지 않는 더미 채널일 수 있다.
복수의 게이트 전극(131-138: 130)이 채널들(CH) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극들(130)은 워드 라인들(WL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 이루며 연장될 수 있고, 워드 라인들(WL)은 x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 스트링 선택 라인(SSL)을 이루는 게이트 전극들(130)은 스트링 절연층(103)에 의해 x 방향에서 서로 분리될 수 있다. 다만, 스트링 절연층(103)에 의해 분리되는 게이트 전극들(130)의 개수는 도시된 것에 한정되지 않는다.
실시예에 따라, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 게이트 전극(130)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC)의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(130)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있다.
복수의 층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층(160)은 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 게이트 유전층(160)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164) 및 블록킹층(166)을 포함할 수 있다. 터널링층(162) 및 전하 저장층(164)은 채널 영역(140)과 같이 기판(101)에 수직하게 연장되고, 블록킹층(166)은 게이트 전극(130)을 둘러싸도록 배치될 수 있다.
터널링층(162)은 F-N 터널링 방식으로 전하를 전하 저장층(164)으로 터널링시킬 수 있다. 터널링층(162)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 블록킹층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 물질 또는 이들의 조합을 포함할 수 있다. 여기서, 고유전율 물질은 실리콘 산화물(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.
전하 저장층(164)은 전하 트랩층일 수 있으며, 실리콘 질화물로 이루어질 수 있다. 전하 저장층(164)은 딥 레벨 트랩을 형성하는 적어도 하나의 도핑 원소를 포함할 수 있다. 상기 도핑 원소는 전하 저장층(164)과 접하도록 형성된 별도의 불순물 제공층으로부터 확산된 것일 수 있다. 이에 대해서는 하기에 도 7a 내지 도 7i를 참조하여 더욱 상세히 설명한다. 상기 도핑 원소는, 예를 들어, 탄소(C)일 수 있다. 또는, 상기 도핑 원소는 B, La, Hf, Zr, Al 및 Y 중 적어도 하나일 수 있다. 전하 저장층(164)이 실리콘 질화물로 이루어진 경우, 상기 도핑 원소는 주로 전하 저장층(164)의 질소(N)와 본딩할 수 있다. 전하 저장층(164)은 상기 도핑 원소 이외에, 상기 도핑 원소와 함께 확산된 산소(O)를 더 포함할 수도 있다. 상기 도핑 원소는 전하 저장층(164) 내에서 전하 저장층(164)의 두께 방향을 따라 불균일하게 분포할 수 있다. 이에 대해서는 하기에 도 3 내지 도 4c를 참조하여 더욱 상세히 설명한다.
에피택셜층(105)은 채널들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(105)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(105)의 상부면의 높이는 최하부의 게이트 전극(131)의 상면보다 높고 상부의 게이트 전극(132)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(105)에 의해 채널(CH)의 종횡비가 증가하여도 채널 영역(140)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 메모리 셀 스트링들 사이의 접지 선택 트랜지스터(GST)의 특성이 균일해질 수 있다. 다만, 예시적인 실시예들에서, 에피택셜층(105)은 생략될 수도 있으며, 이 경우, 채널 영역(140)은 기판(101)과 직접 연결될 수 있다.
채널 패드들(150)은 채널들(CH)에서 채널 영역(140)의 상부에 배치될 수 있다. 채널 패드들(150)은 채널 절연층(155)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(150)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
소스 도전층(185)은 채널 영역들(140)의 사이에서 게이트 전극들(130) 및 층간 절연층들(120)을 관통하여 기판(101)과 연결될 수 있으며, 소스 절연층(180)에 의해 게이트 전극들(130)과 전기적으로 절연될 수 있다. 따라서, 게이트 전극들(130)은 소스 도전층(185)을 사이에 두고 x 방향에서 서로 분리될 수 있다. 소스 도전층(185)은 y 방향으로 연장되는 라인 형상으로 배치될 수 있으며, 공통 소스 라인(CSL)에 해당할 수 있다. 소스 도전층(185)은, x 방향으로 소정 간격으로, 예를 들어, 채널 영역(140) 4열 내지 5열마다 하나씩 배열될 수 있으나, 이에 한정되지는 않는다. 소스 도전층(185)은 높은 종횡비로 인하여, 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 1의 확대된 영역에 대응되는 영역이 도시된다.
도 2a를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(160a) 및 채널 영역(140)이 도시된다. 게이트 유전층(160a)은 채널 영역(140)로부터 순차적으로 터널링층(162), 전하 저장층(164) 및 제1 및 제2 블록킹층(166a, 166b)이 적층된 구조를 가질 수 있다. 게이트 유전층(160a)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 실시예들에서 다양하게 변화될 수 있다.
본 실시예의 게이트 유전층(160a)은 도 1의 실시예에서와 달리, 블록킹층(166a, 166b)이 두 개의 층들을 포함하며, 제1 블록킹층(166a)은 채널 영역(140)과 같이 기판(101)에 수직하게 연장되고, 제2 블록킹층(166b)은 게이트 전극(132)을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 블록킹층(166a)은 상대적으로 저유전율층이고, 제2 블록킹층(166b)은 고유전율층일 수 있다. 이 경우, 제1 블록킹층(166a)이 제2 블록킹층(166b)의 측면에 배치됨으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 반도체 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다. 예를 들어, 제1 블록킹층(166a)은 실리콘 산화물(SiO2)을 포함할 수 있다. 제2 블록킹층(166b)은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 또는 이들의 조합을 포함할 수 있다.
도 2b를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(160b) 및 채널 영역(140)이 도시된다. 게이트 유전층(160b)은 채널 영역(140)로부터 순차적으로 터널링층(162), 전하 저장층(164) 및 블록킹층(166c)이 적층된 구조를 가질 수 있다. 특히, 본 실시예의 게이트 유전층(160b)은 도 1 및 도 2a의 실시예에서와 달리, 터널링층(162), 전하 저장층(164) 및 블록킹층(166c)이 모두 채널 영역(140)과 같이 기판(101)에 수직하게 연장되도록 배치될 수 있다.
예시적인 실시예들에서, 게이트 유전층(160, 160a, 160b)을 이루는 층들의 배치는 이와 같이 다양하게 변경될 수 있으며, 터널링층(162), 전하 저장층(164) 및 블록킹층(166c) 각각은 복수의 층들로 이루어질 수도 있다.
도 3은 예시적인 실시예들에 따른 채널을 도시하는 부분 절단 사시도이다. 도 3에서는 도 1의 채널들(CH) 중 하나를 확대하여 도시한다. 도 4a 내지 도 4c는 예시적인 실시예들에 따른 전하 저장층 내의 도핑 원소의 농도 분포를 설명하기 위한 그래프들이다.
도 3을 참조하면, 채널(CH)은 기둥 형상을 가질 수 있으며, 평면 상에서 원형 또는 타원형의 단면을 가질 수 있다. 채널(CH)에는 중심으로부터 두께 방향인 r 방향을 따라, 채널 절연층(155), 채널 영역(140) 및 게이트 유전층(160)의 일부가 순차적으로 배치될 수 있다. 본 명세서에서, '두께 방향'은 층들이 적층되는 방향을 의미하며, 도 3의 r 방향과 같이 채널(CH)의 단면을 이루는 원의 중심으로부터 외주면을 향하는 방향을 의미한다.
게이트 유전층(160) 중 전하 저장층(164)은 딥 레벨 트랩을 형성하는 적어도 하나의 도핑 원소를 포함할 수 있다. 상기 도핑 원소는 전하 저장층(164) 내에서 r 방향을 따라 불균일하게 분포할 수 있다. 즉, 상기 도핑 원소는 전하 저장층(164) 내에서 r 방향을 따라 일정한 농도를 갖지 않을 수 있다.
도 4a를 참조하면, 전하 저장층(164) 내에서 상기 도핑 원소의 농도는 r 방향을 따라 증가하다가 다시 감소하는 경향을 가질 수 있다. 최대 농도(Cmax)를 갖는 위치는 전하 저장층(164)의 중심부에 해당하는 위치일 수 있으며, 이로부터 양단을 따라 농도가 감소할 수 있다. 상기 도핑 원소의 농도는 상기 중심부를 중심으로 정규 분포를 가질 수 있으나, 이에 한정되는 것은 아니다. 상기 중심부는 전하 저장층(164)의 두께를 제1 두께(T1)라고 할 때, 제1 두께(T1)의 절반인 제2 두께(T2)를 갖는 지점에 해당할 수 있다. 최대 농도(Cmax)는, 전하 저장층(164)이 실리콘 질화물로 이루어진 경우, 전하 저장층(164)의 질소(N) 농도의 약 10 at. %(atomic percentage) 이하, 예를 들어, 2 at. % 내지 7 at. %의 범위일 수 있다. 최대 농도(Cmax)가 상대적으로 낮은 경우, 딥 레벨을 충분히 형성하지 못하여 전하 손실 특성이 향상되지 못할 수 있으며, 최대 농도(Cmax)가 상대적으로 높은 경우, 소거 효율이 상대적으로 저하될 수 있다. 이에 대해서는 하기에 도 5를 참조하여 더욱 상세히 설명한다.
도 4b 및 도 4c를 참조하면, 전하 저장층(164) 내에서 상기 도핑 원소의 농도는 r 방향에서의 일단에서 가장 높고, 타단으로 향하면서 감소할 수 있다. 도 4b의 실시예에서, 전하 저장층(164) 내에서 상기 도핑 원소의 농도는 터널링층(162)과 인접한 영역에서 최대 농도(Cmax)를 갖고, 블록킹층(166)과 인접한 영역에서 최소 농도를 갖도록, r 방향을 따라 감소하는 경향을 가질 수 있다. 또는, 도 4c의 실시예에서는, 이와 반대로, 전하 저장층(164) 내에서 상기 도핑 원소의 농도는 터널링층(162)과 인접한 영역으로부터 점차적으로 증가하여, 블록킹층(166)과 인접한 영역에서 최대 농도(Cmax)를 가질 수 있다. 도 4b 및 도 4c의 실시예의 경우에도, 최대 농도(Cmax)는, 전하 저장층(164)의 질소(N) 농도의 약 10 at. 이하, 예를 들어, 2 at. % 내지 7 at. %의 범위일 수 있다.
도 5는 예시적인 실시예들에 따른 메모리 셀에서의 전하 저장 특성을 설명하기 위한 밴드 다이어그램이다.
도 5를 참조하면, 좌측부터 채널 영역(140), 터널링층(162), 전하 저장층(164), 블록킹층(166) 및 게이트 전극(130)의 에너지 밴드가 도시된다. 본 실시예에서는, 블록킹층(166)은 고유전율 물질이고, 전하 저장층(164)은 실리콘 질화물인 특정 경우의 리텐션(retention) 상황을 예시적으로 나타낸다. 다만, 각 영역의 두께 및 영역들 사이의 밴드 오프셋(offset)은 예시적인 것으로 실시예들에서 두께 및 재료에 따라 달라질 수 있다.
전하 저장층(164)은 다양한 트랩 레벨들을 가질 수 있으며, 쉘로우 레벨(shallow level) 트랩(Ea)의 경우, 딥 레벨 트랩(Eb)에 비하여 상대적으로 전도대(Ec)에 가깝게 위치할 수 있다. 딥 레벨 트랩(Eb)은 상대적으로 가전도대(Ev)와 전도대(Ec) 사이의 중간 에너지 레벨(E1 /2)에 가깝게 위치하는 트랩일 수 있다. 딥 레벨 트랩(Eb)은 예를 들어, 중간 에너지 레벨(E1 /2)을 중심으로 밴드갭 에너지의 절반에 해당하는 범위 내의 에너지 레벨에 위치할 수 있다. 예를 들어, 딥 레벨 트랩(Eb)은 전도대(Ec)로부터 약 1.5 내지 3.5 eV의 깊이에 위치할 수 있으며, 중간 에너지 레벨(E1 /2)을 기준으로 전도대(Ec) 쪽으로 더 넓게 형성될 수 있으나, 이에 한정되지는 않는다. 쉘로우 레벨 트랩(Ea)의 경우, 트랩된 전하를 제거하기 위하여 필요한 에너지(ΔE1)가 상대적으로 작아, 터널링층(162) 또는 블록킹층(166)으로 전하가 이동되기 쉬울 수 있다. 반면, 딥 레벨 트랩(Eb)의 경우, 전하를 트랩 사이트로부터 제거하기 위해서는 상대적으로 더 큰 에너지(ΔE2)가 필요할 수 있다. 따라서, 전하 저장층(164)에 딥 레벨 트랩(Eb)이 상대적으로 많은 경우, 프로그램 전하 손실(charge loss)을 방지할 수 있으며 리텐션 특성이 향상될 수 있다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 장치의 게이트 유전층의 구조를 도시하는 단면도들이다. 도 6a 내지 도 6c는 도 3의 확대도에 대응되는 영역들을 도시한다.
도 6a를 참조하면, 게이트 유전층(160c)은 터널링층(162), 전하 저장층(164a, 164b) 및 블록킹층(166)을 포함할 수 있다. 전하 저장층(164a, 164b)은 서로 이격되어 배치되는 제1 층(164a) 및 제2 층(164b)을 포함할 수 있으며, 제1 층(164a)과 제2 층(164b)의 사이에는 불순물 제공층(170R)이 배치될 수 있다.
불순물 제공층(170R)은 전하 저장층(164a, 164b)에 도핑 원소를 제공하기 위한 층으로, 제조 공정 중에 도핑 원소를 포함하는 물질이 전하 저장층(164a, 164b)으로 확산된 후 잔존하는 층일 수 있다. 불순물 제공층(170R)은 전하 저장층(164a, 164b)의 중심부에 배치될 수 있으며, 불순물 제공층(170R)으로부터 도핑 원소가 확산되어 전하 저장층(164a, 164b)이 도핑될 수 있다. 따라서, 전하 저장층(164a, 164b) 내에서 도핑 원소의 농도는 불순물 제공층(170R)과 접하는 영역에서 가장 높을 수 있으며, 도 4a와 동일하거나 유사한 분포를 가질 수 있다.
불순물 제공층(170R)은 예를 들어, SiCN, SiBN, LaO, HfO, ZrO, AlO 및 YO 중 어느 하나일 수 있다. 불순물 제공층(170R)이 SiCN이고 전하 저장층(164a, 164b)이 실리콘 질화물인 경우, 불순물 제공층(170R)은 전하 저장층(164a, 164b)에 탄소(C)를 제공할 수 있다. 불순물 제공층(170R)이 LaO, HfO, ZrO, AlO 및 YO 와 같은 고유전율 물질인 경우, 전하 저장층(164a, 164b)에 상기 고유전율 물질을 이루는 금속 원소를 제공할 수 있다. 또한, 이 경우, 전하 저장층(164a, 164b)에 상기 고유전율 물질을 이루는 산소(O)도 함께 확산되어 제공될 수 있다. 예시적인 실시예들에서, 불순물 제공층(170R)을 이루는 상기 고유전율 물질은, 통상적으로 사용되는 화학양론(stoichiometry)적 조성이 아닌 비화학양론적(non-stiochiometric) 조성일 수 있다. 즉, 불순물 제공층(170R)은 금속 원소와 산소로 구성되는 화합물에서 금속 원소와 산소의 열역학적으로 안정적인 양적 관계를 이루지 않는 조성을 가질 수 있으나, 이에 한정되지는 않는다.
불순물 제공층(170R)은 제조 공정 중에 일부 물질이 전하 저장층(164a, 164b)으로 확산된 후 잔존하는 층이므로, 불순물 제공층(170R)은 최초에 형성된 두께보다 작은 두께를 가질 수 있다. 불순물 제공층(170R)의 두께(T3)는 10 Å보다 작을 수 있으며, 예를 들어, 약 3 Å 내지 7 Å일 수 있다. 불순물 제공층(170R)의 두께가 상대적으로 큰 경우, 불순물 제공층(170R)을 따라서 전하의 전기적 경로(path)가 형성될 수 있으므로, 상대적으로 작은 두께를 갖도록 형성될 수 있다.
도 6b를 참조하면, 게이트 유전층(160d)은 터널링층(162), 전하 저장층(164) 및 블록킹층(166)을 포함할 수 있다. 터널링층(162)과 전하 저장층(164)의 사이에는 불순물 제공층(170R)이 배치될 수 있다. 불순물 제공층(170R)은 전하 저장층(164)의 두께 방향에서의 일단에 배치될 수 있으며, 불순물 제공층(170R)으로부터 도핑 원소가 확산되어 전하 저장층(164)이 도핑될 수 있다. 따라서, 전하 저장층(164) 내에서 도핑 원소의 농도는 불순물 제공층(170R)과 접하는 영역에서 가장 높을 수 있으며, 도 4b와 동일하거나 유사한 분포를 가질 수 있다.
도 6c를 참조하면, 게이트 유전층(160e)은 터널링층(162), 전하 저장층(164) 및 블록킹층(166)을 포함할 수 있다. 전하 저장층(164)과 블록킹층(166)의 사이에는 불순물 제공층(170R)이 배치될 수 있다. 불순물 제공층(170R)은 전하 저장층(164)의 두께 방향에서의 일단에 배치될 수 있으며, 도 6b의 실시예에서와 달리 블록킹층(166)과 인접하는 측면에 배치될 수 있다. 따라서, 전하 저장층(164) 내에서 도핑 원소의 농도는 불순물 제공층(170R)과 접하는 영역에서 가장 높을 수 있으며, 도 4c와 동일하거나 유사한 분포를 가질 수 있다.
도 7a 내지 도 7i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 7a 내지 도 7i에서는, 도 1의 사시도에서 x-z 단면에 대응되는 영역이 도시될 수 있다.
도 7a를 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
희생층들(110)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(110)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
도 7b를 참조하면, 스트링 절연층(103)을 형성하고, 수직 방향으로 기판(101)까지 연장되는 채널들(CH)을 형성할 수 있다.
스트링 절연층(103)은, 별도의 마스크층을 이용하여, 최상부로부터 소정 개수의 희생층들(110) 및 층간 절연층들(120)을 제거함으로써 형성할 수 있다. 희생층들(110) 및 층간 절연층들(120)이 제거된 영역에 절연 물질을 증착하여, 스트링 절연층(103)을 형성할 수 있다. 스트링 절연층(103)은 희생층들(110)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있으며, 예를 들어, 층간 절연층(120)과 동일한 물질로 이루어질 수 있다.
채널들(CH)은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널들(CH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 채널들(CH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다음으로, 채널들(CH) 내에, 에피택셜층(105)을 형성할 수 있다. 에피택셜층(105)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(105)은 단일층 또는 복수의 층으로 이루어질 수 있으며, 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다.
다음으로, 도 7c 내지 도 7h를 참조하면, 게이트 유전층(160)(도 1 참조)을 형성할 수 있다. 도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법 중 일부 단계들을 설명하기 위한 흐름도이며, 이하에서는 도 8을 함께 참조한다.
도 7c 및 도 8을 참조하면, 채널들(CH) 내에 전하 저장층(164)(도 1 참조)의 제1 층(164a)을 형성하고(S110), 제1 층(164a) 상에 불순물 제공층(170)을 형성(S120)할 수 있다.
전하 저장층(164)의 제1 층(164a) 및 불순물 제공층(170)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성할 수 있다. 제1 층(164a) 및 불순물 제공층(170)은 최상부의 층간 절연층(129) 상에도 형성될 수 있으나, 생략하고 도시하였다.
제1 층(164a)은 목적하는 전하 저장층(164)의 총 두께의 절반 이하의 두께로 형성할 수 있다. 불순물 제공층(170)은 전하 저장층(164)에 C, B, La, Hf, Zr, Al 및 Y 중 적어도 하나의 도핑 원소를 제공하기 위한 층으로, 예를 들어, SiCN, SiBN, LaO, HfO, ZrO, AlO 및 YO 중 적어도 하나일 수 있다. 불순물 제공층(170)을 이루는 물질은 후속에서 전하 저장층(164)으로 확산되어 최종적으로 잔존하지 않거나 두께가 감소될 수 있다. 따라서, 본 단계에서, 불순물 제공층(170)의 두께(T4)는 최종 구조에서의 두께, 예를 들어, 도 6a의 실시예에서의 불순물 제공층(170)의 두께(T3)보다 두꺼울 수 있다.
예시적인 실시예들에서, 블록킹층(166)(도 1 참조)의 일부가 채널들(CH)을 따라 기판(101)에 수직하게 연장되는 경우, 본 단계에서 제1 층(164a)의 형성 전에 먼저 형성될 수 있다. 예를 들어, 도 2a 및 도 2b를 참조하여 상술한 실시예에서, 제1 블록킹층(166a) 및 블록킹층(166c)은 본 단계에서 제1 층(164a)의 형성 전에 형성될 수 있다.
도 7d 및 도 8을 참조하면, 불순물 제공층(170) 상에 전하 저장층(164)의 제2 층(164b)을 형성(S130)할 수 있다. 이에 의해, 전하 저장층(164)의 제1 층(164a)과 제2 층(164b)의 사이에 불순물 제공층(170)이 제공될 수 있다.
제2 층(164b)은 ALD 또는 CVD를 이용하여 형성할 수 있다. 제2 층(164b)은 제1 층(164a)과 함께 전하 저장층(164)을 이루게 되므로, 목적하는 전하 저장층(164)의 총 두께의 절반 이하의 두께로 형성할 수 있다.
도 7e 및 도 8을 참조하면, 전하 저장층(164)의 제2 층(164b) 상에 터널링층(162)을 형성(S140)할 수 있다.
터널링층(162)은 ALD 또는 CVD를 이용하여 형성할 수 있다. 터널링층(162)의 두께는 전하 저장층(164)의 제1 층(164a) 및 제2 층(164b)의 두께의 합과 동일하거나 작을 수 있으나, 이에 한정되지는 않는다.
도 7f 및 도 8을 참조하면, 터널링층(162) 상에 채널 영역(140)을 형성하고(S150), 채널들(CH) 내에 채널 절연층(155) 및 채널 패드(150)를 형성할 수 있다.
채널 영역(140)은 터널링층(162)과 접하도록 형성될 수 있다. 채널 절연층(155)은 채널들(CH)을 매립하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라서는, 채널 절연층(155)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다. 채널 패드(150)는 도전성 물질로 이루어질 수 있다. 채널 패드(150)는 채널 영역(140)과 전기적으로 연결될 수 있으며, 채널 영역(150)을 상부의 비트 라인과 전기적으로 연결할 수 있다.
도 7g를 참조하면, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 노출된 희생층들(110)을 제거할 수 있다.
개구부(OP)의 형성 전에, 최상부의 층간 절연층(129) 및 채널 패드(150) 상에 추가로 절연층을 형성하여, 채널 패드(150) 및 그 하부의 채널 영역(140) 등의 손상을 방지할 수도 있다. 개구부(OP)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다. 개구부(OP)는 y 방향으로 연장되는 트랜치 형태로 형성될 수 있다. 희생층들(110)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있으며, 상기 측면 개구부들을 통해 채널들(CH) 내의 게이트 유전층(160)의 일부, 예를 들어 전자 저장층(164)의 제1 층(164a)의 측벽들이 노출될 수 있다.
도 7h 및 도 8을 참조하면, 상기 측면 개구부들을 통해 노출된 제1 층(164a) 상에 블록킹층(166)을 형성(S160)하고, 블록킹층(166)의 결정화를 위한 열처리(S170)를 수행할 수 있다.
블록킹층(166)은 제1 층(164a)의 채널(CH) 외측으로 노출된 일면인 하면 상에 형성될 수 있으며, ALD 또는 CVD를 이용하여 형성할 수 있다. 블록킹층(166)은 고유전율 물질로 이루어질 수 있으며, 블록킹층(166)의 결정화를 위한 열처리 공정이 수행될 수 있다. 상기 열처리 공정은 예를 들어, 600 ℃ 내지 1100 ℃의 범위의 온도에서 수행될 수 있다. 본 열처리 공정에 의해 불순물 제공층(170)에 포함된 도핑 원소들이 인접한 전하 저장층(164)의 제1 층(164a) 및 제2 층(164b)으로 확산될 수 있다. 다만, 도핑 원소의 확산은 본 단계에만 한정되어 이루어지는 것은 아니며, 실시예들에 따라, 확산을 위한 별도의 열처리를 수행함으로써 확산이 이루어질 수도 있다. 또는, 본 단계 이전 또는 이후의 고온 공정 단계들에서 도핑 물질의 적어도 일부가 확산될 수도 있다.
본 실시예의 경우, 상기 열처리 공정 이후에, 불순물 제공층(170)이 모두 전하 저장층(164)으로 확산되어 별도의 층으로 잔존하지 않을 수 있다. 이에 따라, 전하 저장층(164)은 제1 층(164a) 및 제2 층(164b)이 하나로 연결되어 하나의 층을 이룰 수 있다. 이 경우, 전하 저장층(164)은 불순물 제공층(170)에 의해 제1 층(164a)과 제2 층(164b)의 두께의 합보다 증가된 두께를 가질 수 있으나, 이에 한정되지는 않는다. 도 6a를 참조하여 상술한 실시예의 경우, 상기 열처리 공정 이후에도 불순물 제공층(170)의 일부가 잔존하는 경우에 해당할 수 있다.
도 7i를 참조하면, 상기 측면 개구부들 내에 게이트 전극(130)을 형성할 수 있다.
게이트 전극(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극(130)을 형성한 후, 상기 측면 개구부들 내에만 게이트 전극(130)이 배치되도록, 개구부(OP) 내에 형성된 블록킹층(166) 및 게이트 전극(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수 있다. 예시적인 실시예들에서, 개구부(OP)를 향하여 게이트 전극(130)보다 층간 절연층(120)이 돌출된 구조가 형성될 수도 있다.
다음으로, 도 1을 함께 참조하면, 개구부(OP) 내에 소스 절연층(180) 및 소스 도전층(185)을 형성할 수 있다. 소스 절연층(180)은 절연 물질을 형성하고 기판(101)의 상면이 노출되도록 기판(101) 상에서 절연 물질을 제거하여 스페이서 형태로 제조될 수 있다. 소스 도전층(185)은 소스 절연층(180) 내에 도전성 물질을 증착하여 형성할 수 있다. 이후에, 채널 패드들(150) 상에 콘택 플러그들 및 비트 라인과 같은 배선 구조들을 더 형성할 수 있다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법 중 일부 단계를 개략적으로 나타내는 단면도들이다.
도 9a를 참조하면, 채널들(CH) 내에 전하 저장층(164)을 형성하고, 전하 저장층(164) 상에 불순물 제공층(170)을 형성할 수 있다.
본 실시예의 경우, 도 7c를 참조하여 상술한 실시예에서와 달리, 전하 저장층(164)의 일부가 아닌 전부가 형성되고, 전하 저장층(164) 상에 불순물 제공층(170)을 형성할 수 있다. 이후에는 불순물 제공층(170) 상에 터널링층(162)이 형성될 수 있으며, 도 7e 내지 도 7i를 참조하여 상술한 공정들이 동일하게 수행될 수 있다. 본 실시예의 제조 방법에 따르면, 전하 저장층(164)은 도 4b와 같은 도핑 원소의 농도 분포를 가질 수 있다. 또한, 도 7h를 참조하여 설명한 열처리 공정 중에, 불순물 제공층(170)이 잔존하는 경우, 도 6b의 실시예와 같은 구조를 가질 수 있다.
도 9b를 참조하면, 채널들(CH) 내에 불순물 제공층(170)을 형성하고, 불순물 제공층(170) 상에 전하 저장층(164)을 형성할 수 있다.
본 실시예의 경우, 도 7c를 참조하여 상술한 실시예에서와 달리, 채널들(CH) 내에 불순물 제공층(170)이 먼저 형성된 후, 전하 저장층(164)을 형성할 수 있다. 이후에는 전하 저장층(164) 상에 터널링층(162)이 형성될 수 있으며, 도 7e 내지 도 7i를 참조하여 상술한 공정들이 동일하게 수행될 수 있다. 본 실시예의 제조 방법에 따르면, 전하 저장층(164)은 도 4c와 같은 도핑 원소의 농도 분포를 가질 수 있다. 또한, 도 7h를 참조하여 설명한 열처리 공정 중에, 불순물 제공층(170)이 잔존하는 경우, 도 6c의 실시예와 같은 구조를 가질 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11은 예시적인 실시예들에 따른 전하 저장층 내의 도핑 원소의 농도 분포를 설명하기 위한 그래프들이다.
도 10를 참조하면, 반도체 장치(200)는, 기판(201), 기판(201) 내의 소스/드레인 영역(205), 기판 상의 게이트 유전층(260) 및 게이트 유전층(260) 상의 게이트 전극(230)을 포함할 수 있다. 또한, 반도체 장치(200)는 게이트 유전층(260) 및 게이트 전극(230)의 측벽에 배치되는 스페이서층(280)을 더 포함할 수 있다. 반도체 장치(200)는 탑 게이트(top gate)형의 박막 트랜지스터일 수 있으며, 전하 트랩형 트랜지스터일 수 있다. 예시적인 실시예들에서, 반도체 장치(200)와 같은 구조의 메모리 셀이 기판(201) 상에 복수 개로 배열되어 메모리 셀 스트링을 이룰 수도 있다.
기판(201)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 소스/드레인 영역(205)은 게이트 유전층(260) 및 게이트 전극(230)의 양 측에서 기판(201) 내에 위치할 수 있다. 소스/드레인 영역(205)은 p-형 또는 n-형 불순물을 포함할 수 있다. 게이트 전극(230)은 금속 물질, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 스페이서층(280)는 후속에서 형성되는 층들과의 절연 및 보호를 위해 배치되며, 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
게이트 유전층(260)은 게이트 전극(230)과 기판(201)의 사이에 배치될 수 있다. 게이트 유전층(260)은 기판(201)로부터 순차적으로 적층된 터널링층(262), 전하 저장층(264), 및 블록킹층(266)을 포함할 수 있다. 게이트 유전층(260)을 이루는 터널링층(262), 전하 저장층(264), 및 블록킹층(266) 각각은 단일층 또는 복수의 층들로 이루어질 수 있다.
터널링층(262)은 F-N 터널링 방식으로 전하를 전하 저장층(264)으로 터널링시킬 수 있다. 터널링층(262)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 블록킹층(266)은 고유전율 물질을 포함할 수 있다. 전하 저장층(264)은 실리콘 질화물로 이루어진 전하 트랩층일 수 있다. 전하 저장층(264)은 딥 레벨 트랩을 형성하는 적어도 하나의 도핑 원소를 포함할 수 있다. 상기 도핑 원소는 C, B, La, Hf, Zr, Al 및 Y 중 적어도 하나일 수 있으며, 전하 저장층(264) 내에서 전하 저장층(264)의 두께 방향을 따라 불균일하게 분포할 수 있다.
도 11을 참조하면, 전하 저장층(264) 내에서 상기 도핑 원소가 최대 농도(Cmax)를 갖는 위치는 실시예들에 따라 다를 수 있으며, 이에 따라 농도 분포도 다를 수 있다. 최대 농도(Cmax)를 갖는 위치는, y 방향을 따라 전하 저장층(264)의 중심부이거나 전하 저장층(264)의 일단일 수 있다. 전하 저장층(264)의 중심부에서 최대 농도(Cmax)를 갖는 경우, 상기 중심부로부터 양단을 따라 상기 도핑 원소의 농도가 감소할 수 있다. 상기 중심부는 전하 저장층(264)의 약 절반의 두께를 갖는 영역에 해당할 수 있으나, 이에 한정되지는 않는다. 전하 저장층(264)의 일단에서 최대 농도(Cmax)를 갖는 경우, 상기 도핑 원소의 농도는 y 방향에서의 타단으로 향하면서 감소할 수 있다. 이 경우, 전하 저장층(264) 내에서 상기 도핑 원소의 농도는 터널링층(262)과 인접한 영역에서 최대 농도(Cmax)를 갖거나, 블록킹층(266)과 인접한 영역에서 최대 농도(Cmax)를 가질 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 12를 참조하면, 반도체 장치(300)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 1을 참조하여 상술한 것과 같이, 기판(101), 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)을 관통하도록 배치되는 채널들(CH) 및 게이트 유전층(160)을 포함할 수 있다. 게이트 유전층(160)은 도핑 원소를 포함하는 전하 저장층(164)(도 1 참조)을 포함할 수 있으며, 상기 도핑 원소는 C, B, La, Hf, Zr, Al 및 Y 중 적어도 하나일 수 있다. 본 실시예에서, 메모리 셀 영역(CELL)은 도 1의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않으며, 본 명세서에서 설명한 다양한 실시예들에 따른 구조를 가질 수 있다.
주변 회로 영역(PERI)은, 기저 기판(301), 기저 기판(301) 상에 배치된 회로 소자들(330), 콘택 플러그들(350) 및 배선 라인들(360)을 포함할 수 있다.
기저 기판(301)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(301)은 소자분리층들(310)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(305)이 배치될 수 있다. 기저 기판(301)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자들(330)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(330)은 회로 게이트 절연층(332), 스페이서층(334) 및 회로 게이트 전극(335)을 포함할 수 있다. 회로 게이트 전극(335)의 양 측에서 기저 기판(301) 내에는 소스/드레인 영역들(305)이 배치되어, 회로 소자(330)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(340)이 기저 기판(301) 상에서 회로 소자(330) 상에 배치될 수 있다. 콘택 플러그들(350)은 주변 영역 절연층들(340)을 관통하여 소스/드레인 영역들(305)에 연결될 수 있다. 콘택 플러그들(350)에 의해 회로 소자(330)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(335)에도 콘택 플러그들(350)이 연결될 수 있다. 배선 라인들(360)은 콘택 플러그들(350)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(300)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(301)과 동일한 크기를 갖거나, 기저 기판(301)보다 작게 형성될 수 있다. 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(330)의 x 방향에서의 일단은 회로 소자(330)와 전기적으로 연결될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판
105: 에피택셜층
110: 희생층
120: 층간 절연층
130: 게이트 전극
140: 채널 영역
150: 채널 패드
155: 채널 절연층
160: 게이트 유전층
162: 터널링층
164: 전하 저장층
166: 블록킹층
170: 불순물 제공층
180: 소스 절연층
185: 소스 도전층
105: 에피택셜층
110: 희생층
120: 층간 절연층
130: 게이트 전극
140: 채널 영역
150: 채널 패드
155: 채널 절연층
160: 게이트 유전층
162: 터널링층
164: 전하 저장층
166: 블록킹층
170: 불순물 제공층
180: 소스 절연층
185: 소스 도전층
Claims (10)
- 기판 상에 수직하게 적층되는 게이트 전극들;
상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 영역; 및
상기 채널 영역과 상기 게이트 전극들의 사이에 순차적으로 배치되는 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층을 포함하고,
상기 전하 저장층은 딥 레벨 트랩(deep level trap)을 형성하는 도핑 원소를 포함하고, 상기 도핑 원소는 상기 전하 저장층 내에서 두께 방향을 따라 불균일하게 분포하고,
상기 전하 저장층은 실리콘 질화물을 포함하고, 상기 도핑 원소의 최대 농도는 상기 전하 저장층의 질소(N) 농도의 2 at. % 내지 7 at. %의 범위인 반도체 장치.
- 제1 항에 있어서,
상기 도핑 원소는 C, B, La, Hf, Zr, Al 및 Y 중 적어도 하나인 반도체 장치.
- 제1 항에 있어서,
상기 도핑 원소는 상기 전하 저장층의 두께 방향에서의 중심부에서 가장 높은 농도를 갖고, 양단으로 향하면서 농도가 감소하는 반도체 장치.
- 제1 항에 있어서,
상기 도핑 원소는 상기 전하 저장층의 두께 방향에서의 일단에서 가장 높은 농도를 갖고, 타단으로 향하면서 농도가 감소하는 반도체 장치.
- 제1 항에 있어서,
상기 전하 저장층과 접하도록 배치되며, 상기 도핑 원소를 상기 전하 저장층에 제공하는 불순물 제공층을 더 포함하는 반도체 장치.
- 채널 영역의 상부에 배치되는 게이트 전극; 및
상기 채널 영역과 상기 게이트 전극의 사이에 순차적으로 배치되는 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층을 포함하고,
상기 전하 저장층은 딥 레벨 트랩을 형성하는 적어도 하나의 도핑 원소를 포함하고, 상기 도핑 원소는 C, B, La, Hf, Zr, Al 및 Y 중 적어도 하나이고,
상기 전하 저장층은 실리콘 질화물을 포함하고, 상기 도핑 원소의 최대 농도는 상기 전하 저장층의 질소(N) 농도의 2 at. % 내지 7 at. %의 범위인 반도체 장치.
- 전하 저장층을 형성하는 단계;
상기 전하 저장층에 접촉되도록, 상기 전하 저장층에 딥 레벨 트랩을 형성하기 위한 도핑 원소를 포함하는 불순물 제공층을 형성하는 단계; 및
상기 불순물 제공층으로부터 상기 전하 저장층으로 상기 도핑 원소가 확산되도록 열처리를 수행하는 단계를 포함하고,
상기 도핑 원소는 C, B, La, Hf, Zr, Al 및 Y 중 적어도 하나이고,
상기 도핑 원소는 상기 불순물 제공층과 접하는 영역에서 최대 농도를 갖고,
상기 전하 저장층은 실리콘 질화물을 포함하고, 상기 도핑 원소의 상기 최대 농도는 상기 전하 저장층의 질소(N) 농도의 2 at. % 내지 7 at. %의 범위인 반도체 장치의 제조 방법.
- 제7 항에 있어서,
상기 전하 저장층을 형성하는 단계는,
상기 전하 저장층의 제1 층을 형성하는 단계; 및
상기 전하 저장층의 제2 층을 형성하는 단계를 포함하고,
상기 불순물 제공층은 상기 제1 층 상에 형성되고, 상기 제2 층은 상기 불순물 제공층 상에 형성되는 반도체 장치의 제조 방법.
- 제7 항에 있어서,
상기 전하 저장층 또는 상기 불순물 제공층 상에 블록킹층을 형성하는 단계를 더 포함하고,
상기 열처리는 상기 블록킹층을 결정화하기 위한 열처리인 반도체 장치의 제조 방법.
- 제7 항에 있어서,
상기 불순물 제공층은 SiCN, SiBN, LaO, HfO, ZrO, AlO 및 YO 중 적어도 하나인 반도체 장치의 제조 방법.
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