CN114144895A - 半导体装置 - Google Patents
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Abstract
半导体装置具备电荷储存膜、电极、第一阻挡膜以及第二阻挡膜。第一阻挡膜设于电荷储存膜与电极之间。第二阻挡膜设于第一阻挡膜与电荷储存膜之间。此外，第一阻挡膜为包含钽的氧化膜，第一阻挡膜的介电常数比第二阻挡膜的介电常数大。
Description
技术领域
本公开涉及一种半导体装置。
背景技术
已知在闪存等半导体装置中，存在一种为了提高集成度而三维地配置存储单元的构造。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2015/0155297号说明书
发明内容
发明所要解决的问题
本公开提供一种能抑制电极与电荷储存膜之间的电子的漏泄的半导体装置。
用于解决问题的方案
本公开的一个方案的半导体装置具备电荷储存膜、电极、第一阻挡膜以及第二阻挡膜。第一阻挡膜设于电荷储存膜与电极之间。第二阻挡膜设于第一阻挡膜与电荷储存膜之间。此外，第一阻挡膜为包含钽的氧化膜，第一阻挡膜的介电常数比第二阻挡膜的介电常数大。
发明效果
根据本公开的各种方面和实施方式，能抑制电极与电荷储存膜之间的电子的漏泄。
附图说明
图1是表示本公开的第一实施方式中的半导体装置的一个例子的概略剖视图。
图2是表示图1中的区域A的部分的构造的一个例子的局部放大图。
图3是表示各种膜的特性的一个例子的图。
图4是表示半导体装置的制造过程的一个例子的图。
图5是表示半导体装置的制造过程的一个例子的图。
图6是表示半导体装置的制造过程的一个例子的图。
图7是表示半导体装置的制造过程的一个例子的图。
图8是表示半导体装置的制造过程的一个例子的图。
图9是表示半导体装置的制造过程的一个例子的图。
图10是表示半导体装置的制造过程的一个例子的图。
图11是表示比较例1中的区域A的部分的构造的局部放大图。
图12是表示比较例2中的区域A的部分的构造的局部放大图。
图13是表示图12所示的构造中的能级的关系的一个例子的图。
图14是表示图2所示的构造中的能级的关系的一个例子的图。
图15是表示第二实施方式中的区域A的部分的构造的一个例子的局部放大图。
图16是表示图15所示的构造中的能级的关系的一个例子的图。
图17是表示第三实施方式中的区域A的部分的构造的一个例子的局部放大图。
图18是表示图17所示的构造中的能级的关系的一个例子的图。
图19是表示第一实施方式中的区域A的部分的构造的其他例子的局部放大图。
具体实施方式
以下，基于附图对公开的半导体装置的实施方式进行详细说明。需要说明的是，所公开的半导体装置并不受以下的实施方式限定。
例如，在对三维地配置有存储单元的半导体装置进行制造的情况下，制造交替地层叠有绝缘膜和牺牲膜的构造物，在供位线配置的位置沿绝缘膜和牺牲膜的层叠方向形成贯通绝缘膜和牺牲膜的贯通孔。然后，在贯通孔的侧壁层叠阻挡膜、电荷储存膜以及绝缘膜，在贯通孔内埋入成为与位线连接的沟道的电极材料。
然后，通过湿蚀刻去除牺牲膜，由此，在绝缘层之间形成孔。然后，在孔内层叠氧化铝和氮化钛。然后，在层叠有氮化钛的孔内埋入成为与字线连接的电极的钨。
再者，当半导体装置进一步高度集成时，绝缘层之间的孔的CD(CriticalDimension：关键尺寸)变小。由于需要在孔内层叠氧化铝和氮化钛，因此，若孔的CD变小，则电极的CD变小。若电极的CD变小，则电极的电阻值变大，功耗、发热会增加。
因此，可以考虑在将电极的材料设为钨以外的金属的基础上，去掉氮化钛的层，将层叠于绝缘层之间的孔的氧化铝配置于供位线形成的贯通孔侧。由此，能增大形成于绝缘层之间的孔的电极的CD。
但是，就氧化铝而言，由用于湿蚀刻的磷酸实现的蚀刻速率高。因此，需要在牺牲膜与氧化铝之间夹存对磷酸的耐受性高的氧化硅等的膜。
但是，在像这样的构造的半导体装置中存在以下问题：在去除牺牲膜后所形成的电极与电荷储存膜之间的电子的漏泄大。因此，本公开提供一种能抑制电极与电荷储存膜之间的电子的漏泄的技术。
(第一实施方式)
[半导体装置10的构造]
图1是表示本公开的第一实施方式中的半导体装置10的一个例子的概略剖视图。例如，如图1所示，半导体装置10具有例如体硅等的基板100。在基板100上沿图1的z方向交替地层叠有多个层间绝缘膜102和多个电极104。在本实施方式中，层间绝缘膜102例如为氧化硅(SiO2)，电极104例如为除钨以外的金属。电极104作为字线的栅极电极发挥功能。
在交替地层叠的层间绝缘膜102和电极104之上隔着覆盖层130而设有位线152。此外，在基板100设有共源区域140，在共源区域140上设有由绝缘物构成的间隔物142和元件分离绝缘膜144。
此外，在基板100上设有例如由单晶硅等形成的半导体图案106，在半导体图案106之上设有沿图1的z方向延伸的柱状构造物107。柱状构造物107具有Hi－k(高介电常数)膜110、阻挡膜112、电荷储存膜114、绝缘膜116、沟道118、绝缘体120、焊盘122以及接触件150。
沟道118例如由多晶硅等形成为例如圆筒状地沿图1的z方向延伸。沟道118的下表面经由半导体图案106与基板100电连接。此外，沟道118的上部与焊盘122电连接。
绝缘体120例如为氧化硅，埋入于由沟道118的内壁形成的空间内。在绝缘体120上设有焊盘122。在沟道118的周围隔着例如氧化硅等的绝缘膜116而设有例如由氮化硅等形成的电荷储存膜114。
在电荷储存膜114的周围隔着阻挡膜112而设有Hi－k膜110。即，Hi－k膜110设于电极104与电荷储存膜114之间，阻挡膜112设于Hi－k膜110与电荷储存膜114之间。在本实施方式中，Hi－k膜110为包含钽和硅的氧化膜。此外，在本实施方式中，Hi－k膜110的介电常数比阻挡膜112的介电常数大。Hi－k膜110为第一阻挡膜的一个例子，阻挡膜112为第二阻挡膜的一个例子。
图2是表示图1中的区域A的部分的构造的一个例子的局部放大图。例如，如图2所示，在电极104与电荷储存膜114之间设置Hi－k膜110和阻挡膜112。阻挡膜112设于比Hi－k膜110靠电荷储存膜114侧。将本实施方式中的电极104的CD定义为W1。
在本实施方式中，阻挡膜112中包括阻挡膜1120和阻挡膜1121。阻挡膜1120为第三阻挡膜的一个例子，阻挡膜1121为第四阻挡膜的一个例子。阻挡膜1120配置于Hi－k膜110与阻挡膜1121之间。在本实施方式中，阻挡膜1120例如由氧化铝所构成的材料形成。此外，阻挡膜1121例如由氧化硅所构成的材料形成。
此外，在本实施方式中，阻挡膜1120在成膜后通过在高温(例如1000℃)下退火而成为结晶性的膜。此外，在本实施方式中，阻挡膜1121为非晶质的膜。通过Hi－k膜110、阻挡膜1120以及阻挡膜1121来抑制电极104与电荷储存膜114之间的电子的漏泄。
在此，Hi－k膜110中包含钽，钽具有导电性。因此，有时电流会从隔着层间绝缘膜102而邻接的别的电极104经由Hi－k膜110而漏泄。因此，在本实施方式中，在Hi－k膜110内含有电阻值比钽的电阻值高的硅。
此外，例如参照图3，氧化硅的介电常数为3.9，氧化钽的介电常数为50，退火后的氧化铝的介电常数约为9。在Hi－k膜110内，硅的含量越多，Hi－k膜110的介电常数越接近氧化硅的介电常数。在Hi－k膜110中，当硅的含量成为钽的含量的8倍以上时，Hi－k膜110的介电常数成为9以下。在本实施方式的Hi－k膜110中，硅的含量比钽的含量的8倍少。由此，能使Hi－k膜110的介电常数比阻挡膜112的介电常数大。
[半导体装置10的制造过程]
接着，参照图4至图10对半导体装置10的制造过程进行说明。图4至图10是表示半导体装置的制造过程的一个例子的图。
首先，例如，如图4所示，准备在半导体装置10上沿图4的z方向交替地层叠有层间绝缘膜102和牺牲膜201的构造物200。在本实施方式中，牺牲膜201例如为氮化硅。
接着，例如，如图5所示，在构造物200的供柱状构造物107形成的位置通过干蚀刻等形成孔20。然后，通过CVD(Chemical Vapor Deposition：化学气相沉积)等在孔20的底部层叠半导体图案106。
接着，例如，如图6所示，在孔20的侧壁例如通过ALD(Atomic Layer Deposition：原子层沉积)来层叠Hi－k膜110、阻挡膜112、电荷储存膜114以及绝缘膜116，通过热CVD来层叠沟道118。在本实施方式中，阻挡膜112中包括阻挡膜1120和阻挡膜1121。在层叠Hi－k膜110后，阻挡膜1120例如通过ALD而层叠于Hi－k膜110上，并且在例如1000℃的气氛中退火并结晶化。阻挡膜1121例如通过ALD层叠于结晶化了的阻挡膜1120上。
在ALD中，通过多次反复进行包括吸附工序、第一吹扫工序、反应工序以及第二吹扫工序的ALD循环来层叠目标的膜。在吸附工序中，向成为成膜对象的区域的表面供给前体气体，由此使前体气体的分子吸附于成膜对象的区域。在第一吹扫工序中，通过向成膜对象的区域的表面供给惰性气体来去除过度吸附的前体气体的分子。在反应工序中，向成膜对象的区域的表面供给反应气体，由此使吸附于成膜对象的区域的表面的前体气体的分子与反应气体的分子发生反应，形成目标的膜。在第二吹扫工序中，通过向成膜对象的区域供给惰性气体来去除过度供给的反应气体的分子。
通过执行一次ALD循环来将原子层一层的量的目标的膜层叠于成膜对象的区域。因此，能通过控制ALD循环的反复次数来高精度地控制成膜的膜的厚度。
Hi－k膜110为包含钽和硅的氧化膜，硅的含量比钽的含量的8倍少。在本实施方式中，通过以下方式来控制Hi－k膜110所包含的钽与硅的比：控制例如通过ALD来成膜的氧化钽的膜厚与例如通过ALD来成膜的氧化硅的膜厚的比。在Hi－k膜110的成膜中，以使氧化硅成膜时的ALD循环的反复次数比氧化钽成膜时的ALD循环的反复次数的8倍少的方式进行控制。例如也可以是，在Hi－k膜110的成膜中，每次交替地执行氧化硅成膜时的ALD循环和氧化钽成膜时的ALD循环。Hi－k膜110的膜厚例如为0.5[nm]～1[nm]。
在通过ALD对氧化钽进行成膜时，例如使用PET(PentaEthoxy Tantalum：五乙氧基钽)的气体作为前体气体，例如使用O2气体的等离子体作为反应气体，例如使用N2气体作为惰性气体。此外，在通过ALD对氧化硅进行成膜时，例如使用HCD(HexaChloro Disilane：六氯乙硅烷)的气体作为前体气体，例如使用O2气体的等离子体作为反应气体，例如使用N2气体作为惰性气体。
此外，在通过ALD对由氧化铝构成的阻挡膜1120进行成膜时，例如使用TMA(TriMethylAluminium：三甲基铝)的气体作为前体气体，例如使用O2气体的等离子体作为反应气体，例如使用N2气体作为惰性气体。在阻挡膜1120成膜后，构造物200在例如1000℃的空气中退火，而使阻挡膜1120结晶化。阻挡膜1120的膜厚例如为2[nm]～4[nm]。
此外，在通过ALD对由氧化硅构成的阻挡膜1121进行成膜时，例如使用HCD的气体作为前体气体，例如使用O2气体的等离子体作为反应气体，例如使用N2气体作为惰性气体。阻挡膜1121的膜厚例如为5[nm]～7[nm]。在通过ALD对电荷储存膜114进行成膜时，例如使用DCS(DiChloroSilane：二氯硅烷)的气体作为前体气体，例如使用NH3气体的等离子体作为反应气体，例如使用Ar气体作为惰性气体。电荷储存膜114的膜厚例如为3[nm]～5[nm]。
此外，在通过ALD对绝缘膜116进行成膜时，例如使用HCD的气体作为前体气体，例如使用O2气体的等离子体作为反应气体，例如使用N2气体作为惰性气体。此外，在通过热CVD对沟道118进行成膜时，使用甲硅烷(SiH4)或者乙硅烷(Si2H6)与H2气体的混合气体。
接着，例如，如图7所示，在层叠有沟道118的孔20内埋入绝缘体120，并且在绝缘体120上形成焊盘122。然后，在构造物200的上表面层叠氧化硅等的覆盖层130。
接着，例如，如图8所示，在供间隔物142和元件分离绝缘膜144设置的构造物200的位置通过干蚀刻等形成孔21。然后，通过使用了磷酸的湿蚀刻来去除配置于层间绝缘膜102之间的牺牲膜201。由此，在沿图8的z方向邻接的层间绝缘膜102之间形成CD为W1的孔22。
在此，参照图3，就由磷酸实现的蚀刻速率为与氧化硅相同程度或者该程度以下的膜种类而言，在图3所举例示出的膜种类之中为氧化钽。在图3所举例示出的膜种类之中除氧化钽以外的膜种类，其由磷酸实现的蚀刻速率比氧化硅的蚀刻速率大。因此，在图3所举例示出的膜种类之中，设于孔22的周围的材料需为具有对磷酸的耐受性的氧化硅、氧化钽或者其化合物。
在本实施方式中，Hi－k膜110为包含钽和硅的氧化物，因此，其由磷酸实现的蚀刻速率成为氧化钽的蚀刻速率与氧化硅的蚀刻速率的中间的蚀刻速率。因此，在通过使用磷酸的湿蚀刻去除牺牲膜201时，Hi－k膜110几乎未被刻蚀，能形成所期望的形状的孔22。
接着，例如像图9所示那样，经由孔21而将电极104的材料埋入至层间绝缘膜102之间。然后，例如像图10所示那样，通过干蚀刻等再次形成孔21并通过向孔21的底部注入磷等杂质来形成共源区域140。然后，在孔21的侧壁层叠间隔物142，将元件分离绝缘膜144埋入至层叠有间隔物142的孔21内。
接着，在焊盘122上形成接触件150，在覆盖层130上层叠位线152。位线152与接触件150电连接。由此，形成例如图1所示的半导体装置10。
[比较例1]
在此，对比较例1进行说明。图11是表示比较例1中的区域A的部分的构造的局部放大图。在比较例1中，在牺牲膜201与电荷储存膜114之间配置由氧化硅构成的阻挡膜162。
此外，在比较例1中，在通过湿蚀刻去除沿图11的z方向邻接的层间绝缘膜102之间的牺牲膜201后，在孔22的侧壁层叠由氧化铝构成的阻挡膜160。然后，在阻挡膜160之上层叠由氮化钛构成的阻隔膜161并在层叠有阻隔膜161的孔22内埋入由钨构成的电极104’的材料。
在比较例1中，在孔22内层叠阻挡膜160和阻隔膜161，因此，电极104’的CD成为比W1小的W2。当半导体装置10进一步高度集成时，作为孔22的CD的W1变小，作为电极104’的CD的W2也变小。当电极104’的CD变小时，电极104’的电阻值变大，半导体装置10的功耗、发热增加。
阻隔膜161是为了使由钨构成的电极104’在孔22内成长并且抑制钨的原子的扩散所需的膜。但是，若将由钨构成的电极104’替换为由钨以外的金属构成的电极104，则不需要阻隔膜161就能扩大电极104的CD。
而且，可以考虑例如像图12所示的比较例2那样，通过将阻挡膜160包括于柱状构造物107来将电极104的CD扩大至W1。图12是表示比较例2中的区域A的部分的构造的局部放大图。由此，与比较例1的电极104’相比，能将电极104的CD增大至W1并能降低半导体装置10的功耗、发热。
在此，参照图3，就氧化铝而言，由磷酸实现的蚀刻速率高。因此，当牺牲膜201与由氧化铝构成的阻挡膜160邻接时，在通过使用了磷酸的湿蚀刻去除牺牲膜201时，阻挡膜160也被刻蚀。因此，在比较例2中，需要在牺牲膜201与阻挡膜160之间夹存由氧化硅构成的阻挡膜170，其中，所述氧化硅由磷酸实现的蚀刻速率低。
在此，阻挡膜170、阻挡膜160以及阻挡膜162的能级的关系例如成为图13那样。图13是表示图12所示的构造中的能级的关系的一个例子的图。，介电常数越低，能障的高度就越随着远离电极104而急剧地降低。例如像图3所示那样，氧化硅的介电常数为3.9，退火后的氧化铝的介电常数约为9。因此，与由氧化铝构成的阻挡膜160相比，由氧化硅构成的阻挡膜170和阻挡膜162的障壁的高度随着远离电极104而急剧地降低。由此，在比较例2的构造中，在电极104与电荷储存膜114之间仅存在阻挡膜170的薄的障壁，在电极104与电荷储存膜114之间的电子的漏泄变大。
与此相对，在本实施方式的半导体装置10中，例如像图2所示那样，在电极104与电荷储存膜114之间设有Hi－k膜110、阻挡膜1120以及阻挡膜1121。Hi－k膜110为包含钽和硅的氧化膜，Hi－k膜110的介电常数比由氧化铝构成的阻挡膜1120的介电常数大。此外，由氧化铝构成的阻挡膜1120的介电常数比由氧化硅构成的阻挡膜1121的介电常数大。
因此，Hi－k膜110、阻挡膜1120以及阻挡膜1121的能级的关系例如为图14那样。图14是表示图2所示的构造中的能级的关系的一个例子的图。Hi－k膜110的介电常数比由氧化铝构成的阻挡膜1120的介电常数大，因此，与阻挡膜1120相比，在Hi－k膜110中，其与远离电极104相伴的障壁的高度的降低更平缓。此外，由氧化铝构成的阻挡膜1120的介电常数比由氧化硅构成的阻挡膜1121的介电常数大，因此，与阻挡膜1121相比，在阻挡膜1120中，其与远离电极104相伴的障壁的高度的降低更平缓。由此，例如像图14所示那样，在电极104与电荷储存膜114之间夹存Hi－k膜110、阻挡膜1120以及阻挡膜1121的障壁，抑制电极104与电荷储存膜114之间的电子的漏泄。
如此一来，能通过从电极104朝向电荷储存膜114按介电常数从高到低的顺序配置Hi－k膜110、阻挡膜1120以及阻挡膜1121来抑制电极104与电荷储存膜114之间的电子的漏泄。
此外，本实施方式中的Hi－k膜110为包含钽和硅的氧化膜，Hi－k膜110的介电常数控制为变得比由氧化铝构成的阻挡膜1120的介电常数大。因此，与比较例2相比，能增大配置于电极104与电荷储存膜114之间的膜的介电常数。当配置于电极104与电荷储存膜114之间的膜的介电常数变大时，能减小写入动作和读出动作中的动作电压。由此，使半导体装置10的进一步的低耗电化也成为可能。
以上，对第一实施方式进行了说明。如上所述，本实施方式中的半导体装置10具备电荷储存膜114、104、Hi－k膜110以及阻挡膜112。Hi－k膜110设于电荷储存膜114与电极104之间。阻挡膜112设于Hi－k膜110与电荷储存膜114之间。此外，Hi－k膜110包含氧化钽，Hi－k膜110的介电常数比阻挡膜112的介电常数大。由此，能抑制电极104与电荷储存膜114之间的电子的漏泄。
此外，在上述的第一实施方式中，在阻挡膜112中包括由氧化铝构成的阻挡膜1120和由氧化硅构成的阻挡膜1121。此外，阻挡膜1120配置于Hi－k膜110与阻挡膜1121之间。由此，Hi－k膜110、阻挡膜1120以及阻挡膜1121从电极104朝向电荷储存膜114按介电常数从高到低的顺序配置，能抑制电极104与电荷储存膜114之间的电子的漏泄。
此外，在上述的第一实施方式中，在Hi－k膜110中包含硅，在Hi－k膜110中，硅的含量比钽的含量的8倍少。由此，能使Hi－k膜110的介电常数比阻挡膜112的介电常数大。
(第二实施方式)
在上述的第一实施方式中，在电极104与电荷储存膜114之间配置有包含钽和硅的氧化膜即Hi－k膜110、由氧化铝构成的阻挡膜1120以及由氧化硅构成的阻挡膜1121。与此相对，在本实施方式中，也可以例如像图15所示那样，在电极104与电荷储存膜114之间配置包含钽和硅的氧化膜即Hi－k膜180以及由氧化硅构成的阻挡膜181。
图15是表示第二实施方式中的区域A的部分的构造的一个例子的局部放大图。在本实施方式中，Hi－k膜180的膜厚例如为3[nm]～5[nm]，阻挡膜181的膜厚例如为5[nm]～7[nm]，电荷储存膜114的膜厚例如为3[nm]～5[nm]。Hi－k膜180形成为与第一实施方式中的Hi－k膜110和阻挡膜1120的合计的厚度大致相同程度的厚度。Hi－k膜180为第一阻挡膜的一个例子，阻挡膜181为第二阻挡膜的一个例子。
参照图3，氧化钽的介电常数为50，氧化硅的介电常数为3.9。因此，只要在作为包含钽和硅的氧化膜的Hi－k膜180中包含一点钽，Hi－k膜180的介电常数就变得比氧化硅的介电常数大。因此，即使在本实施方式的半导体装置10中，Hi－k膜180和阻挡膜181也从电极104朝向电荷储存膜114按介电常数从高到低的顺序配置。
图16是表示图15所示的构造中的能级的关系的一个例子的图。Hi－k膜180的介电常数比由氧化硅构成的阻挡膜181的介电常数大，因此，与阻挡膜181相比，在Hi－k膜180中，其与远离电极104相伴的障壁的高度的降低更平缓。由此，在本实施方式中也能抑制电极104与电荷储存膜114之间的电子的漏泄。
(第三实施方式)
在上述的第一实施方式中，在电极104与电荷储存膜114之间配置有包含钽和硅的氧化膜即Hi－k膜110、由氧化铝构成的阻挡膜1120以及由氧化硅构成的阻挡膜1121。与此相对，在本实施方式中，也可以例如像图17所示那样，在电极104与电荷储存膜114之间配置包含钽和硅的氧化膜即Hi－k膜190以及由氧化铝构成的阻挡膜191。
图17是表示第三实施方式中的区域A的部分的构造的一个例子的局部放大图。在本实施方式中，Hi－k膜190的膜厚例如为0.5[nm]～1[nm]，阻挡膜191的膜厚例如为2[nm]～4[nm]，电荷储存膜114的膜厚例如为3[nm]～5[nm]。Hi－k膜190为第一阻挡膜的一个例子，阻挡膜191为第二阻挡膜的一个例子。
在本实施方式中，阻挡膜191由氧化铝构成，在Hi－k膜190中，硅的含量比钽的含量的8倍少。因此，Hi－k膜190的介电常数比阻挡膜191的介电常数大。因此，在本实施方式的半导体装置10中，Hi－k膜190和阻挡膜191也从电极104朝向电荷储存膜114按介电常数从高到低的顺序配置。
图18是表示图17所示的构造中的能级的关系的一个例子的图。Hi－k膜190的介电常数比由氧化铝构成的阻挡膜191的介电常数大，因此，与阻挡膜191相比，在Hi－k膜190中，其与远离电极104相伴的障壁的高度的降低更平缓。由此，在本实施方式中也能抑制电极104与电荷储存膜114之间的电子的漏泄。
[其他]
需要说明的是，公开的技术不限于上述的实施方式，可以在其主旨的范围内进行很多变形。
例如，在上述的各实施方式中，在沿z方向邻接的层间绝缘膜102之间的孔22配置由钨以外的金属形成的电极104，但公开的技术不限于此。例如也可以是，如图19所示，在层叠有由氮化钛构成的阻隔膜161的孔22内埋入由钨构成的电极104’。图19是表示第一实施方式中的区域A的部分的构造的其他例子的局部放大图。
在图19的例子中，虽然作为电极104’的CD的W3变得比作为孔22的CD的W1小层叠于孔22内的阻隔膜161的膜厚的量，但比图11所举例示出的作为电极104’的CD的W2大。由此，即使在将钨用于电极的材料的情况下，也能比比较例1降低半导体装置10的功耗和发热。
需要说明的是，应当认为本次公开的实施方式在所有方面均为例示而非限制性的内容。诚然，可以通过多种方式实现上述的实施方式。此外，就上述的实施方式而言，也可以在不脱离所附的权利要求及其主旨的情况下，以各种方式进行省略、置换、变更。
附图标记说明：
10：半导体装置；
20：孔；
21：孔；
22：孔；
100：基板；
102：层间绝缘膜；
104：电极；
106：半导体图案；
107：柱状构造物；
110：Hi－k膜；
112：阻挡膜；
1120：阻挡膜；
1121：阻挡膜；
114：电荷储存膜；
116：绝缘膜；
118：沟道；
120：绝缘体；
122：焊盘；
130：覆盖层；
140：共源区域；
142：间隔物；
144：元件分离绝缘膜；
150：接触件；
152：位线；
160：阻挡膜；
161：阻隔膜；
162：阻挡膜；
170：阻挡膜；
180：Hi－k膜；
181：阻挡膜；
190：Hi－k膜；
191：阻挡膜；
200：构造物；
201：牺牲膜。
Claims (6)
1.一种半导体装置，具备：
电荷储存膜；
电极；
第一阻挡膜，设于所述电荷储存膜与所述电极之间；以及
第二阻挡膜，设于所述第一阻挡膜与所述电荷储存膜之间，
所述第一阻挡膜为包含钽的氧化膜，
所述第一阻挡膜的介电常数比所述第二阻挡膜的介电常数大。
2.根据权利要求1所述的半导体装置，其中，
所述第二阻挡膜中包含：
第三阻挡膜，由氧化铝构成；以及
第四阻挡膜，由氧化硅构成，
所述第三阻挡膜配置于所述第一阻挡膜与所述第四阻挡膜之间。
3.根据权利要求1所述的半导体装置，其中，
所述第二阻挡膜由氧化铝构成。
4.根据权利要求2或3所述的半导体装置，其中，
所述第一阻挡膜中包含硅，
在所述第一阻挡膜中，硅的含量比钽的含量的8倍少。
5.根据权利要求1所述的半导体装置，其中，
所述第二阻挡膜由氧化硅构成。
6.根据权利要求5所述的半导体装置，其中，
所述第一阻挡膜中包含硅。
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