WO2012033305A2 - 반도체 소자의 제조 방법 - Google Patents

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김혜원
우상호
조성길
장길순
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a multilayer structure.
  • the technical problem of the present invention is to solve the above-described problems and to provide a method for manufacturing a highly integrated semiconductor device.
  • the present invention provides a method for manufacturing a semiconductor device having a multilayer structure for high integration.
  • a method of manufacturing a semiconductor device includes loading a substrate into a chamber of a chemical vapor deposition apparatus and using a dopant having a silicon precursor and a conductive type in the chamber in which the substrate is loaded. Implanting to form a doped amorphous silicon layer on the substrate and injecting a silicon precursor and a reactant gas into the chamber loaded with the substrate to form an insulating layer containing silicon on the substrate. Repeating, to form a multi-layer structure in which a plurality of the doped amorphous silicon layer and a plurality of the insulating layer is alternately stacked.
  • the chemical vapor deposition apparatus may be a low pressure chemical vapor deposition apparatus.
  • the step may be performed while keeping the temperature of the substrate constant.
  • the forming of the doped amorphous silicon layer and the forming of the insulating layer may be performed while maintaining the temperature of the substrate at 50CTC to 650 ° C.
  • the forming of the doped amorphous silicon layer and the forming of the insulating layer may be performed while maintaining a constant pressure inside the chamber.
  • the forming of the doped amorphous silicon layer and the forming of the insulating layer may be performed while maintaining the pressure inside the chamber at lOTorr to 300 Torr.
  • the conductive type of the doped amorphous silicon layer may be p-type.
  • the dopant having the conductivity type may be B 2 H 6 or BC1 3 gas.
  • the insulating layer including silicon may be a silicon oxide film or a silicon nitride film.
  • the forming of the multilayer structure may be performed such that a plurality of the doped amorphous silicon layers stacked on the multilayer structure maintains an amorphous state.
  • the silicon precursor may be one or more gases selected from the group of gases including SiH 4 , Si 2 H 6 , Si 3 3 ⁇ 4 and Si 4 H 10 .
  • the multilayer structure includes n the doped amorphous silicon layers and n-1 the insulating layers (where n is a positive integer of 2 or more), and the n doped amorphous silicon layers Each of the insulating layers may be disposed between each other.
  • the multilayer structure includes m the insulating layers and m-1 the doped amorphous silicon layers, where m is a positive large integer of 2 or more, and each of the m insulating layers One doped amorphous silicon layer may be disposed between each other.
  • a multilayer structure that may have a constant thickness may be formed.
  • the height of the stack is increased, it is possible to form a multilayer structure in which no pip is generated and the thickness is not reduced.
  • a multi-layered structure may be formed to form a semiconductor device including a three-dimensional memory cell, and each memory cell may have an effective characteristic regardless of the stacked height. As a result, more and more integrated semiconductor devices can be provided using the same process equipment. can do.
  • FIG. 1 is a flowchart illustrating a method of manufacturing a semiconductor device including a multilayer structure according to a first embodiment of the present invention.
  • FIG. 2 is a flowchart illustrating a method of manufacturing a semiconductor device including a multilayer structure according to a second embodiment of the present invention.
  • FIG. 3 is a flowchart illustrating a method of manufacturing a semiconductor device including a multilayer structure according to a variation of the first embodiment of the present invention.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a semiconductor device including a multilayer structure according to a variation of the second embodiment of the present invention.
  • FIG. 5 is a schematic cross-sectional view illustrating a semiconductor manufacturing apparatus for manufacturing a semiconductor device having a multilayer structure according to embodiments of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a multilayer structure of a semiconductor device according to some embodiments of the present invention.
  • FIG. 7 is a cross-sectional view illustrating a multilayer structure of a semiconductor device according to a second exemplary embodiment of the present invention.
  • FIG. 8 is a cross-sectional view illustrating a multilayer structure of a semiconductor device in accordance with a modification of the first embodiment of the present invention.
  • FIG. 9 is a cross-sectional view illustrating a multilayer structure of a semiconductor device in accordance with a modification of the second embodiment of the present invention.
  • FIG. 10 is a transmission electron micrograph comparing the cross section of the multi-layer structure according to the embodiments of the present invention with the cross section of the comparative sample.
  • FIG. 11 is an arrangement and cross-sectional view of a semiconductor device including a multilayer structure according to example embodiments.
  • FIG. 11 is an arrangement and cross-sectional view of a semiconductor device including a multilayer structure according to example embodiments.
  • FIG. 1 is a flowchart illustrating a method of manufacturing a semiconductor device including a multilayer structure according to the first embodiment of the present invention.
  • a substrate is loaded into a chamber of a chemical vapor deposition (CVD) apparatus (S100).
  • a multi-layer structure is formed on the substrate loaded in the chamber (S200), and a step (S210) of forming an amorphous silicon layer to form a multi-layer structure and a step of forming an insulating layer containing silicon (S220) together.
  • S100 chemical vapor deposition
  • S210 a step of forming an amorphous silicon layer to form a multi-layer structure and a step of forming an insulating layer containing silicon
  • the amorphous silicon layer may be made of doped amorphous silicon having a conductivity type. Silicon based as a source gas to form the amorphous silicon layer
  • silicon-based gas may be used as the silicon precursor.
  • a dopant having a conductivity may be injected together to form the amorphous silicon layer made of doped amorphous silicon having a conductivity type.
  • the insulating layer including silicon may be formed of a silicon oxide film or a silicon nitride film.
  • a reaction gas containing oxygen or nitrogen may be used together with a silicon precursor as a source gas.
  • the forming of the amorphous silicon layer (S210) and the forming of the insulating layer including siliconol (S220) may be repeatedly performed in consideration of the number of layers of the multilayer structure to be formed (S230). Forming a multi-layer structure (S200) to repeat the step of forming an amorphous silicon layer (S210) and the step of forming an insulating layer containing silicon (S220) is performed so that the amorphous silicon layers to maintain an amorphous state Can be.
  • the substrate may be unloaded from inside the chamber of the chemical vapor deposition apparatus. (S900)
  • the amorphous silicon layer and the insulating layer including the silicon may be alternately stacked.
  • the chemical vapor deposition apparatus may be a low pressure chemical vapor deposition (Low-Pressure CVD, LPCVD) apparatus.
  • the multilayer structure may be formed while maintaining a constant pressure inside the chamber in the chamber of the low pressure chemical vapor deposition apparatus.
  • the multilayer structure may be formed while maintaining the pressure in the chamber at lOTorr to 300 Torr. That is, the forming of the amorphous silicon layer (S210) and the forming of the insulating layer including the silicon (S220) may be performed while maintaining a constant pressure inside the chamber.
  • the multilayer structure may be formed while maintaining a constant temperature of the substrate in the chamber of the low pressure chemical vapor deposition apparatus.
  • the multilayer structure may be formed while maintaining the temperature of the substrate at 500 ° C to 650 ° C. That is, the forming of the amorphous silicon layer (S210) and the step of forming the insulating layer containing silicon (S220) may be performed while keeping the temperature of the substrate constant.
  • FIG. 2 is a flowchart illustrating a method of manufacturing a semiconductor device including a multilayer structure according to a second embodiment of the present invention.
  • a substrate is loaded into a chamber of a chemical vapor deposition apparatus.
  • a multilayer structure is formed on the substrate loaded in the chamber (S202), forming an insulating layer including silicon (S212), and forming an amorphous silicon layer (S222) to form the multilayer structure.
  • S202 A substrate loaded in the chamber
  • S212 an insulating layer including silicon
  • S222 amorphous silicon layer
  • the forming of the insulating layer including silicon (S212) and the forming of the amorphous silicon layer (S222) to form the multilayer structure may be repeatedly performed in consideration of the number of layers of the multilayer structure to be formed. There is (S232). After forming the multilayer structure, the substrate may be loaded from inside the chamber of the chemical vapor deposition apparatus.
  • the multilayer structure may alternately stack an insulating layer including silicon and the amorphous silicon layer.
  • the semiconductor device according to the second embodiment of the present invention shown in FIG. 2 includes a multilayer structure in which an insulating layer containing silicon and an amorphous silicon layer are alternately stacked.
  • the semiconductor device according to the embodiment 1 of the present invention shown in FIG. 1 includes a multilayer structure in which an amorphous silicon layer and an insulating layer including silicon are alternately stacked.
  • the chemical vapor deposition apparatus may be a low pressure chemical vapor deposition apparatus. Forming the insulating layer including the silicon (S212) and forming the amorphous silicon layer (S222) may be performed while maintaining a constant pressure inside the chamber. In addition, the forming of the insulating layer including the silicon (S212) and the forming of the amorphous silicon layer (S222) may be performed while maintaining a constant temperature of the substrate. ⁇ 53>
  • FIG. 3 is a flowchart illustrating a method of manufacturing a semiconductor device including a multilayer structure according to a variation of the first embodiment of the present invention.
  • a substrate is loaded into a chamber of a chemical vapor deposition apparatus.
  • a multilayer structure is formed on the substrate loaded in the chamber (S204), forming an amorphous silicon layer (S214) and forming an insulating layer containing silicon (S224) to form a multilayer structure. After being repeatedly performed (S234), an additional step of forming an amorphous silicon layer (S244) may be further performed. After forming the multilayer structure, the substrate may be loaded from inside the chamber of the chemical vapor deposition apparatus. (S904)
  • the multilayer structure may have a stacked structure such that an insulating layer including the silicon is disposed between the amorphous silicon layers.
  • the chemical vapor deposition apparatus may be a low pressure chemical vapor deposition apparatus.
  • the forming of the amorphous silicon layer (S214), the forming of the insulating layer including the silicon (S224), and the forming of the additional amorphous silicon layer (S244) may uniformly maintain the pressure inside the chamber. Can be performed.
  • the forming of the amorphous silicon layer (S214), the forming of the insulating layer including silicon (S224) and the step of forming the additional amorphous silicon layer (S244) may be performed at a temperature of the substrate. It can be performed while keeping constant.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a semiconductor device including a multilayer structure according to a variation of the second embodiment of the present invention.
  • a substrate is loaded into a chamber of a chemical vapor deposition apparatus.
  • a multilayer structure is formed on the substrate loaded in the chamber (S206), forming an insulating layer including silicon to form a multilayer structure (S216), and forming an amorphous silicon layer (S226) are repeated. After performing (S236), additionally forming an insulating layer including silicon (S246) may be further performed. After forming the multilayer structure, the substrate may be loaded from within the tube of the chemical vapor deposition apparatus. (S906)
  • the multilayer structure may have a stacked structure such that the amorphous silicon layer is disposed between the insulating layers including the silicon.
  • the chemical vapor deposition apparatus may be a low pressure chemical vapor deposition apparatus. Forming an insulating layer including the silicon (S216), forming the amorphous silicon layer (S226) and forming an additional insulating layer containing silicon (S246) is the pressure inside the chamber It can be performed while keeping constant.
  • the step of forming the insulating layer containing silicon (S216), the step of forming the amorphous silicon layer (S226) and the step of forming an insulating layer containing the additional silicon (S246) is the temperature of the substrate It can be performed while keeping a constant.
  • FIG. 5 is a schematic cross-sectional view illustrating a semiconductor manufacturing apparatus for manufacturing a semiconductor device including a multilayer structure according to example embodiments.
  • FIG. 5 is a schematic cross-sectional view illustrating a semiconductor manufacturing apparatus for manufacturing a semiconductor device including a multilayer structure according to example embodiments.
  • an introduction part 12 for introducing a reaction gas into the chamber 11 of the semiconductor manufacturing apparatus 10 is formed.
  • the reaction gas introduced by the introduction part 12 may be injected into the chamber 11 through the shower head 13.
  • the substrate 100 to be deposited is placed on the chuck 14, which is such a chuck.
  • the chuck 14 is to be supported by the chuck support (16).
  • the chuck 14 may be heated to the substrate 100 if necessary, such that the substrate 100 has a predetermined temperature. After the deposition is performed by this apparatus, it is discharged by the discharge section 17.
  • the multilayer structure described above in FIGS. 1 to 4 may be formed. That is, the steps of forming the amorphous silicon layer in the state in which the substrate 100 is loaded in the chamber 11 by the semiconductor manufacturing apparatus 10 (S210, S222, S214, S244, S226) and insulation including silicon Forming the layer (S220, S212, S224, S216, S246) may be performed together.
  • the pressure in the chamber 11 may be kept constant.
  • heat may be applied by the chuck 14 so that the temperature of the substrate 100 is kept constant.
  • FIG. 6 is a cross-sectional view illustrating a multilayer structure of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a multilayer structure formed by a method of manufacturing a semiconductor device including a multilayer structure according to the first embodiment of the present invention shown in FIG. 1.
  • a multilayer structure 200 may be formed on the substrate 100.
  • the multilayer structure 200 may be a structure in which an amorphous silicon layer 220 and an insulating layer 240 including siliconol are alternately stacked. That is, the multilayer structure 200 may be a structure in which the same number of amorphous silicon layers 220 and the insulating layers 240 including silicon are alternately stacked.
  • Substrate 100 may include a semiconductor substrate, such as, for example, a silicon or compound semiconductor wafer. Alternatively, the substrate 100 may include semiconductors such as glass, metal, ceramics, quartz, and other substrate materials.
  • a silicon precursor which is a silicon-based gas
  • the silicon-based gas may include SiH 4, Si 2 H 6, Si 3 H 8, or SiAo.
  • the amorphous silicon layer 220 may be made of doped amorphous silicon having a conductivity type. In order to form the doped amorphous silicon having the conductivity type, dopants having the conductivity type may be injected together.
  • the conductivity type may be p-type.
  • the dopant having the conductivity type may be 3 ⁇ 43 ⁇ 4 or BC1 3 gas.
  • the insulating layer 240 including silicon may be formed of, for example, a silicon oxide film or a silicon nitride film.
  • a silicon precursor and a reaction gas containing oxygen or nitrogen may be used together.
  • the reaction gas may be, for example, N 2 O gas.
  • FIG. 7 is a cross-sectional view illustrating a multilayer structure of a semiconductor device in accordance with a second embodiment of the present invention. Specifically, FIG. 7 is a multilayer structure formed by a method of manufacturing a semiconductor device including a multilayer structure according to the second embodiment of the present invention shown in FIG. 2.
  • a multilayer structure 202 may be formed on the substrate 100.
  • the multilayer structure 202 may be a structure in which an insulating layer 240 including silicon and an amorphous silicon layer 220 are alternately stacked. That is, the multilayer structure 202 may be a structure in which the insulating layer 240 and the amorphous silicon layer 220 including the same number of silicon are alternately stacked.
  • FIG. 8 is a cross-sectional view illustrating a multilayer structure of a semiconductor device in accordance with a modification of the first embodiment of the present invention. Specifically, FIG. 8 is a multilayer structure formed through the method of manufacturing a semiconductor device including the multilayer structure according to the modification of the embodiment of the present invention shown in FIG. 3.
  • a multilayer structure 204 may be formed on the substrate 100.
  • the multilayer structure 204 may be a stacked structure such that an insulating layer 240 including silicon is disposed between each of the plurality of amorphous silicon layers 220.
  • the multilayer structure 204 includes n amorphous silicon layers 220 and n_l silicon.
  • the insulating layers 240 may be included, and each of the n amorphous silicon layers 220 may be stacked so that the insulating layer 240 including one silicon is disposed (where n is Positive integer of 2 or greater).
  • FIG. 9 is a cross-sectional view illustrating a multilayer structure of a semiconductor device in accordance with a modification of the second embodiment of the present invention. Specifically, FIG. 9 is a multilayer structure formed by a method of manufacturing a semiconductor device including a multilayer structure according to a variation of the second embodiment of the present invention shown in FIG. 4.
  • a multilayer structure 206 may be formed on the substrate 100.
  • the multilayer structure 206 may be a structure in which an amorphous silicon layer 220 is disposed between each of the insulating layers 240 including a plurality of silicon.
  • the multilayer structure 206 includes the insulating layers 240 including m silicon and the m-1 amorphous silicon layers 220, and the insulating layers 240 including m silicon.
  • Each amorphous silicon layer 220 may be arranged so as to be disposed between each other, provided that m is a positive integer of 2 or more.
  • a multilayer structure 200, 202 according to embodiments of the present invention.
  • the present invention is not limited thereto.
  • multilayer structure 200, 202, 204, 206 In the multilayer structure 200, 202, 204, 206 according to the embodiments of the present disclosure, two kinds of thin films are alternately stacked, but three or more kinds of thin films are within the scope of the technical idea of the present invention. It is also possible to stack.
  • amorphous silicon layer for example, it is also possible to alternately stack three layers of an amorphous silicon layer, a silicon oxide layer, and a silicon nitride layer, or to alternately arrange a silicon oxide layer and a silicon nitride layer between the amorphous silicon layers.
  • n-type amorphous silicon layer three layers of an n-type amorphous silicon layer, a p-type amorphous silicon layer and a silicon insulating layer are alternately arranged, or an n-type amorphous silicon layer, a p-type amorphous silicon layer, a silicon oxide layer, and silicon It is also possible to laminate the four layers of the nitride layer alternately or as necessary.
  • Example 10 is a transmission electron micrograph comparing the cross section (sample 1) of the multilayer structure according to the embodiments of the present invention with the cross section (sample 2) of the comparative sample.
  • sample 1 a multilayer structure (sample 1) and a comparison according to embodiments of the present invention.
  • Cross sections of the sample (Sample 2) can be compared by transmission electron microscopy (TEM).
  • TEM transmission electron microscopy
  • the multilayer structure (Sample 1) has a multilayer structure in which an amorphous silicon layer (S1) and a silicon oxide layer (II) doped with p-type are alternately stacked.
  • the comparative sample (Sample 2) has a multilayer structure in which the polysilicon layer (S2) and the silicon oxide layer 12 are alternately laminated.
  • the multilayer structure (Sample 1) may be formed such that the amorphous silicon layer (S1) and the silicon oxide layer (II) have a constant thickness.
  • the silicon oxide layer (II) may be formed to have a constant thickness regardless of the stacked height.
  • forming to have a constant thickness is not limited to the meaning that the amorphous silicon layers S1 or the silicon oxide layers II each have the same thickness. That is, the amorphous silicon layers S1 or the silicon oxide layers II are formed to have a constant thickness. Under the same process time, it means that they are formed to have almost the same thickness.
  • the amorphous silicon layer (S1) or the silicon oxide layer (II) is directly proportional to the process time.
  • the thickness of the amorphous silicon layer (S1) or the silicon oxide layer (II) may increase with increasing process time. Therefore, in consideration of this point, the thicknesses of the individual layers of the multilayer structure formed by the amorphous silicon layer S1 and the silicon oxide layer II may be formed differently as necessary.
  • the comparative sample does not have a constant thickness between the polysilicon layer (S2) and the silicon oxide layer (12).
  • the silicon oxide layer 12 may become thinner as the stacked height decreases.
  • the stacked layers increase, warpage may occur in the substrate 10 due to the stress caused by the film, and thus the area in which the substrate 10 contacts the chuck 14 may decrease. Can be. Therefore, since the heat applied to the substrate 10 is not applied, the thickness of the individual layer formed on the substrate 10 is reduced. In particular, if the warpage is further increased in the substrate 10, the individual layers formed on the substrate 10 may be difficult to form the desired thickness even with increasing processing time. That is, according to the stress accumulated in the film, the comparative sample (Sample 2), the thickness of each layer having a multi-layer structure becomes thin, and also the warp phenomenon may occur on the substrate (1) and the multi-layer structure. have.
  • the silicon layer S1 included in the multilayer structure is amorphous, stress due to crystallization of the silicon layer S1 does not occur. Therefore, even if the layer to be laminated increases, the phenomenon that the silicon oxide layer (II) is thinned does not occur, and warpage may not occur in the substrate 1 and the multilayer structure.
  • the multilayer structure (Sample 1) according to the embodiments of the present invention may be formed so that the amorphous silicon layer S1 constituting the multilayer structure maintains an amorphous state.
  • the multilayer structure (sample 1) according to embodiments of the present invention may be formed while maintaining the temperature of the substrate 100 at a relatively low temperature of 50CTC to 650 ° C as described above.
  • the multilayer structure (sample 1) according to the embodiments of the present invention may be formed while maintaining the temperature of the substrate 100 at a temperature of 570 ° C or less.
  • the multilayer structure (Sample 1) according to the embodiments of the present invention may be formed while maintaining a constant pressure inside the chamber 11 in the low pressure chemical vapor deposition apparatus as described above.
  • the degradation of the surface roughness characteristic of the silicon layer and the I-V characteristic of the insulating layer containing silicon, which may occur in the case of using the plasma chemical vapor deposition apparatus, can be prevented.
  • FIG. 11 is an arrangement and cross-sectional view of a semiconductor device including a multilayer structure according to example embodiments.
  • FIG. 11 is an arrangement and cross-sectional view of a semiconductor device including a multilayer structure according to example embodiments.
  • a silicon layer 1220 and a silicon insulating layer 1240 are alternately stacked to form a plurality of NAND flash cells. It may be a nonvolatile memory device forming an upper / lower selecting transistor (UST / LST).
  • the silicon layer 1220 and the silicon insulating layer 1240 may be the insulating layer 240 including the amorphous silicon layer 220 and the silicon layer shown in FIGS. 6 to 9, or may be water as a result of heat treatment. .
  • the silicon layer 1220 may be, for example, a doped silicon layer having a conductivity type.
  • Silicon layer 1220 may be a doped amorphous silicon layer or a doped polysilicon layer.
  • the silicon layer 1220 is a doped polysilicon layer, the silicon layer 1220 has a multilayer structure. It is formed in an amorphous state until the two formed, and then can be changed into a polycrystalline state integrally through a separate heat treatment.
  • Silicon layer 1220 may be, for example, a p-type doped silicon layer.
  • the silicon layer 1220 may be formed to have a p-type conductivity type in order to improve program / erase characteristics.
  • the silicon layer 1220 has a p-type conductivity, since the work function is relatively higher than that of the n-type conductivity type, the program / erase characteristics can be improved.
  • a multilayer structure in which the silicon filling 1220 and the silicon insulating layer 1240 are alternately stacked on the substrate 1100 is formed.
  • a charge storage layer 1300 is formed on the surface of the through hole, and a semiconductor pillar (to fill the through hole) 1400.
  • the charge storage layer 1300 may include a tunneling oxide layer, a charge trap layer, and a blocking insulation layer.
  • the wiring layer 1500 is formed to be electrically connected to the semiconductor lamp 1400.
  • the wiring layer 1500 may be a bit line wiring of the semiconductor device 1000.
  • the top and bottom layers of the silicon layer 1220 may be gate electrodes of an upper / lower selecting transistor (UST / LST).
  • the middle layers of the silicon layer 1220 except for the topmost and bottommost layers may be gate electrodes of the NAND flash cell.
  • the semiconductor device 1000 in order for the semiconductor device 1000 to include more NAND flash cells, further increasing the number of times the silicon layer 1220 and the silicon insulating layer 1240 are alternately stacked on the substrate 1100 may be used. More NAND flash cells can be stacked in the vertical direction with respect to the stack.
  • the thickness of the silicon layer 1220 and the silicon insulation layer 1240 is vertically fixed from the substrate 1100 in a vertical direction. In particular, it should be formed to have a desired thickness.
  • the semiconductor device 1000 may include more NAND flash cells and may have effective characteristics. have. As a result, the semiconductor device 1000 including the 3D NAND flash cell may be formed. ⁇ 120>
  • the present invention can be used for various types of semiconductor manufacturing processes such as deposition processes.

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Abstract

다층 구조를 포함하는 반도체 소자의 제조 방법을 개시한다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 화학 기상 증착 장치의 챔버 내부에 기판을 로딩하는 단계 및 기판이 로딩된 챔버의 내부에 실리콘 전구체 및 도전형올 가지는 도펀트를 주입하여 기판 상에 도핑된 비정질 실리콘층을 형성하는 단계 및 기판이 로딩된 챔버의 내부에 실리콘 전구체 및 반응 가스를 주입하여 기판 상에 실리콘을 포함하는 절연층을 형성하는 단계를 교번적으로 반복하여, 복수의 도핑된 비정질 실리콘층 및 복수의 절연층이 교번적으로 적층된 다층 구조를 형성하는 단계를 포함한다.

Description

【명세서】
【발명의 명칭】
반도체 소자의 제조 방법
【기술분야】
<1> 본 발명은 반도체 소자의 제조 방법에 관한 것으로， 보다 구체적으로는 다층 구조를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
【배경기술】
<2> 최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 고집 적화 및 고성능화가 요구되며， 이에 따라 전자기기의 핵심 부품인 반도체 소자 또 한 고집적화 및 고성능화가 요구되고 있다 . 그러나 반도체 소자의 고집적화를 위하 여 미세 구조를 실현하기에는 어려움을 겪고 있다.
<3> 예를 들어， 미세 구조를 실현하기 위해서는 더 높은 해상도를 가지는 반도체 제조 장치가 필요하나， 비용이 과도하여 경제성이 없거나， 시장의 요구를 따라가지 못하고 있는 현실이다. 또한 반도체 소자의 미세화가 진행됨에 따라서 물리적인 한 계에 부딪히고 있다.
【발명의 상세한 설명】
【기술적 과제】
<4> 본 발명의 기술적 과제는 상기한 종래의 문제점을 해결하기 위한 것으로， 고 집적화된 반도체 소자의 제조 방법을 제공하는데 있다. 특히， 고집적화를 위하여 다층 구조를 가지는 반도체 소자의 제조 방법을 제공하는데 있다.
<5> 본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부한 도면으로부터 보 다 명확해질 것이다.
【기술적 해결방법】
<6> 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 화학 기상 증착 장 치의 챔버 내부에 기판을 로딩하는 단계 및 상기 기판이 로딩된 챔버의 내부에 실 리콘 전구체 및 도전형을 가지는 도펀트를 주입하여 상기 기판 상에 도핑된 비정질 실리콘층을 형성하는 단계 및 상기 기판이 로딩된 챔버의 내부에 실리콘 전구체 및 반응 가스를 주입하여 상기 기판 상에 실리콘을 포함하는 절연층을 형성하는 단계 를 교번적으로 반복하여， 복수의 상기 도핑된 비정질 실리콘층 및 복수의 상기 절 연층이 교번적으로 적층된 다층 구조를 형성하는 단계를 포함한다.
<7> 상기 화학 기상 증착 장비는 저압 화학 기상 증착 장치일 수 있다.
<8> 상기 도핑된 비정질 실리콘층을 형성하는 단계 및 상기 절연층을 형성하는 단계는 상기 기판의 온도를 일정하게 유지하며 수행될 수 있다.
<9> 상기 도핑된 비정질 실리콘층을 형성하는 단계 및 상기 절연층을 형성하는 단계는 상기 기판의 온도를 50CTC 내지 650°C로 유지하며 수행될 수 있다.
<ιο> 상기 도핑된 비정질 실리콘층을 형성하는 단계 및 상기 절연층을 형성하는 단계는 상기 챔버 내부의 압력을 일정하게 유지하며 수행될 수 있다.
<ιι> 상기 도핑된 비정질 실리콘층을 형성하는 단계 및 상기 절연층을 형성하는 단계는 상기 챔버 내부의 압력을 lOTorr 내지 300Torr로 유지하며 수행될 수 있다.
<12> 상기 도핑된 비정질 실리콘층의 도전형은 p형일 수 있다.
<13> 상기 도전형을 가지는 도편트는 B2H6또는 BC13 가스일 수 있다.
<14> 상기 실리콘을 포함하는 절연층은， 실리콘 산화막 또는 실리콘 질화막일 수 있다.
<15> 상기 다층 구조를 형성하는 단계는， 상기 다층 구조에 적층된 복수의 상기 도핑된 비정질 실리콘층들이 비정질 상태를 유지하도록 이루어질 수 있다.
<16> 상기 실리콘 전구체는 SiH4, Si2H6, Si3¾ 및 Si4H10을 포함하는 가스군으로부 터 선택된 하나 이상의 가스일 수 있다.
<17> 상기 다층 구조는， n개의 상기 도핑된 비정질 실리콘층들 및 n-1개의 상기 절연층들을 포함하며 (단， n은 2 이상의 양의 정수)， n개의 상기 도핑된 비정질 실 리콘층들 각각의 사이마다 1개의 상기 절연층이 배치되도록 형성될 수 있다.
<18> 상기 다층 구조는， m개의 상기 절연층들 및 m-1개의 상기 도핑된 비정질 실 리콘층들을 포함하며 (단， m은 2 이상의 양의 큰 정수)， m개의 상기 절연층들 각각 의 사이마다 1개의 상기 도핑된 비정질 실리콘층이 배치되도록 형성될 수 있다. 【유리한 효과】
<19> 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 적층되는 높이가 증 가하여도 일정한 두께를 가질 수 있는 다층 구조를 형성할 수 있다. 특히 적층되는 높이가 증가하여도 핍이 발생하지 않고 두께가 얇아지지 않는 다층 구조를 형성할 수 있다.
<20> 또한 다층 구조를 이루는 2종 이상의 층을 동일한 공정 장치의 챔버 내에서 동일한 온도 조건 및 압력 조건으로 형성할 수 있기 때문에， 공정 시간 및 공정 비 용을 감소시킬 수 있다.
<21> 다층 구조를 형성하여 3차원의 메모리 샐을 포함하는 반도체 소자를 형성할 수 있으며， 각 메모리 셀이 적층된 높이와 무관하게 유효한 특성을 가지도록 할 수 있다. 따라서 동일한 공정 장비를 이용하여 더욱 더 고집적된 반도체 소자를 제공 할 수 있다.
【도면의 간단한 설명】
<22> 도 1은 본 발명의 제 1 실시 예에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 나타내는 흐름도이다.
<23> 도 2는 본 발명의 제 2 실시 예에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 나타내는 흐름도이다.
<24> 도 3은 본 발명의 게 1 실시 예의 변형에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 나타내는 흐름도이다.
<25> 도 4는 본 발명의 게 2 실시 예의 변형에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 나타내는 흐름도이다.
<26> 도 5는 본 발명의 실시 예들에 따른 다층 구조를 포함하는 반도체 소자를 제 조하기 위한 반도체 제조 장치를 나타내는 개략적인 단면도이다.
<27> 도 6은 본 발명의 게 1 실시 예에 따른 반도체 소자의 다층 구조를 나타내는 단면도이다.
<28> 도 7은 본 발명의 제 2 실시 예에 따른 반도체 소자의 다층 구조를 나타내는 단면도이다.
<29> 도 8은 본 발명의 제 1 실시 예의 변형에 따른 반도체 소자의 다층 구조를 나 타내는 단면도이다.
<30> 도 9는 본 발명의 제 2실시 예의 변형에 따른 반도체 소자의 다층 구조를 나 타내는 단면도이다.
<31> 도 10은 본 발명의 실시 예들에 의한 다층 구조의 단면을 비교 시료의 단면 과 비교하는 투과 전자 현미경 사진들이다.
<32> 도 11은 본 발명의 실시 예들에 따른 다층 구조를 포함하는 반도체 소자의 배열 구조 및 단면도이다.
【발명의 실시를 위한 최선의 형태】
<33> 다음에， 본 발명의 기술적 사상에 의한 실시 예들에 대하여 첨부 도면을 참 조하여 상세히 설명한다. 그러나 본 발명의 기술적 사상에 의한 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며， 본 발명의 범위가 아래에서 상술하는 실시 예 들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 기술적 사상에 의한 실시 예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하 게 설명하기 위해서 제공되어지는 것이다. 첨부 도면들에서， 동일한 부호는 시종 동일한 요소를 의미한다. 나아가， 첨부 도면에서의 다양한 요소들과 영역들은 개략 적으로 그려진 것이다. 따라서 본 발명은 첨부 도면들에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
<34>
<35> 도 1은 본 발명의 계 1 실시 예에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 나타내는 흐름도이다.
<36> 도 1을 참조하면， 화학 기상 증착 (CVD, Chemical Vapor Deposition) 장치의 챔버 내부에 기판을 로딩한다 (S100). 상기 챔버 내부에 로딩된 기판에는 다층 구조 가 형성되며 (S200), 다층 구조를 형성하기 위하여 비정질 실리콘층을 형성하는 단 계 (S210) 및 실리콘을 포함하는 절연층을 형성하는 단계 (S220)가 함께 수행될 수 있다.
<37> 상기 비정질 실리콘층은 도전형을 가지는 도핑된 비정질 실리콘으로 이루어 질 수 있다. 상기 비정질 실리콘층을 형성하기 위하여 소스 가스로 실리콘 계열
(silicon-based) 가스를 실리콘 전구체로 사용할 수 있다. 또한 도전형을 가지는 도핑된 비정질 실리콘으로 이루어지는 상기 비정질 실리콘층을 형성하기 위하여 도 전형을 가지는 도편트 (dopant)를 함께 주입할 수 있다.
<38> 상기 실리콘을 포함하는 절연층은 실리콘 산화막 또는 실리콘 질화막으로 이 루어질 수 있다. 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 상기 실리콘을 포함하는 절연층을 형성하기 위하여 소스 가스로 실리콘 전구체와 함께 산소 또는 질소를 포함하는 반응 가스를 함께 사용할 수 있다.
<39> 비정질 실리콘층을 형성하는 단계 (S210) 및 실리콘올 포함하는 절연층을 형 성하는 단계 (S220)는 형성하고자 하는 다층 구조의 층수를 고려하여 반복하여 수행 될 수 있다 (S230). 비정질 실리콘층을 형성하는 단계 (S210) 및 실리콘을 포함하는 절연층을 형성하는 단계 (S220)를 반복하는 다층 구조를 형성하는 단계 (S200)는 상 기 비정질 실리콘층들이 비정질 상태를 유지하도록 수행될 수 있다.
<40> 상기 다층 구조를 형성한 후에 상기 기판은 화학 기상 증착 장치의 상기 챔 버 내부로부터 언로딩될 수 있다. (S900)
<41> 따라서 상기 다층 구조는 상기 비정질 실리콘층 및 상기 실리콘을 포함하는 절연층이 교번적으로 적층될 수 있다.
<42> 상기 화학 기상 증착 장치는 저압 화학 기상 증착 (Low-Pressure CVD, LPCVD) 장치일 수 있다. 상기 다층 구조는 저압 화학 기상 증착 장치의 챔버 내부에서 상 기 챔버 내부의 압력을 일정하게 유지하며 형성될 수 있다. 예를 들어， 상기 다층 구조는 상기 챔버 내부의 압력을 lOTorr 내지 300Torr로 유지하며 형성될 수 있다. 즉， 상기 비정질 실리콘층을 형성하는 단계 (S210) 및 상기 실리콘을 포함하는 절연 층을 형성하는 단계 (S220)는 상기 챔버 내부의 압력을 일정하게 유지하며 수행될 수 있다.
<43> 또한 상기 다층 구조는 저압 화학 기상 증착 장치의 챔버 내부에서 상기 기 판의 온도를 일정하게 유지하며 형성될 수 있다. 예를 들어, 상기 다층 구조는 상 기 기판의 온도를 500°C 내지 650°C로 유지하며 형성될 수 있다. 즉， 상기 비정질 실리콘층을 형성하는 단계 (S210) 및 상기 실리콘을 포함하는 절연층을 형성하는 단 계 (S220)는 상기 기판의 온도를 일정하게 유지하며 수행될 수 있다.
<44>
<45> 도 2는 본 발명의 제 2 실시 예에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 나타내는 흐름도이다.
<46> 도 2를 참조하면， 화학 기상 증착 장치의 챔버 내부에 기판을 로딩한다
(S102). 상기 챔버 내부에 로딩된 기판에는 다층 구조가 형성되며 (S202), 실리콘을 포함하는 절연층을 형성하는 단계 (S212) 및 다층 구조를 형성하기 위하여 비정질 실리콘층을 형성하는 단계 (S222)가 함께 수행될 수 있다.
<47> 실리콘을 포함하는 절연층을 형성하는 단계 (S212) 및 다층 구조를 형성하기 위하여 비정질 실리콘층을 형성하는 단계 (S222)는 형성하고자 하는 다층 구조의 층 수를 고려하여 반복하여 수행될 수 있다 (S232). 상기 다층 구조를 형성한 후에 상 기 기판은 화학 기상 증착 장치의 상기 챔버 내부로부터 로딩될 수 있다 .(S902)
<48>
<49> *따라서 상기 다층 구조는 실리콘을 포함하는 절연층 및 상기 비정질 실리콘 층이 교번적으로 적층될 수 있다.
<50> 즉， 도 2에 보인 본 발명의 제 2 실시 예에 따른 반도체 소자는 실리콘을 포 함하는 절연층과 비정질 실리콘층이 교번적으로 적층된 다층 구조를 포함하나， 도
1에 보인 본 발명의 게 1 실시 예에 따른 반도체 소자는 이와 반대로 비정질 실리콘 층과 실리콘을 포함하는 절연층이 교번적으로 적층된 다층 구조를 포함한다.
<51> 상기 화학 기상 증착 장치는 저압 화학 기상 증착 장치일 수 있다. 상기 실 리콘올 포함하는 절연층을 형성하는 단계 (S212) 및 상기 비정질 실리콘층을 형성하 는 단계 (S222)는 상기 챔버 내부의 압력을 일정하게 유지하며 수행될 수 있다. <52> 또한 상기 실리콘을 포함하는 절연층을 형성하는 단계 (S212) 및 상기 비정질 실리콘층을 형성하는 단계 (S222)는 상기 기판의 온도를 일정하게 유지하며 수행될 수 있다. <53>
<54> 도 3은 본 발명의 게 1 실시 예의 변형에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 나타내는 흐름도이다.
<55> 도 3을 참조하면， 화학 기상 증착 장치의 챔버 내부에 기판을 로딩한다
(S104). 상기 챔버 내부에 로딩된 기판에는 다층 구조가 형성되며 (S204), 다층 구 조를 형성하기 위하여 비정질 실리콘층을 형성하는 단계 (S214) 및 실리콘을 포함하 는 절연층을 형성하는 단계 (S224)가 반복하여 수행된 후 (S234), 추가적으로 비정질 실리콘층을 형성하는 단계 (S244)가 더 수행될 수 있다. 상기 다층 구조를 형성한 후에 상기 기판은 화학 기상 증착 장치의 상기 챔버 내부로부터 로딩될 수 있다 .(S904)
<56> 따라서 상기 다층 구조는 상기 비정질 실리콘층들 사이에 상기 실리콘을 포 함하는 절연층이 배치되도록 적층된 구조를 가질 수 있다.
<57>
<58> *상기 화학 기상 증착 장치는 저압 화학 기상 증착 장치일 수 있다. 상기 비 정질 실리콘층을 형성하는 단계 (S214), 상기 실리콘을 포함하는 절연층을 형성하는 단계 (S224) 및 상기 추가적으로 비정질 실리콘층을 형성하는 단계 (S244)는 상기 챔 버 내부의 압력을 일정하게 유지하며 수행될 수 있다.
<59> 또한 상기 비정질 실리콘층을 형성하는 단계 (S214), 상기 실리콘을 포함하는 절연층을 형성하는 단계 (S224) 및 상기 추가적으로 비정질 실리콘층을 형성하는 단 계 (S244)는 상기 기판의 온도를 일정하게 유지하며 수행될 수 있다.
<60>
<6i> 도 4는 본 발명의 제 2 실시 예의 변형에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 나타내는 흐름도이다.
<62> 도 4를 참조하면， 화학 기상 증착 장치의 챔버 내부에 기판올 로딩한다
(S106). 상기 챔버 내부에 로딩된 기판에는 다층 구조가 형성되며 (S206), 다층 구 조를 형성하기 위하여 실리콘을 포함하는 절연층을 형성하는 단계 (S216) 및 비정질 실리콘층을 형성하는 단계 (S226)가 반복하여 수행된 후 (S236), 추가적으로 실리콘 을 포함하는 절연층을 형성하는 단계 (S246)가 더 수행될 수 있다. 상기 다층 구조 를 형성한 후에 상기 기판은 화학 기상 증착 장치의 상기 ¾버 내부로부터 로딩될 수 있다. (S906)
<63> 따라서 상기 다층 구조는 상기 실리콘을 포함하는 절연층들 사이에 상기 비 정질 실리콘층이 배치되도록 적층된 구조를 가질 수 있다. <64> 상기 화학 기상 증착 장치는 저압 화학 기상 증착 장치일 수 있다. 상기 실 리콘을 포함하는 절연층을 형성하는 단계 (S216), 상기 비정질 실리콘층을 형성하는 단계 (S226) 및 상기 추가적으로 실리콘을 포함하는 절연층을 형성하는 단계 (S246) 는 상기 챔버 내부의 압력을 일정하게 유지하며 수행될 수 있다.
<65> 또한 상기 실리콘을 포함하는 절연층올 형성하는 단계 (S216), 상기 비정질 실리콘층을 형성하는 단계 (S226) 및 상기 추가적으로 실리콘올 포함하는 절연층을 형성하는 단계 (S246)는 상기 기판의 온도를 일정하게 유지하며 수행될 수 있다.
<66>
<67> 도 5는 본 발명의 실시 예들에 따른 다층 구조를 포함하는 반도체 소자를 제 조하기 위한 반도체 제조 장치를 나타내는 개략적인 단면도이다.
<68> 도 5를 참조하면， 반도체 제조 장치 (10)의 챔버 (11) 내에 반응 가스가 도입 되기 위한 도입부 (12)가 형성된다. 도입부 (12)에 의해 도입된 반웅 가스는 샤워헤 드 (13)를 통해 챔버 (11) 내부로 분사될 수 있다.
<69> 증착의 대상이 되는 기판 (100)가 척 (14)상에 놓여지게 되는데， 이러한 척
(14)은 척지지대 (16)에 의해 지지되게 된다. 척 (14)은 필요한 경우, 기판 (100)에 열올 가하여, 기판 (100)이 소정의 온도를 가지도록 할 수 있다. 이러한 장치에 의 해 증착이 수행되고 나서는 배출부 (17)에 의해 배출되게 된다.
<70> 반도체 제조 장치 (10) 내에서， 도 1 내지 도 4에서 전술한 다층 구조는 형성 될 수 있다. 즉， 반도체 제조 장치 (10)에 의하여 챔버 (11) 내에 기판 (100)이 로딩 된 상태로 상기 비정질 실리콘층을 형성하는 단계들 (S210, S222, S214, S244, S226) 및 실리콘을 포함하는 절연층을 형성하는 단계 (S220, S212, S224, S216, S246)이 함께 수행될 수 있다.
<7i> 이때 챔버 (11) 내의 압력은 일정하게 유지될 수 있다. 또한 기판 (100)의 온 도가 일정하게 유지되도록 척 (14)에 의하여 열이 가해질 수 있다.
<72>
<73> 도 6은 본 발명의 제 1 실시 예에 따른 반도체 소자의 다층 구조를 나타내는 단면도이다. 구체적으로 도 6은 도 1에서 보인 본 발명의 계 1 실시 예에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 통하여 형성한 다층 구조이다.
<74> 도 6을 참조하면， 기판 (100) 상에 다층 구조 (200)가 형성될 수 있다. 다층 구조 (200)는 비정질 실리콘층 (220)와 실리콘올 포함하는 절연층 (240)이 교번적으로 적층된 구조일 수 있다. 즉， 다층 구조 (200)는 동일한 개수의 비정질 실리콘층 (220)과 실리콘을 포함하는 절연층 (240)이 번갈아서 적층된 구조일 수 있다. <75> 기판 (100)은 예를 들면, 실리콘 또는 화합물 반도체 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 또는 기판 (100)은 글라스， 금속， 세라믹， 석영과 같은 반 도체와 다른 기판 물질 등이 포함될 수 있다.
<76> 비정질 실리콘층 (220)을 형성하기 위하여， 실리콘 계열 가스인 실리콘 전구 체를 소스 가스로 사용할 수 있다. 상기 실리콘 계열 가스는 SiH4, Si2H6, Si3H8 또는 SiAo을 포함할 수 있다.
<77> 비정질 실리콘층 (220)은 도전형을 가지는 도핑된 비정질 실리콘으로 이루어 질 수 있다. 상기 도전형을 가지는 도핑된 비정질 실리콘을 형성하기 위하여 도전 형을 가지는 도펀트를 함께 주입할 수 있다. 상기 도전형은 p형일 수 있다. 또한 상기 도전형을 가지는 도펀트는 ¾¾또는 BC13 가스일 수 있다.
<78> 실리콘을 포함하는 절연층 (240)은 예는 들면， 실리콘 산화막 또는 실리콘 질 화막으로 이루어질 수 있다. 실리콘을 포함하는 절연층 (240)을 형성하기 위하여， 실리콘 전구체 및 산소 또는 질소를 포함하는 반웅가스를 함께 사용할 수 있다. 상 기 반웅 가스는 예를 들면， N20가스일 수 있다.
<79>
<80> 도 7은 본 발명의 제 2 실시 예에 따른 반도체 소자의 다층 구조를 나타내는 단면도이다. 구체적으로 도 7은 도 2에서 보인 본 발명의 제 2 실시 예에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 통하여 형성한 다층 구조이다.
<8i> 도 7을 참조하면, 기판 (100) 상에 다층 구조 (202)가 형성될 수 있다. 다층 구조 (202)는 실리콘을 포함하는 절연층 (240)과 비정질 실리콘층 (220)이 교번적으로 적층된 구조일 수 있다. 즉， 다층 구조 (202)는 동일한 개수의 실리콘을 포함하는 절연층 (240)과 비정질 실리콘층 (220)이 번갈아서 적층된 구조일 수 있다.
<82>
<83> 도 8은 본 발명의 제 1 실시 예의 변형에 따른 반도체 소자의 다층 구조를 나 타내는 단면도이다. 구체적으로 도 8은 도 3에서 보인 본 발명의 게 1 실시 예의 변 형에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 통하여 형성한 다층 구조이다.
<84> 도 8을 참조하면， 기판 (100) 상에 다층 구조 (204)가 형성될 수 있다. 다층 구조 (204)는 복수의 비정질 실리콘층 (220)들 각각의 사이에 실리콘을 포함하는 절 연층 (240)이 배치되도록 적층된 구조일 수 있다.
<85> 즉， 다층 구조 (204)는 n개의 비정질 실리콘층 (220)들 및 n_l개의 실리콘을 포함하는 절연층 (240)들올 포함하며， n개의 비정질 실리콘층 (220)들 각각의 사이마 다 1개의 실리콘을 포함하는 절연층 (240)이 배치되도록 적층된 구조일 수 있다 (단， n은 2 이상의 양의 정수).
<86>
<87> 도 9는 본 발명의 제 2 실시 예의 변형에 따론 반도체 소자의 다층 구조를 나 타내는 단면도이다. 구체적으로 도 9는 도 4에서 보인 본 발명의 제 2 실시 예의 변 형에 따른 다층 구조를 포함하는 반도체 소자의 제조 방법을 통하여 형성한 다층 구조이다.
<88> 도 9를 참조하면, 기판 (100) 상에 다층 구조 (206)가 형성될 수 있다. 다층 구조 (206)는 복수의 실리콘을 포함하는 절연층 (240)들 각각의 사이에 비정질 실리 콘층 (220)이 배치되도록 적층된 구조일 수 있다.
<89> 즉， 다층 구조 (206)는 m개의 실리콘을 포함하는 절연층 (240)들 및 m-1개의 비정질 실리콘층 (220)들을 포함하며， m개의 실리콘을 포함하는 절연층 (240)들 각각 의 사이마다 1개의 비정질 실리콘층 (220)이 배치되도록 적층된 구조일 수 있다 (단， m은 2 이상의 양의 정수).
<90>
<9i> 도 6 내지 도 9를 통하여 본 발명의 실시 예들에 따른 다층 구조 (200， 202，
204, 206)을 개시하였다. 그러나， 본 발명은 이에 한정되는 것은 아니다.
<92> 개시한 본 발명의 실시 예들에 따른 다층 구조 (200， 202, 204， 206)는 2종의 박막이 번갈아서 적층되나， 본 발명의 기술적 사상의 범위 내에서 3종 또는 그 이 상의 박막이 적층되는 것 또한 가능하다.
<93> 예를 들어， 비정질 실리콘층, 실리콘 산화층， 실리콘 질화층의 3종의 층이 번갈아서 적층되거나， 비정질 실리콘층 사이에 실리콘 산화층과 실리콘 질화층이 교대로 배치되도록 적층하는 것 또한 가능하다.
<94> 또는 n형의 비정질 실리콘층， p형의 비정질 실리콘층과 실리콘 절연층의 3종 의 층이 번갈아서 배치되거나， n형의 비정질 실리콘층， p형의 비정질 실리콘층， 실 리콘 산화층 및 실리콘 질화층의 4종의 층이 번갈아서 또는 필요에 따라서 배치되 도록 적층하는 것 또한 가능하다.
<95>
<96> 도 10은 본 발명의 실시 예들에 의한 다층 구조의 단면 (시료 1)을 비교 시료 의 단면 (시료 2)과 비교하는 투과 전자 현미경 사진들이다.
<97> 도 10을 참조하면， 본 발명의 실시 예들에 의한 다층 구조 (시료 1) 및 비교 시료 (시료 2)의 단면을 투과 전자 현미경 (TEM, Transmission Electron Microscope) 사진으로 비교하여 볼 수 있다.
<98> 구체적으로 본 발명의 실시 예들에 의한 다층 구조 (시료 1)는 p형으로 도핑 된 비정질 실리콘층 (S1)과 실리콘 산화층 (II)이 교번적으로 적층된 다층 구조를 가 진다. 또한 비교 시료 (시료 2)는 폴리실리콘층 (S2)과 실리콘 산화층 (12)이 교번적 으로 적층된 다층 구조를 가진다.
<99> 본 발명의 실시 예들에 의한 다층 구조 (시료 1)는 비정질 실리콘층 (S1)과 실 리콘 산화층 (II)이 일정한 두께를 가지도록 형성될 수 있다. 특히 실리콘 산화층 (II)은 적층된 높이와 상관없이 일정한 두께를 가지도록 형성될 수 있다.
<ιοο> 여기에서 일정한 두께를 가지도록 형성한다고 함은， 비정질 실리콘층 (S1)들 또는 실리콘 산화층 (II)들이 각각 동일한 두께를 가진다는 의미에 한정되는 것은 아니다. 즉， 비정질 실리콘층 (S1)들 또는 실리콘 산화층 (II)들이 일정한 두께를 가 지도록 형성된다는 것은， 동일 공정 조건 (예를 들면 챔버 내부의 압력， 기판의 온 도， 소스 가스 또는 반응 가스의 유량) 하에서 공정 시간이 동일할 경우에 거의 동 일한 두께를 가지도록 형성된다는 것을 의미한다.
<ιοι> 물론 공정 시간에 정비례하여 비정질 실리콘층 (S1) 또는 실리콘 산화층 (II)
의 두께가 증가하는 것은 아니나， 공정 시간이 증가함에 따라 비정질 실리콘층 (S1) 또는 실리콘 산화층 (II)의 두께는 증가할 수 있다. 따라서 이러한 점을 고려하여 비정질 실리콘층 (S1)과 실리콘 산화층 (II)이 이루는 다층 구조의 개별층들의 두께 는 필요에 따라서 다르게 형성할 수 있다.
<102> 그러나 비교 시료 (시료 2)는 폴리실리콘층 (S2)과 실리콘 산화층 (12)이 일정 한 두께를 가지지 못함을 알 수 있다. 특히， 실리콘 산화층 (12)은 적층된 높이가 을라갈수록 점점 얇아질 수 있다.
<103> 비교 시료 (시료 2)에서 실리콘 산화층 (12)이 적층된 높이가 올라길수록 점점 얇아지는 현상은， 폴리실리콘층 (S2)의 결정화로 인하여 적층되는 층이 증가할수록 막에 의한 스트레스가 누적되기 때문에 발생할 수 있다.
<104> 도 5를 함께 참조하면， 적층되는 층이 증가하면， 막에 의한 스트레스로 인하 여 기판 (10)에 휨이 발생하게 되어 기판 (10)이 척 (14)과 접촉하는 면적이 감소할 수 있다. 따라서 기판 (10)에 층분한 열이 가해지지 못하므로， 기판 (10) 상에 형성 되는 개별층의 두께는 감소하게 된다. 특히， 기판 (10)에 휨이 더 증가하게 되면， 기판 (10) 상에 형성되는 개별층은 공정 시간을 증가시켜도 원하는 두께를 형성하기 어려워질 수 있다. <105> 즉， 비교 시료 (시료 2)는 막에 누적되는 스트레스에 의하면， 다층 구조를 이 루는 각 층의 두께가 얇아지게 되며， 또한 기판 (1) 및 다층 구조에 휨 현상이 발생 할 수 있다.
<106> 그러나， 본 발명의 실시 예들에 의한 다층 구조 (시료 1)는 다층 구조에 포함 되는 실리콘층 (S1)이 비정질이므로， 실리콘층 (S1)의 결정화에 의한 스트레스가 발 생하지 않는다. 따라서 적층되는 층이 증가하여도 실리콘 산화층 (II)이 얇아지는 현상이 발생하지 않으며, 기판 (1) 및 다층 구조에 휨 현상이 발생하지 않도록 할 수 있다.
<107> 따라서 본 발명의 실시 예들에 의한 다층 구조 (시료 1)는 다층 구조를 이루 는 비정질 실리콘층 (S1)이 비정질 상태를 유지하도록 형성될 수 있다. 이를 위하여 본 발명의 실시 예들에 의한 다층 구조 (시료 1)는 기판 (100)의 온도를 전술한 바와 같이 50CTC 내지 650°C의 상대적으로 저온에서 일정하게 유지하며 형성될 수 있다. 또는 본 발명의 실시 예들에 의한 다층 구조 (시료 1)는 기판 (100)의 온도를 570 °C 이하의 온도에서 일정하게 유지하며 형성될 수 있다.
<108> 또한 본 발명의 실시 예들에 의한 다층 구조 (시료 1)는 전술한 바와 같이 저 압 화학 기상 증착 장치에서 챔버 (11) 내부의 압력을 일정하게 유지하며 형성될 수 있다. 이 경우， 플라즈마 화학 기상 증착 장치를 이용한 경우에서 발생할 수 있는 실리콘층의 표면 거칠기 (roughness) 특성 및 실리콘을 포함하는 절연층의 I-V특성 의 저하를 방지할 수 있다.
<109>
<ιιο> 도 11은 본 발명의 실시 예들에 따른 다층 구조를 포함하는 반도체 소자의 배열 구조 및 단면도이다.
<ιιι> 도 11을 참조하면， 본 발명의 실시 예들에 따른 반도체 소자 (1000)는 실리콘 층 (1220) 및 실리콘 절연층 (1240)이 교번적으로 적층되어 복수의 NAND 플래시 셀 (Flash Cell)과 상 /하부 선택 트랜지스터 (UST/LST, Upper /Lower Selecting Transistor)를 이루는 비휘발성 메모리 소자일 수 있다.
<Π2> 실리콘층 (1220) 및 실리콘 절연층 (1240)은 각각 도 6 내지 도 9에서 보인 비 정질 실리콘층 (220) 및 실리콘층 포함하는 절연층 (240)이거나， 이를 열처리한 결과 물일 수 있다.
<ιΐ3> 실리콘층 (1220)은 예를 들면 도전형을 가지는 도핑된 실리콘층일 수 있다.
실리콘층 (1220)은 도핑된 비정질 실리콘층 또는 도핑된 폴리실리콘층일 수 있다. 실리콘층 (1220)이 도핑된 폴리실리콘층일 경우， 실리콘층 (1220)은 다층 구조가 모 두 형성될 때까지 비정질 상태로 형성되며， 그 후에 별도의 열처리를 통하여 일체 로 다결정 상태로 변화시킬 수 있다.
<114> 실리콘층 (1220)은 예를 들면， p형의 도핑된 실리콘층일 수 있다. 반도체 소 자 (1000)가 NAND 플래시 셀을 포함하는 비휘발성 메모리 소자인 경우， 프로그램 /소 거 특성을 향상시키기 위하여， 실리콘층 (1220)은 p형의 도전형을 가지도록 형성할 수 있다. 실리콘층 (1220)이 p형의 도전형을 가지는 경우， n형의 도전형을 가지는 경우에 비하여 일함수 (work function)이 상대적으로 높기 때문에， 프로그램 /소거 특성을 향상시킬 수 있다.
<ιΐ5> 반도체 소자 (1000)를 형성하기 위하여， 기판 (1100) 상에 실리콘충 (1220)과 실리콘 절연층 (1240)이 교번적으로 적층되는 다층 구조를 형성한다. 상기 다층 구 조를 관통하여 기판 (1100)을 노출시키는 관통홀 (미도시)을 형성한 후, 상기 관통홀 의 표면에 전하저장층 (1300)을 형성하고， 상기 관통홀을 메우도록 반도체 기둥 (1400)을 형성한다. 전하저장층 (1300)은 터널링 산화막， 전하 트랩층 및 블로킹 절 연층을 포함할 수 있다. 이후 반도체 기등 (1400)과 전기적으로 연결되는 배선층 (1500)을 형성한다. 배선층 (1500)은 반도체 소자 (1000)의 비트라인 배선일 수 있 다.
<Π6> 실리콘층 (1220) 중 최상부 및 최하부에 위치하는 층은 각각 상 /하부 선택 트 랜지스터 (UST/LST, Upper /Lower Selecting Transistor)의 게이트 전극일 수 있다. 실리콘층 (1220) 중 최상부 및 최하부에 위치하는 층을 제외한 중간에 있는 층들은 각각 NAND플래시 셀의 게이트 전극일 수 있다.
<ιΐ7> 따라서 반도체 소자 (1000)가 더 많은 NAND플래시 샐을 포함하기 위하여， 실 리콘층 (1220)과 실리콘 절연층 (1240)이 각각 교번적으로 적층되는 회수를 더 증가 시키면 기판 (1100)에 대하여 수직 방향으로 더 많은 NAND 플래시 셀이 적층되도록 할 수 있다.
<ιΐ8> 각 NAND플래시 셀이 각각 유효하게 데이터를 프로그램하거나 소거하는 특성 을 가지기 위해서는 실리콘층 (1220)과 실리콘 절연층 (1240)이 기판 (1100)으로부터 수직 방향으로 적층되는 높이와 무관하게 일정한 두께， 특히 원하는 두께를 가지도 록 형성해야 한다.
<Π9> 본 발명의 실시 예들에 따른 다층 구조 (200， 202, 204, 206)를 형성하면， 반 도체 소자 (1000)가 더 많은 NAND플래시 샐을 포함하며， 유효한 특성올 가질 수 있 도록 할 수 있다. 이를 통하여 3차원의 NAND 플래시 셀을 포함하는 반도체 소자 (1000)를 형성할 수 있다. <120>
<121> 본 발명을 바람직한 실시예들을 통하여 상세하게 설명하였으나， 이와 다른 형태의 실시예들도 가능하다. 그러므로， 이하에 기재된 청구항들의 기술적 사상과 범위는 바람직한 실시예들에 한정되지 않는다.
【산업상 이용가능성】
<122> 본 발명은 증착공정과 같은 다양한 형태의 반도체 제조공정에 웅용될 수 있 다.

Claims

【청구의 범위】
【청구항 1]
화학 기상 증착 장치의 챔버 내부에 기판을 로딩하는 단계; 및
상기 기판이 로딩된 챔버의 내부에 실리콘 전구체 및 도전형을 가지는 도펀 트를 주입하여 상기 기판 상에 도핑된 비정질 실리콘층을 형성하는 단계 및 상기 기판이 로딩된 챔버의 내부에 실리콘 전구체 및 반웅 가스를 주입하여 상기 기판 상에 실리콘을 포함하는 절연층을 형성하는 단계를 교번적으로 반복하여， 복수의 상기 도핑된 비정질 실리콘층 및 복수의 상기 절연층이 교번적으로 적층된 다층 구 조를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
【청구항 2]
제 1 항에 있어서，
상기 화학 기상 증착 장비는 저압 화학 기상 증착 장치인 것을 특징으로 하 는 반도체 소자의 제조 방법 .
【청구항 3】
제 1 항에 있어서，
상기 도핑된 비정질 실리콘층을 형성하는 단계 및 상기 절연층을 형성하는 단계는 상기 기판의 은도를 일정하게 유지하며 수행되는 것을 특징으로 하는 반도 체 소자의 제조 방법 .
【청구항 4]
제 3 항에 있어서 ,
상기 도핑된 비정질 실리콘층을 형성하는 단계 및 상기 절연층을 형성하는 단계는 상기 기판의 온도를 500°C 내지 650°C로 유지하며 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법 .
【청구항 5]
제 1 항에 있어서，
상기 도핑된 비정질 실리콘층을 형성하는 단계 및 상기 절연층을 형성하는 단계는 상기 챔버 내부의 압력을 일정하게 유지하며 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법 .
【청구항 6】
게 5 항에 있어서，
상기 도핑된 비정질 실리콘층을 형성하는 단계 및 상기 절연층을 형성하는 단계는 상기 챔버 내부의 압력을 lOTorr 내지 300Torr로 유지하며 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법 .
【청구항 7】
제 1 항에 있어서，
상기 도핑된 비정질 실리콘층의 도전형은 p형인 것을 특징으로 하는 반도체 소자의 제조 방법 .
【청구항 8】
제 7 항에 있어서，
상기 도전형을 가지는 도펀트는 B2H6 또는 BC13 가스인 것을 특징으로 하는 반도체 소자의 제조 방법 .
【청구항 9]
거 U항에 있어서，
상기 실리콘을 포함하는 절연층은, 실리콘 산화막 또는 실리콘 질화막인 것 을 특징으로 하는 반도체 소자의 제조 방법 .
【청구항 10]
제 1 항에 있어서，
상기 다층 구조를 형성하는 단계는，
상기 다층 구조에 적층된 복수의 상기 도핑된 비정질 실리콘층들이 비정질 상태를 유지하도록 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
【청구항 111
제 1 항에 있어서，
상기 실리콘 전구체는 SiH4, Si2H6, Si3¾ 및 Si4H10을 포함하는 가스군으로부 터 선택된 하나 이상의 가스인 것을 특징으로 하는 반도체 소자의 제조 방법 .
【청구항 12]
제 1 항에 있어서，
상기 다층 구조는，
n개의 상기 도핑된 비정질 실리콘층들 및 n-1개의 상기 절연층들을 포함하며 (단， n은 2 이상의 양의 정수)，
n개의 상기 도핑된 비정질 실리콘층들 각각의 사이마다 1개의 상기 절연층이 배치되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
【청구항 13]
제 1 항에 있어서，
상기 다층 구조는， m개의 상기 절연층들 및 m-1개의 상기 도핑된 비정질 실리콘층들을 포함하며 (단， m은 2 이상의 양의 큰 정수)，
m개의 상기 절연층들 각각의 사이마다 1개의 상기 도핑된 비정질 실리콘층이 배치되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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