KR20090042416A - 반도체 메모리 소자 및 그의 형성 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims description 28
- 239000007789 gas Substances 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 229920005591 polysilicon Polymers 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000002156 mixing Methods 0.000 claims abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000002245 particle Substances 0.000 abstract description 15
- 230000005641 tunneling Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 238000001354 calcination Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 터널 절연막이 형성된 반도체 기판 상에 실리콘 소스 가스와 NH3 가스를 사용하여 제1 도전막을 형성하는 단계, 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함하여 반도체 메모리 소자의 문턱전압 분포 변화를 억제할 수 있는 반도체 메모리 소자 및 그의 형성 방법으로 이루어진다.
플로팅 게이트, 도전막, 폴리실리콘, 나노, nano, 입자 경계, grain boundary, NH3, SiH4
Description
본 발명은 반도체 메모리 소자 및 그의 형성 방법에 관한 것으로, 특히 플로팅 게이의 그레인 사이즈를 줄여 문턱전압 분포 특성을 향상시키는 반도체 메모리 소자 및 그의 형성 방법에 관한 것이다.
최근 반도체 메모리 소자 중에서, 대용량의 저장능력 및 간편한 휴대성 특성도 우수한 플래시 메모리 소자가 각광받고 있다. 플래시 메모리 소자는 FN 터널링(Fowler-Nordheim tunneling)의 원리에 의해 동작한다. 즉, 게이트 전극(예를 들면, 콘트롤 게이트)에 프로그램 전압이 인가되면 반도체 기판 내의 전자(electron)들이 터널 절연막을 통과하여 플로팅 게이트로 터널링되어 프로그램된다. 이는, 문턱전압 분포를 변화시키므로, 문턱전압 분포 차이에 의해 프로그램 셀과 프로그램되지 않은 셀을 구별할 수 있다.
한편, 종래의 플래시 메모리 소자의 경우에는 하나의 메모리 셀에 다수의 플 로팅 게이트 입자(grain)들이 포함되어 있었기 때문에, 이들에 의해 전기적 특성 레벨의 평균화게 이루어져 문턱전압 분포 차이가 적었다. 하지만, 반도체 메모리 소자의 집적도가 증가함에 따라 메모리 소자의 크기가 줄어들면서, 메모리 셀에 포함되는 플로팅 게이트의 입자 개수가 줄어들게 되었다. 이는, 메모리 셀의 크기는 줄어드는 반면에, 플로팅 게이트를 구성하는 입자 크기(grain size)는 집적도의 증가율에 비하여 클 뿐만 아니라, 입자 크기도 매우 불규칙하기 때문에 발생하는 현상이라 할 수 있다.
이에 따라, 일부 메모리 셀에는 폴리실리콘의 입자 경계가 존재하지 않거나, 입자 경계가 다수개 포함될 수도 있다. 이때, 입자 경계가 상대적으로 다수 포함된 일부 메모리 셀의 경우, 플로팅 게이트의 입자 경계와 터널 산화막 간에 과도한 인(phosphorous) 농도로 기인하여 과도 소거(over erase) 될 수 있으므로 반도체 메모리 소자의 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 플로팅 게이트용 도전막으로 제1 도전막 및 제2 도전막을 순차적으로 형성하되, NH3 가스를 사용하여 제1 도전막을 형성함으로써 제1 도전막의 입자 크기를 감소시켜 문턱전압 분포 변화를 억제할 수 있다.
본 발명에 따른 반도체 메모리 소자의 형성 방법은, 터널 절연막이 형성된 반도체 기판 상에 실리콘 소스 가스와 NH3 가스를 사용하여 제1 도전막을 형성한다. 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성 방법으로 이루어진다.
터널 절연막 상에 제1 그레인 사이즈를 갖는 제1 도전막을 형성하고, 제1 도전막 상에 제1 그레인 사이즈보다 큰 제2 그레인 사이즈를 갖는 제2 도전막을 형성하는 단계를 포함한다.
제1 도전막은 언도프트(undoped) 폴리실리콘막으로 형성하며, 제1 도전막은 싱글 타입의 CVD 장비를 사용하여 형성한다.
제1 도전막은 600℃ 내지 750℃의 온도, 10Torr 내지 300Torr의 압력을 가하여 형성한다.
제1 도전막은 NH3 가스와 실리콘 소스 가소로 SiH4 및 N2 가스를 혼합하여 형 성하며, SiH4 가스와 NH3 가스는 100:0.1 내지 100:1의 비율로 혼합한다.
제1 도전막을 구성하는 각각의 입자(grain)들은 원주 형태(columnar nano grain polysilicon)로 형성되며, 입자(grain)들 각각은 가로 50Å 내지 150Å의 폭에 세로 70Å 내지 300Å의 높이로 형성된다. 이에 따라, 제1 도전막은 70Å 내지 300Å의 두께로 형성한다.
제2 도전막은 도프트 폴리실리콘으로 형성하며, 제2 도전막은 싱글 타입의 CVD 장비를 사용하여 형성하며, 제2 도전막은 600℃ 내지 750℃의 온도를 가하여 실시한다.
제2 도전막은 SiH4, PH3 및 N2 가스를 혼합하여 형성하며, 제2 도전막을 구성하는 각각의 입자(grain)들은 가로 150Å 내지 300Å의 폭에 세로 100Å 내지 2000Å의 높이로 형성된다. 이때, 제2 도전막은 100Å 내지 2000Å의 두께로 형성한다.
제2 도전막에 포함되는 인(P)은 5.0×1019atoms/cc 내지 1.0×1021atoms/cc의 농도로 형성한다.
본 발명에 따른 플래시 메모리 소자는, 반도체 기판 상에 형성된 터널 절연막을 포함한다. 터널 절연막 상에 형성되며 그레인 사이즈가 서로 다른 제1 및 제2 도전막을 포함하는 플로팅 게이트를 포함한다. 플로팅 게이트 상에 형성된 유전체막을 포함한다. 유전체막 상에 형성된 콘트롤 게이트를 포함하는 플래시 메모리 소자로 이루어진다.
제1 도전막 상에 제2 도전막이 형성되며, 제1 도전막의 그레인 사이즈가 상 기 제2 도전막의 그레인 사이즈보다 작다.
본 발명은, 플로팅 게이트용 도전막으로 제1 도전막 및 제2 도전막을 순차적으로 형성하되, NH3 가스를 사용하여 제1 도전막을 형성함으로써 제1 도전막의 입자 크기를 감소시킬 수 있다. 이로 인해, 반도체 메모리 소자의 문턱전압 분포 변화를 억제할 수 있으므로, 고집적화에 따른 전기적 특성 열화를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 도면이며, 반도체 메모리 소자 중에서 낸드 플래시 메모리 소자를 일 실시 예로 설명하였다.
도 1a를 참조하면, 반도체 기판(100)의 상부에 프로그램 또는 소거 동작 시 FN 터널링 현상이 발생할 수 있을 정도의 두께로 터널 절연막(102)을 형성한다. 터 널 절연막(102)은 산화막으로 형성할 수 있다.
도 1b를 참조하면, 터널 절연막(102) 상에 플로팅 게이트(105)를 형성하되, 입자의 크기가 서로 다른 제1 도전막(104) 및 제2 도전막(106)의 적층구조로 형성한다. 이때, 제1 도전막(104)은 문턱전압의 분포 변화를 억제하기 위하여 제2 도전막(106)보다 입자 크기(grain size)를 줄여서 형성하는 것이 바람직하며, 그 구체적인 형성 방법은 다음과 같다.
제1 도전막(104)은 언도프트(undoped) 폴리실리콘막으로 형성하는 것이 바람직하며, 싱글 타입의 CVD(chemical vapor deposition) 장비를 사용하여 형성할 수 있다. 구체적으로, 600℃ 내지 750℃의 온도를 가하며, SiH4, NH3 및 N2 가스를 혼합하여 챔버 내부를 10Torr 내지 300Torr의 압력이 되도록 하는 것이 바람직하다.
이때, NH3 가스가 실리콘(Silicon)의 시드(seed)로 작용하여 나노 크기(nano size)의 폴리실리콘을 형성할 수 있다. 또한, 제1 도전막(104)을 구성하는 입자(grain)들은 종래보다 작고 균일한 크기의 입자 크기를 가지는 원주 형태(columnar nano grain polysilicon)로 형성될 수 있다. 즉, NH3 가스를 첨가함으로써 작고 균일한 입자 크기(grain size)로 형성된 폴리실리콘막을 형성할 수 있다. 이때, NH3 가스를 과도하게 첨가하면 제1 도전막(104)의 저항을 증가시켜 전극(electrod)으로써의 기능을 저하시킬 수 있으므로, NH3 가스는 SiH4 가스의 량에 비하여 적게 주입하는 것이 바람직하다. 예를 들면, SiH4 가스와 NH3 가스의 비율은 100:0.1 내지 100:1이 되도록 하는 것이 바람직하다. 이처럼, NH3 가스를 사용하여 제1 도전막(104)을 형성함으로써, 터널 절연막(102) 상에 나노(nano) 크기의 입자 크기(grain size)를 갖는 제1 도전막(104)을 형성할 수 있다. 구체적으로 예를 들면, 제1 절연막(104)을 구성하는 입자(grain) 중에서 어느 하나의 입자(grain)는 50Å 내지 150Å의 가로 길이에 70Å 내지 300Å의 세로 길이를 갖는 형태로 형성될 수 있다. 여기서, 세로 길이는 제1 도전막(104)의 두께가 된다.
다음의 도 2a 및 도 2b를 참조하면, 도 2a는 종래 기술에 따른 제1 도전막의 단면을 찍은 TEM 사진이며, 도 2b는 본 발명에 따른 제1 도전막의 단면을 찍은 TEM 사진이다. 도 2a와 도 2b의 제1 도전막의 입자 크기(grain size)를 비교해 보면, 종래 기술의 제1 도전막의 입자들은 균일한 크기로 형성되지 않으며, 입자 크기 또한 크고 불규칙하다는 것을 알 수 있다. 반면에, 본 발명의 제1 도전막의 입자들은 종래 기술에 비하여 균일한 폭으로 반도체 기판과 수직방향으로 성장하였음을 알 수 있다.
또한, 도 3a 및 도 3b를 참조하면, 도 3a은 종래 기술에 따른 제1 도전막의 평면을 찍은 TEM 사진이며, 도 3b는 본 발명에 따른 제1 도전막의 평면을 찍은 TEM 사진이다. 종래 기술의 제1 도전막의 입자 크기는 매우 불균일하며 큰 덩어리로 형성되어 있는 반면에, 본 발명의 제1 도전막의 입자 크기는 종래 기술에 비해 균일하고 작은 크기로 형성되어 있는 것을 확인할 수 있다.
도면에서는, 제1 도전막(104)을 단층으로 형성하였지만, 입자 경계(grain boudary)의 개수를 증가시켜 전기적인 안정화를 증대시키기 위하여 다층구조로 형성할 수도 있다.
상술한 바와 같이, 언도프트 폴리실리콘의 제1 도전막(104)을 형성한 후, 제1 도전막(104) 상에 플로팅 게이트용 제2 도전막(106)을 형성한다. 제2 도전막(106)은 도프트 폴리실리콘으로 형성하는 것이 바람직하다. 제2 도전막(106)은 싱글 타입의 CVD(chemical vapor deposition) 장비를 사용하여 형성할 수 있으며, 600℃ 내지 750℃의 온도에서, SiH4, PH3 및 N2 가스를 사용하여 형성하는 것이 바람직하다. 이때, 제2 도전막(106)은 도프트 폴리실리콘의 시드(seed)로 작용하는 인(phosphorus; P)이 언도프 폴리실리콘막인 제1 도전막(104)의 상부에 용이하게 형성되므로(pile up) 인시추(in-situ) 공정으로 형성할 수 있다. 이에 따라, 제2 도전막(106)의 입자 크기(grain size)도 균일한 크기로 형성할 수 있는데, 예를 들면, 하나의 입자(grain)는 150Å 내지 300Å의 가로 길이에 100Å 내지 2000Å의 세로 길이가 되도록 형성할 수 있다. 이때, 세로 길이는 제2 도전막(106)의 두께가 된다. 또한, 제2 도전막(106)에 포함되는 인(P)은 5.0×1019atoms/cc 내지 1.0×1021atoms/cc의 농도가 되도록 형성하는 것이 바람직하다.
도 1c를 참조하면, 도면에서는 도시되지 않았지만, 활성영역과 소자분리 영역을 구획하기 위하여 제2 도전막(106), 제1 도전막(104) 및 터널 절연막(102)을 순차적으로 패터닝(patterning)하고, 노출된 반도체 기판(100)의 일부를 제거하여 트렌치(미도시)를 형성한다. 이어서, 트렌치(미도시) 내부에 소자 분리막(미도시) 을 채우고, 소자 분리막(미도시) 및 제2 도전막(106)의 상부에 유전체막(108) 및 콘트롤 게이트용 제3 도전막(110)을 형성한다. 구체적으로 예를 들면, 유전체막(108)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있으며, 고유전체막으로 형성할 수도 있다. 제3 도전막(110)은 폴리실리콘막으로 형성할 수 있으며, 금속막을 더 적층하여 형성할 수 있다. 이로써, 제3 도전막(110)은 콘트롤 게이트가 된다.
상술한 바와 같이, 플로팅 게이트(105)를 형성할 시에, NH3 가스를 이용하여 종래 기술에 비하여 입자 크기(grain size)가 작고 균일한 도전막을 형성할 수 있다. 이에 따라, 하나의 메모리 셀에 포함된 플로팅 게이트 내에 다수의 입자(grain)들이 포함되도록 하여 문턱전압 분포의 변동 폭을 줄일 수 있으므로 반도체 메모리 소자의 전기적 특성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명에 따른 반도체 메모리 소자의 단면사진이다.
도 3a 및 도 3b는 본 발명에 따른 반도체 메모리 소자의 평면사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 106 : 제2 도전막
108 : 유전체막 110 : 제3 도전막
Claims (19)
- 터널 절연막이 형성된 반도체 기판 상에 실리콘 소스 가스와 NH3 가스를 사용하여 제1 도전막을 형성하는 단계; 및상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성 방법.
- 반도체 기판 상에 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 제1 그레인 사이즈를 갖는 제1 도전막을 형성하는 단계; 및상기 제1 도전막 상에 상기 제1 그레인 사이즈보다 큰 제2 그레인 사이즈를 갖는 제2 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 도전막은 언도프트(undoped) 폴리실리콘막으로 형성하는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 도전막은 싱글 타입의 CVD 장비를 사용하여 형성하는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 도전막은 600℃ 내지 750℃의 온도, 10Torr 내지 300Torr의 압력을 가하여 형성하는 반도체 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 제1 도전막은 상기 NH3 가스와 상기 실리콘 소스 가스로 SiH4 및 N2 가스를 혼합하여 형성하는 반도체 메모리 소자의 형성 방법.
- 제 6 항에 있어서,상기 SiH4 가스와 상기 NH3 가스는 100:0.1 내지 100:1의 비율로 혼합하는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 도전막을 구성하는 각각의 입자(grain)들은 원주 형태(columnar nano grain polysilicon)로 형성되는 반도체 메모리 소자의 형성 방법.
- 제 8 항에 있어서,상기 입자(grain)들 각각은 가로 50Å 내지 150Å의 폭에 세로 70Å 내지 300Å의 높이로 형성되는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 도전막은 70Å 내지 300Å의 두께로 형성하는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2 도전막은 도프트 폴리실리콘으로 형성하는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2 도전막은 싱글 타입의 CVD 장비를 사용하여 형성하는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2 도전막은 600℃ 내지 750℃의 온도를 가하여 실시하는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2 도전막은 SiH4, PH3 및 N2 가스를 혼합하여 형성하는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2 도전막을 구성하는 각각의 입자(grain)들은 가로 150Å 내지 300Å의 폭에 세로 100Å 내지 2000Å의 높이로 형성되는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2 도전막은 100Å 내지 2000Å의 두께로 형성하는 반도체 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2 도전막에 포함되는 인(P)은 5.0×1019atoms/cc 내지 1.0×1021atoms/cc의 농도로 형성하는 반도체 메모리 소자의 형성 방법.
- 반도체 기판 상에 형성된 터널 절연막;상기 터널 절연막 상에 형성되며 그레인 사이즈가 서로 다른 제1 및 제2 도전막을 포함하는 플로팅 게이트;상기 플로팅 게이트 상에 형성된 유전체막; 및상기 유전체막 상에 형성된 콘트롤 게이트를 포함하는 반도체 메모리 소자.
- 제 18 항에 있어서,상기 제1 도전막 상에 상기 제2 도전막이 형성되며, 상기 제1 도전막의 그레인 사이즈가 상기 제2 도전막의 그레인 사이즈보다 작은 반도체 메모리 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR20090042416A true KR20090042416A (ko) | 2009-04-30 |
Family
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| KR (1) | KR20090042416A (ko) |
Cited By (1)
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|---|---|---|---|---|
| KR20210065838A (ko) * | 2019-11-26 | 2021-06-04 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 무선 주파수 디바이스로서의 p형 finfet 및 그 형성 방법 |
-
2007
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| US11502185B2 (en) | 2019-11-26 | 2022-11-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of manufacturing a gate electrode having metal layers with different average grain sizes |
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