KR20100074666A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 플래시 메모리 소자, 절연막, 금속 배선이 형성된 반도체 기판이 제공되는 단계 및 상기 금속 배선을 포함하는 상기 반도체 기판상에 패시베이션막을 형성하되, 상기 금속 배선을 포함하는 상기 반도체 기판상에 패시베이션막을 형성하되, 상기 패시베이션막은 제1 유량으로 공급하는 SiH4 가스와 제2 유량으로 공급하는 NH3 가스 및 제3 유량으로 공급하는 N2O 가스를 혼합한 가스로 형성되며 상기 제3 유량이 상기 제1 및 제2 유량보다 큰 단계를 포함하기 때문에, H+ 이온을 최소한으로 포함하는 패시베이션막을 형성함으로써, H+ 이온이 게이트 전극의 측벽으로 이동하여 플로팅 게이트에 저장된 전자를 중화시켜 리텐션 특성이 열화되는 문제점을 해결할 수 있다.
리텐션, H+, 패시베이션막, 플로팅 게이트
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 리텐션(retention) 특성을 향상시킬 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시(flash) 메모리 소자는 이러한 비휘발성 메모리 소자의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거할 수 있는 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
플래시 메모리 소자는 반도체 기판상에 전하를 저장할 수 있는 플로팅 게이트(floating gate)가 구비된다. 플로팅 게이트의 하부에는 반도체 기판과의 사이에 터널 절연막이 형성되고, 플로팅 게이트 상부에는 콘트롤 게이트(control gate)와 사이에 유전체막이 형성된다. 플래시 메모리 소자는 FN 터널링(Fowler/Nordheim tunneling) 현상을 이용하여 터널 절연막을 통과한 전자를 플로팅 게이트(floating gate) 내에 주입하여 프로그램하고, 터널 절연막을 통해 전자를 인출하여 소거하는 과정을 통해 동작을 수행한다. 이와 같이 플로팅 게이트는 플래시 메모리 소자의 프로그램 동작 및 소거 동작에 직접적으로 관여하기 때문에, 플래시 메모리 소자의 특성을 좌우하는 중요한 구성 요소이다.
도 5는 초기 플래시 메모리 소자의 문턱 전압 분포와 5000번의 사이클링(cycling) 동작 후 플래시 메모리 소자의 문턱 전압 분포를 비교한 그래프이다.
플래시 메모리 소자의 플로팅 게이트에 주입된 전자는 시간의 경과에 따라 플로팅 게이트의 측벽이나 하부의 터널 절연막을 통해 누설(retention)되기 때문에 플래시 메모리 소자의 리텐션(retention) 특성은 열화될 수 있다. 이는 프로그램 또는 소거를 여러 번 반복하는 사이클링 횟수가 증가할수록 더욱 열화될 수 있으며, 도 5에 나타난 바와 같이, 사이클링 횟수가 거듭될수록 초기 문턱 전압 분포에 비해 전체적으로 문턱 전압이 강하한다. 이와 같은 리텐션 특성의 열화는 전자의 누설로 인한 소스-드레인간 의 문턱 전압의 강하로 셀 전류가 증가하기 때문에 데이터 오류가 발생한다.
본 발명은 플래시 메모리 소자에서 SiON막으로 패시베이션(passivation) 막을 형성할 때 N2O 가스 유량을 증가시켜 형성함으로써, 플래시 메모리 소자의 리텐션 특성에 영향을 줄 수 있는 H+ 이온이 패시베이션 막에 최소한으로 포함되도록 한다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 플래시 메모리 소자, 절연막, 금속 배선이 형성된 반도체 기판이 제공되는 단계 및 상기 금속 배선을 포함하는 상기 반도체 기판상에 패시베이션막을 형성하되, 상기 금속 배선을 포함하는 상기 반도체 기판상에 패시베이션막을 형성하되, 상기 패시베이션막은 제1 유량으로 공급하는 SiH4 가스와 제2 유량으로 공급하는 NH3 가스 및 제3 유량으로 공급하는 N2O 가스를 혼합한 가스로 형성되며 상기 제3 유량이 상기 제1 및 제2 유량보다 큰 단계를 포함한다.
상기 혼합 가스는 상기 SiH4 가스를 410sccm의 유량으로 공급하고, 상기 NH3 가스를 3000∼4000sccm의 유량으로 공급하고 상기 N2O 가스를 5000∼8000sccm의 유량으로 공급하여 혼합할 수 있다. 상기 패시베이션막을 형성한 뒤 상기 패시베이션막에 대해 열처리 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 열처리 공정 은 N2 가스와 함께 1∼2slm 유량의 H2 가스를 공급하여 실시할 수 있다. 상기 열처리 공정은 N2 가스만 공급하여 실시할 수 있다. 상기 열처리 공정은 350℃∼400℃의 온도에서 30∼60분 동안 실시할 수 있다.
본 발명은 H+ 이온을 최소한으로 포함하는 패시베이션막을 형성함으로써, H+ 이온이 게이트 전극의 측벽으로 이동하여 플로팅 게이트에 저장된 전자를 중화시켜 리텐션 특성이 열화되는 문제점을 해결할 수 있다. 또한 H+ 이온이 터널 절연막이 침투하여 차지 트랩되는 것을 방지할 수 있다. 따라서, 더욱 신뢰성있는 고성능의 비휘발성 메모리 소자의 제조가 가능하다.l
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1은 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 본 발명의 일실시예에서는 비휘발성 메모리 소자 중 낸드 플래시 메모리 소자를 예로 들어 설명한다.
도 1을 참조하면, 반도체 기판(102)에 터널 절연막(104)이 배치된다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상으로 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막으로 형성될 수 있다. 터널 절연막(104) 상에는 플로팅 게이트용 제1 도전막(106)이 배치된다. 제1 도전막(106)은 프로그램 동작시 전자가 축적되거나 소거 동작시 저장된 전하가 방출될 수 있다. 이에 따라, 프로그램 동작시에는 터널 절연막(104) 하단의 채널 영역에서 제1 도전막(106)으로 전자가 이동하고, 소거 동작시에는 제1 도전막(106)에서 터널 절연막(104) 하단의 채널 영역으로 전자가 이동할 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성될 수 있다. 한편, 도면에는 도시되지 않았지만, 인접합 게이트 사이에는 절연막으로 형성되는 소자 분리막(도시하지 않음)이 배치되어 인접한 액티브 영역을 한정한다.
제1 도전막 상에는 유전체막(108)이 배치된다. 유전체막(108)은 하부에 형성 된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 절연한다. 유전체막(108)은 산화막, 질화막 및 산화막의 적층 구조인 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다. 유전체막(108) 상에는 콘트롤 게이트용 제2 도전막(110)이 배치된다. 제2 도전막(110)은 폴리 실리콘막으로 형성한다. 한편, 도면에는 도시되지 않았지만, 제2 도전막(110) 상에는 콘트롤 게이트의 저항을 낮추기 위한 게이트 전극막(도시하지 않음)이 더욱 배치될 수 있다. 제2 도전막(110) 상에는 게이트 식각 공정에서 사용되는 게이트 마스크 패턴(112)이 형성된다. 게이트 마스크 패턴(112)은 하부에 형성되는 적층막들과 식각 선택비가 다른 물질막, 예를 들면 산화막으로 형성될 수 있다. 이로써, 반도체 기판(102) 상에는 터널 절연막(!04), 플로팅 게이트용 제1 도전막(106), 유전체막(108), 콘트롤 게이트용 제2 도전막(110) 및 게이트 마스크 패턴(112)을 포함하는 게이트 전극(114)이 형성된다.
게이트 전극(114)을 포함하는 반도체 기판(102) 상에는 제1 절연막(116)이 배치된다. 제1 절연막(116)은 산화막으로 형성할 수 있다. 제1 절연막(116)은 하부에 형성된 게이트 전극(114)이나 접합 영역(도시하지 않음) 등과 전기적으로 연결되는 다수의 콘택 플러그(도시하지 않음)가 형성될 수 있다. 제1 절연막(116) 상에는 제2 절연막(118)이 배치된다. 제2 절연막(118)은 산화막으로 형성될 수 있다. 제2 절연막(118)에는 금속 배선(120)이 배치된다. 금속 배선(120)은 하부에 형성된 콘택 플러그(도시하지 않음)와 전기적으로 연결될 수 있다.
이후에, 금속 배선(120)과 제2 절연막(118)을 포함하는 반도체 기판(102) 상에 패시베이션막(122)이 배치된다. 패시베이션막(122)은 하부에 형성된 낸드 플래 시 소자를 보호한다. 패시베이션막(122)은 SiON막으로 형성하는데, SiON 막은 비정질 실리콘(amorphous Silicon)과 SiO와 SiN이 각각 20%, 70%, 10%의 부피비를 구성한다. 따라서, SiON막을 형성하기 위해서는 비정질 실리콘의 소스 가스로써 SiH4 가스, SiO의 소스 가스로써 N2O 가스 및 SiN의 소스 가스로서 NH3 가스를 혼합하여 형성한다.
그런데, 이와 같이 형성되는 패시베이션(122)막에는 다수의 H+ 이온이 포함될 수 있으며, 이러한 H+ 이온은 제2 절연막(118)과 제1 절연막(116)을 통해 게이트 전극(114)의 주변부까지 이동할 수 있다. 이와 같이 이동된 H+ 이온은 제1 도전막(106)에 저장된 전자와 결합하여 중성화됨으로써 제1 도전막(106)에 저장된 전자를 누설시켜 리텐션 특성을 열화시킬 수 있다. 또한, H+ 이온은 터널 절연막(104) 내부로 침투하여 차지 트랩(charge trap)을 형성함으로써 반도체 소자의 특성이 더욱 열화될 수 있다.
따라서, 본 발명은 패시베이션막(122)에 포함되는 H+ 이온을 최소화하도록 패시베이션(122)을 형성하는데, 이를 하기에서 상세히 설명한다.
도 2는 SiON으로 패시베이션막(122)을 형성할 때 공급하는 N2O 가스 유량에 따른 굴절율(Refraction Index; RI)과 수소의 농도를 나타낸 도면이다.
도 2를 참조하면, N2O 가스의 유량을 증가시키면 패시베이션(122)에 포함된 수소 농도는 감소되며 N2O 가스는 SiO의 소스 가스이기 때문에 패시베이션막(122) 내에서 SiO의 형성량이 증가하여 패시베이션막(122)의 RI값은 감소된다.
도 3은 패시베이션막(122)의 RI에 따른 패시베이션막(122)의 스트레스를 나타낸 도면이다.
도 3을 참조하면, SiON막으로 패시베이션막(122)을 형성할 때 N2O 가스의 유량을 증가시켜 패시베이션막(122)의 RI 값이 감소되면, 패시베이션막(122)의 스트레스 또한 감소되어 패시베이션막(122)의 특성이 향상될 수 있다.
따라서, 본 발명에서 SiON막으로 패시베이션막(122)을 형성하기 위하여 비정질 실리콘의 소스 가스로써 SiH4 가스, SiO의 소스 가스로써 N2O 가스 및 SiN의 소스 가스로서 NH3 가스를 혼합할 때, N2O 가스의 유량을 최대로 공급하여 형성한다. 예를 들어, SiH4 가스는 410sccm의 유량으로 공급하고, NH3 가스는 3000∼4000sccm의 유량으로 공급하고 N2O 가스는 5000∼8000sccm의 유량으로 공급한다. 이로써, 본 발명의 패시베이션막(122)은 H+ 이온이 최소한으로 포함되며 스트레스가 낮은 막으로 형성될 수 있다.
도 4는 패시베이션막(122)의 RI 값에 따른 리텐션 페일율을 나타낸 도면이다.
도 4를 참조하면, 본 발명에서 SiON막으로 패시베이션막(122)을 형성할 때 N2O 가스의 유량을 최대로 증가시켜 형성하여 H+ 이온이 최소한으로 포함되고 RI값이 감소하도록 형성함으로써 리텐션 페일율은 감소한다.
한편, 패시베이션막(122)을 형성한 뒤 패시베이션막(122)에 대해 열처리 공정을 실시할 수 있다. 이때, 9slm 유량의 N2 가스와 3slm 유량의 H2 가스를 공급하면서 410℃의 온도에서 60분 동안 열처리 공정을 실시하는데, 본 발명에서는 패시베이션막(122)에 H2 가스가 접촉하는 것을 최소화하여 패시베이션막(122)에 대해 열처리 공정을 실시한다. 즉, 본 발명에서는 패시베이션막(122)에 대해 열처리 공정을 실시할 때 N2 가스와 함께 1∼2slm 유량의 H2 가스를 공급하거나 H2 가스를 공급하지 않고 N2 가스만 공급하는 상태에서, 350℃∼400℃의 온도에서 30∼60분 동안 실시한다. 이로써, 후속하는 공정에서 패시베이션막(122)과 접촉하는 H2 가스를 최소화할 수 있다.
도 1은 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2는 SiON으로 패시베이션막을 형성할 때 공급하는 N2O 가스 유량에 따른 굴절율(Refraction Index; RI)과 수소의 농도를 나타낸 도면이다.
도 3은 패시베이션막의 RI에 따른 패시베이션막의 스트레스를 나타낸 도면이다.
도 4는 패시베이션막의 RI 값에 따른 리텐션 페일율을 나타낸 도면이다.
도 5는 초기 플래시 메모리 소자의 문턱 전압 분포와 5000번의 사이클링(cycling) 동작 후 플래시 메모리 소자의 문턱 전압 분포를 비교한 그래프이다.
Claims (6)
- 플래시 메모리 소자, 절연막, 금속 배선이 형성된 반도체 기판이 제공되는 단계; 및상기 금속 배선을 포함하는 상기 반도체 기판상에 패시베이션막을 형성하되, 상기 패시베이션막은 제1 유량으로 공급하는 SiH4 가스와 제2 유량으로 공급하는 NH3 가스 및 제3 유량으로 공급하는 N2O 가스를 혼합한 가스로 형성되며 상기 제3 유량이 상기 제1 및 제2 유량보다 큰 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 혼합 가스는 상기 SiH4 가스를 410sccm의 유량으로 공급하고, 상기 NH3 가스를 3000∼4000sccm의 유량으로 공급하고 상기 N2O 가스를 5000∼8000sccm의 유량으로 공급하여 혼합하는 비휘발성 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 패시베이션막을 형성한 뒤 상기 패시베이션막에 대해 열처리 공정을 실 시하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제4항에 있어서,상기 열처리 공정은 N2 가스와 함께 1∼2slm 유량의 H2 가스를 공급하여 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제4항에 있어서,상기 열처리 공정은 N2 가스만 공급하여 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제4항에 있어서,상기 열처리 공정은 350℃∼400℃의 온도에서 30∼60분 동안 실시하는 비휘발성 메모리 소자의 제조 방법.
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| KR1020080133156A KR20100074666A (ko) | 2008-12-24 | 2008-12-24 | 비휘발성 메모리 소자의 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210046369A (ko) * | 2019-10-18 | 2021-04-28 | 주식회사 엠씨넥스 | 정전기 방지 기능을 구비한 카메라 |
-
2008
- 2008-12-24 KR KR1020080133156A patent/KR20100074666A/ko not_active Application Discontinuation
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