KR100763124B1 - 플래시 메모리 소자의 제조방법 - Google Patents

플래시 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 터널 산화막 및 시드층을 순차적으로 형성하는 단계와, 전체 구조 상부에 그레인 사이즈가 작은 제1 폴리실리콘막을 형성한 후 상기 제1 폴리실리콘막 상부에 절연막을 형성하는 단계와, 전체 구조 상부에 상기 제1 폴리실리콘막의 그레인 사이즈보다 큰 그레인 사이즈를 갖는 제2 폴리실리콘막을 형성하는 단계와, 전체 구조 상부에 유전체막 및 컨트롤 게이트용 도전막을 형성하는 단계를 포함함으로써, 셀 간의 문턱 전압(Vt) 분배를 균일하게 하여 문턱 전압(Vt) 분포(distribution)를 개선할 수 있다.
문턱 전압, 폴리실리콘막, 그레인 사이즈, 시드층

Description

플래시 메모리 소자의 제조방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 시드층 106 : 제1 폴리실리콘막
108 : 절연막 110 : 제2 폴리실리콘막
112 : 유전체막 114 : 도전막
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 셀 간의 문턱 전압(Vt) 분배를 균일하게 하여 문턱 전압(Vt) 분포(distribution)를 개선하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리는 휴대폰, PDA, 카메라, 게임기 그리고 MP3 등과 같은 휴대기기의 출현으로 지난 몇 년간 폭발적인 성장을 하고 있다. 또한, IT 기술과 가전 기술의 발달과 더불어서 플래시 메모리는 이들 분야의 저장 매체로서 지속적인 각광을 받고 있다. 특히, 플래시 메모리는 비휘발성 및 저 전력 소모 특성으로 이런 응용에 적합하여 각종 휴대기기의 주 기억 소자로 사용되기 시작하였으며 최근의 수요에 부응하여 플래시 메모리의 집적도를 향상시키는 연구를 많이 하고 있다. 최근에는 70nm급 또는 그 이하의 채널 길이를 갖는 플래시 메모리 소자 기술을 개발하여 4Gb 또는 그 이상의 집적도를 갖는 플래시 메모리가 개발되고 있다.
플래시 메모리 소자가 고집적화되어감에 따라 채널의 길이뿐만 아니라 폭도 감소하고 있으며 이에 따라 플로팅 게이트의 크기도 함께 작아지고 있다. 기존의 플로팅 게이트의 면적이 큰 플래시 메모리 셀에서는 폴리실리콘막의 그레인(grain) 개수가 많기 때문에 이들에 의한 영향이 균등하게 분배되어 셀과 셀 사이의 문턱 전압(Vt) 차이를 작게 할 수 있었으나, 최근의 고집적화 된 셀의 경우 플로팅 게이트용 폴리실리콘막의 그레인 크기는 줄어들지 않아 이에 따른 문턱 전압(Vt) 분포가 증가하고 있다.
플로팅 게이트용 폴리실리콘막은 형성시에는 비정질 상태로 조밀한 그레인 사이즈를 가지는데, 후속 공정인 열 공정으로 인하여 그레인 사이즈가 성장하여 조대한 그레인 사이즈를 가지는 폴리실리콘막을 형성하게 된다. 대략적인 그레인 사이즈는 200nm 내지 500nm 인데, 이는 게이트 선폭(CD)의 두 배가 넘는 크기로써 특 정 셀에는 그레인 바운더리(boundary)가 존재하지 않기도 하고, 특정 셀에는 그레인 바운더리가 존재하기도 한다. 이렇게 그레인 사이즈가 커지게 되면, FN(Fowler-Nordheim) 터널링을 동작 원리로 하는 플래시 메모리 셀 들의 프로그램 및 소거 문턱 전압(Vt)의 변화가 커지게 된다. 즉, 그레인 바운더리가 상대적으로 밀집된 특정 셀은 노말한(normal) 수준의 셀보다 소거 속도가 더 빨라 과도 소거된 셀이 된다. 이와 같은 현상은 그레인 경계 지역에 존재하는 산화막 밸리(valley)에서 상대적으로 과도한 인(phosporous; P) 농도로 기인된 포텐셜 높이 감소(potential barrier height reduction) 또는 전자 트랩(trap) 현상이 발생한다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 셀 간의 문턱 전압(Vt) 분배를 균일하게 하여 문턱 전압(Vt) 분포를 개선하기 위한 플래시 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 터널 산화막 및 시드층을 순차적으로 형성하는 단계와, 전체 구조 상부에 그레인 사이즈가 작은 제1 폴리실리콘막을 형성한 후 상기 제1 폴리실리콘막 상부에 절연막을 형성하는 단계와, 전체 구조 상부에 상기 제1 폴리실리콘막의 그레인 사이즈보다 큰 그레인 사이즈를 갖는 제2 폴리실리콘막을 형성하는 단계와, 전체 구조 상부에 유전체막 및 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102) 및 시드층(104)을 순차적으로 형성한다. 이때, 시드층(104)은 폴리실리콘막으로 600℃ 내지 750℃의 온도와 0.1Torr 내지 1Torr의 압력에서 SiH4 가스를 이용한 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition; LP-CVD)으로 형성한다.
도 1b를 참조하면, 시드층(104) 상부에 일정한 크기의 작은 그레인을 갖는 언도프트(undoped) 제1 폴리실리콘막(106)을 형성한다. 이때, 제1 폴리실리콘막(106)은 600℃ 내지 750℃의 온도와 0.1Torr 내지 1Torr의 압력에서 SiH4 가스를 이용한 저압 화학기상 증착법(LP-CVD)으로 20Å 내지 100Å의 두께로 형성한다.
제1 폴리실리콘막(106) 상부에 절연막(108)을 형성한다. 이때, 절연막(108)은 O2, NO 또는 N2O 가스를 이용한 산화막 또는 질화막을 이용하여 1Å 내지 10Å의 두께로 형성한다. 제1 폴리실리콘막(106) 상부에 큰 그레인을 갖는 도프트(doped) 제2 폴리실리콘막(110)을 형성한다. 이때, 제2 폴리실리콘막(110)은 500℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력에서 SiH4 또는 Si2H6 및 PH3를 혼합한 혼합 가스를 이용한 저압 화학기상 증착법(LP-CVD)으로 200Å 내지 2000Å의 두께로 형성한다. 이로 인하여, 시드층(104), 제1 폴리실리콘막(106), 절연막(108) 및 제2 폴리실리콘막(110)으로 구성된 플로팅 게이트를 형성한다. 여기서, 절연막(108)은 제1 폴리실리콘막(106)과 제2 폴리실리콘막(110)을 분리시키기 위해 형성하는 것이다.
도 1c를 참조하면, 전체 구조 상부에 유전체막(112)을 형성한 후 유전체막(112) 상부에 컨트롤 게이트용 도전막(114)을 형성한다. 이때, 유전체막(112)은 ONO로 한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 그레인 사이즈가 작은 제1 폴리실리콘막을 형성하여 셀당 존재하는 그 레인 밀도를 균등하게 함으로써, 반복적인 프로그램 및 소거시 문턱 전압(Vt) 변화를 감소시켜 소자의 신뢰성을 향상시킬 수 있다.
둘째, 제1 폴리실리콘막의 그레인 사이즈를 조밀하고 균일하게 형성함으로써 셀과 셀 사이의 문턱 전압(Vt) 차이를 작게 할 수 있고, 전하를 저장하는 리텐션(retention) 특성을 향상시키거나, 전하의 속도를 증가시켜 소자의 특성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판 상부에 터널 산화막 및 시드층을 순차적으로 형성하는 단계;
    전체 구조 상부에 그레인 사이즈가 작은 제1 폴리실리콘막을 형성한 후 상기 제1 폴리실리콘막 상부에 절연막을 형성하는 단계;
    전체 구조 상부에 상기 제1 폴리실리콘막의 그레인 사이즈보다 큰 그레인 사이즈를 갖는 제2 폴리실리콘막을 형성하는 단계; 및
    전체 구조 상부에 유전체막 및 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 시드층은 폴리실리콘막으로 600℃ 내지 750℃의 온도와 0.1Torr 내지 1Torr의 압력에서 SiH4 가스를 공급하여 저압 화학기상 증착법으로 형성하는 플래시 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 제1 폴리실리콘막은 600℃ 내지 750℃의 온도와 0.1Torr 내지 1Torr의 압력에서 SiH4 가스를 이용한 저압 화학기상 증착법으로 20Å 내지 100Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
  4. 제1항에 있어서, 상기 절연막은 O2, NO 또는 N2O 가스를 이용한 산화막 또는 질화막을 이용하여 1Å 내지 10Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
  5. 제1항에 있어서, 상기 제2 폴리실리콘막은 500℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력에서 SiH4 또는 Si2H6 및 PH3를 혼합한 혼합 가스를 이용한 저압 화학기상 증착법(LP-CVD)으로 200Å 내지 2000Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
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