KR100771802B1 - 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 터널 산화막이 형성된 반도체 기판 상부에 작은 그레인 사이즈를 갖는 언도프트 폴리실리콘막을 다층으로 형성한 후 큰 그레인 사이즈를 갖는 도프트 폴리실리콘막을 형성함으로써 셀당 존재하는 그레인 밀도를 고르게 함으로써 반복적인 프로그램 및 소거시 문턱 전압 변화를 감소시켜 소자의 신뢰성을 향상시킬 수 있고, 작고 많은 수의 그레인을 형성하므로 전하를 저장하는 리텐션 특성과 전하의 저장 속도를 증대시켜 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법이 제시된다.
그레인 사이즈, 언도프트 폴리실리콘막, 다층 구조, 문턱 전압

Description

플래쉬 메모리 소자의 플로팅 게이트 형성 방법{Method of forming a floating gate in a semiconductor device}
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 터널 산화막
13 : 제 1 언도프트 폴리실리콘막 14 : 제 1 절연막
15 : 제 2 언도프트 폴리실리콘막 16 : 제 2 절연막
17 : 제 3 언도프트 폴리실리콘막 18 : 도프트 폴리실리콘막
본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 특히 제1 그레인 사이즈를 갖는 폴리실리콘막과 제1 그레인 사이즈보다 큰 제2 그레인 사이즈를 갖는 폴리실리콘막을 이용하여 플로팅 게이트를 형성함으로써 그레인 바운더리를 일정하게 하여 문턱 전압의 분포를 균일하게 할 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 집적도를 높이기 위해 소자의 크기를 줄이고 있으며, 이에 따라 플로팅 게이트의 면적도 작아지고 있다. 기존의 플로팅 게이트의 면적이 큰 낮은 집적도의 플래쉬 메모리 소자에서는 폴리실리콘 그레인의 개수가 많기 때문에 이들에 의한 영향이 평균되어 셀과 셀 사이의 문턱 전압의 차이를 작게 할 수 있었다. 그러나, 최근의 고집적화된 셀의 경우 플로팅 게이트를 위한 폴리실리콘막의 그레인 크기는 줄어들지 않기 때문에 이에 따른 문턱 전압의 산포가 증가하고 있다.
플로팅 게이트를 형성하기 위한 폴리실리콘막은 비정질 실리콘막을 단층 또는 2층으로 형성하는데, 이는 후속 열공정에 의해 최소 약 200㎚ 이상의 큰 그레인 사이즈(grain size)를 갖게 된다. 이러한 큰 그레인 사이즈는 게이트 선폭(CD)의 두배를 넘는 크기로서 특정 셀에는 그레인 바운더리(grain boundary)가 존재하지 않기도 하지만, 특정 셀에는 그레인 바운더리가 존재하기도 하며, 심할 경우 트윈 그레인 바운더리가 존재하기도 한다. 이렇게 그레인 사이즈가 커지게 되면 FN 터널링을 동작 원리로 하는 플래쉬 메모리 셀의 프로그램 및 소거 문턱 전압의 변화가 커지게 된다. 예를들어 그레인 바운더리가 상대적으로 큰 특정 셀은 노멀한 셀보다 소거 속도가 더 빠른 즉 과도 소거된 셀이 된다. 이러한 현상은 그레인 바운더리에 존재하는 터널 산화막 밸리(valley)에서의 상대적으로 과도한 인 농도에 기인된 전 위 장벽의 감소 및 전자 트랩(trap) 현상에 의해 발생하는 것이다.
본 발명의 목적은 제1 그레인 사이즈를 갖는 폴리실리콘막과 제1 그레인 사이즈보다 큰 제2 그레인 사이즈를 갖는 폴리실리콘막을 이용하여 플로팅 게이트를 형성함으로써 그레인 바운더리를 일정하게 하여 문턱 전압의 분포를 균일하게 할 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 언도프트 폴리실리콘막을 2층 이상의 다층으로 형성하여 제1 그레인 사이즈를 갖도록 한 후 제2 그레인 사이즈를 갖는 도프트 폴리실리콘막을 언도프트 폴리실리콘막보다 두껍게 형성함으로써 그레인 바운더리를 일정하게 하여 문턱 전압의 분포를 균일하게 할 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법은 터널 산화막이 형성된 반도체 기판 상부에 제1 그레인 사이즈를 갖는 언도프트 폴리실리콘막을 다층으로 형성하는 단계; 및 상기 언도프트 폴리실리콘막 상부에 제1 그레인 사이즈보다 큰 제2 그레인 사이즈를 갖는 도프트 폴리실리콘막을 형성하는 단계를 포함한다.
상기 언도프트 폴리실리콘막을 다층으로 형성하는 단계는 상기 터널 산화막 상부에 제1 그레인 사이즈를 갖는 제 1 언도프트 폴리실리콘막을 형성하는 단계; 상기 제 1 언도프트 폴리실리콘막 상부에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상부에 제1 그레인 사이즈를 갖는 제 2 언도프트 폴리실리콘막을 형성하는 단계; 상기 제 2 언도프트 폴리실리콘막 상부에 제 2 절연막을 형성하는 단계; 및 상기 제 2 절연막 상부에 제1 그레인 사이즈를 갖는 제 3 언도프트 폴리실리콘막을 형성하는 단계를 포함한다.
상기 제 1, 제 2 및 제 3 언도프트 폴리실리콘막 각각은 650 내지 750℃의 온도와 0.1 내지 300Torr의 압력에서 SiH4 가스를 이용한 LPCVD 방법으로 형성한다.
상기 제 1, 제 2 및 제 3 언도프트 폴리실리콘막 각각은 20 내지 100Å의 두께로 형성한다.
상기 제 1 및 제 2 절연막 각각은 O2 또는 N2O 가스를 이용하여 산화막 또는 질화막으로 형성하며, 1 내지 10Å의 두께로 형성한다.
상기 도프트 폴리실리콘막은 500 내지 550℃의 온도와 0.1 내지 3Torr의 압력에서 SiH4 또는 Si2H6와 PH3 가스를 이용한 LPCVD 방법으로 200 내지 2000Å의 두께로 형성한다.
상기 도프트 폴리실리콘막은 1.0E20 내지 3.0E20atoms/cc의 인 농도를 갖는다.
상기 도프트 폴리실리콘막을 형성한 후 열처리 공정을 실시하여 상기 도프트 폴리실리콘막의 도펀트가 상기 제 1 내지 제 3 언도프트 폴리실리콘막으로 확산되도록 하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 웰 및 소자 분리막등의 소정의 구조가 형성된 반도체 기판(11) 상부에 산화 공정을 통해 터널 산화막(12)을 형성한다. 터널 산화막(12)이 형성된 반도체 기판(11) 상부에 제 1 언도프트 폴리실리콘막(13)을 형성한다. 제 1 언도프트 폴리실리콘막(13)은 SiH4 가스를 소오스 가스로 하여 650∼750℃의 온도와 0.1∼300Torr의 압력에서 LPCVD 방법으로 20∼100Å의 두께로 증착한다. 이에 따라 제 1 언도프트 폴리실리콘막(13)은 제1 그레인 사이즈를 갖게 된다. 그리고, 제 1 언도프트 폴리실리콘막(13) 상부에 제 1 절연막(14)을 수 Å, 예컨데 1∼10Å의 얇은 두께로 형성하는데, 제 1 절연막(14)은 O2 또는 N2O 가스를 이용하여 산화막 또는 질화막으로 형성한다.
도 1(b)를 참조하면, 제 1 절연막(14) 상부에 제 2 언도프트 폴리실리콘막(15)을 형성한다. 제 2 언도프트 폴리실리콘막(15)은 제 1 언도프트 폴리실리콘막(13)과 동일한 조건으로 형성한다. 즉, 제 2 언도프트 폴리실리콘막(15)은 SiH4 가스를 소오스 가스로 하여 650∼750℃의 온도와 0.1∼300Torr의 압력에서 LPCVD 방법으로 20∼100Å의 두께로 증착함으로써 제1 그레인 사이즈를 갖도록 한다. 그리고, 제 2 언도프트 폴리실리콘막(15) 상부에 제 2 절연막(16)을 수 Å, 예컨데 1∼10Å의 얇은 두께로 형성하는데, 제 2 절연막(16)은 O2 또는 N2O 가스를 이용하여 산화막 또는 질화막으로 형성한다.
도 1(c)를 참조하면, 제 2 절연막(16) 상부에 제 3 언도프트 폴리실리콘막(17)을 형성한다. 제 3 언도프트 폴리실리콘막(17)은 제 1 및 제 2 언도프트 폴리실리콘막(13 및 15)과 동일한 조건으로 형성한다. 즉, 제 3 언도프트 폴리실리콘막(17)은 SiH4 가스를 소오스 가스로 하여 650∼750℃의 온도와 0.1∼300Torr의 압력에서 LPCVD 방법으로 20∼100Å의 두께로 증착함으로써 제1 그레인 사이즈를 갖도록 한다.
도 1(d)를 참조하면, 제 3 언도프트 폴리실리콘막(17) 상부에 도프트 폴리실리콘막(18)을 형성한다. 도프트 폴리실리콘막(18)은 500∼550℃의 온도와 0.1∼3Torr의 압력에서 SiH4 또는 Si2H6와 PH3 가스를 이용한 LPCVD 방법으로 200∼2000Å의 두께로 형성한다. 이에 따라 도프트 폴리실리콘막(18)은 제1 그레인 사이즈보다 큰 제2 그레인 사이즈를 갖게 된다. 여기서, 도프트 폴리실리콘막(18)의 인 농도는 1.0E20∼3.0E20atoms/cc 정도로 유지되도록 한다. 이후 열처리 공정에 의해 도프트 폴리실리콘막(18)의 인 이온이 하부의 제 1 내지 제 3 언도프트 폴리실리콘막(13, 15 및 17)로 확산되게 된다.
상술한 바와 같이 본 발명에 의하면 제1 그레인 사이즈를 갖는 폴리실리콘막과 제1 그레인 사이즈보다 큰 제2 그레인 사이즈를 갖는 폴리실리콘막으로 플로팅 게이트의 그레인 사이즈를 작게 하여 셀당 존재하는 그레인 작게 형성하여 셀당 존재하는 그레인 밀도를 고르게 함으로써 반복적인 프로그램 및 소거시 문턱 전압 변화를 감소시켜 소자의 신뢰성을 향상시킬 수 있다. 또한, 플로팅 게이트를 다중으로 형성함으로써 그레인의 개수를 많이 형성할 수 있기 때문에 이들에 의한 영향이 평균되어 셀과 셀 사이의 문턱 전압의 차이를 작게 할 수 있다. 그리고, 작고 많은 수의 그레인을 형성하므로 전하를 저장하는 리텐션 특성과 전하의 저장 속도를 증대시켜 소자의 특성 향상에 기여할 수 있다. 한편, 복잡한 공정 및 장비의 추가 소요없이 한 장비내에서 연속적으로 공정이 이루어지므로 공기의 단축은 물론 낮은 비용과 높은 신뢰성을 가지는 소자 형성이 가능하다.

Claims (8)

  1. 터널 산화막이 형성된 반도체 기판 상부에 제1 그레인 사이즈를 갖는 언도프트 폴리실리콘막을 다층으로 형성하는 단계; 및
    상기 언도프트 폴리실리콘막 상부에 상기 제1 그레인 사이즈보다 큰 제2 그레인 사이즈를 갖는 도프트 폴리실리콘막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
  2. 제 1 항에 있어서, 상기 언도프트 폴리실리콘막을 다층으로 형성하는 단계는
    상기 터널 산화막 상부에 제1 그레인 사이즈를 갖는 제 1 언도프트 폴리실리콘막을 형성하는 단계;
    상기 제 1 언도프트 폴리실리콘막 상부에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상부에 상기 제1 그레인 사이즈를 갖는 제 2 언도프트 폴리실리콘막을 형성하는 단계;
    상기 제 2 언도프트 폴리실리콘막 상부에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막 상부에 상기 제1 그레인 사이즈를 갖는 제 3 언도프트 폴리실리콘막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
  3. 제 2 항에 있어서, 상기 제 1, 제 2 및 제 3 언도프트 폴리실리콘막 각각은 650 내지 750℃의 온도와 0.1 내지 300Torr의 압력에서 SiH4 가스를 이용한 LPCVD 방법으로 형성하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
  4. 제 2 항에 있어서, 상기 제 1, 제 2 및 제 3 언도프트 폴리실리콘막 각각은 20 내지 100Å의 두께로 형성하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
  5. 제 2 항에 있어서, 상기 제 1 및 제 2 절연막 각각은 O2 또는 N2O 가스를 이용하여 산화막 또는 질화막으로 형성하며, 1 내지 10Å의 두께로 형성하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
  6. 제 1 항에 있어서, 상기 도프트 폴리실리콘막은 500 내지 550℃의 온도와 0.1 내지 3Torr의 압력에서 SiH4 또는 Si2H6와 PH3 가스를 이용한 LPCVD 방법으로 200 내지 2000Å의 두께로 형성하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
  7. 제 1 항에 있어서, 상기 도프트 폴리실리콘막은 1.0E20 내지 3.0E20atoms/cc의 인 농도를 갖는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
  8. 제 1 항에 있어서, 상기 도프트 폴리실리콘막을 형성한 후 열처리 공정을 실시하여 상기 도프트 폴리실리콘막의 도펀트가 상기 제 1 내지 제 3 언도프트 폴리실리콘막으로 확산되도록 하는 단계를 더 포함하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
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