KR20090000337A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막을 형성하는 단계와, 플라즈마 질화 처리 공정을 실시하여 상기 터널 절연막의 상부에 이온 주입층을 형성하는 단계와, 상기 이온 주입층을 포함한 전체 구조 상에 원통형 구조의 그레인을 갖는 플로팅 게이트용 제1 도전막을 형성하는 단계와, 상기 제1 폴리 실리콘막을 포함한 전체 구조 상에 플로팅 게이트용 제2 도전막을 형성하는 단계, 및 상기 플로팅 게이트용 제2 도전막을 포함한 전체 구조 상에 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함한다.
플래시, 나노, 이온 주입, 플로팅 게이트

Description

플래시 메모리 소자의 제조 방법{Method for manufacturing flash memory device}
도 1 내지 도 4는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 이온 주입층 103 : 플로팅 게이트용 제1 도전막
104 : 플로팅 게이트용 제2 도전막 105 : 제1 산화막
106 : 질화막 107 : 제2 산화막
108 : 콘트롤 게이트용 도전막
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 특히 플로팅 게이트용 폴리 실리콘막의 그레인 밀도를 고르게 형성할 수 있는 플로 팅 게이트 형성 방법에 관한 것이다.
최근 고집적화되는 플래시 메모리 소자의 집적도를 높이기 위하여 소자의 크기를 점차 줄이고 있다. 이에 따라 플로팅 게이트용 폴리 실리콘의 면적도 작아지고 있다. 기존의 플로팅 게이트이 면적이 큰 낮은 집적도의 플래시 메모리 셀에서는 폴리 실리콘의 그레인(grain) 개수가 많기 때문에 이들에 의한 영향이 평균화되어 셀과 셀 사이의 문턱 전압(Vth) 차이를 작게 할 수 있었으나, 최근의 고집적화된 셀의 경우 플로팅 전극을 위한 폴리 실리콘의 그레인 크기는 줄어들지 않기 때문에 이에 따른 문턱 전압의 산포가 증가하고 있다.
일반적으로 폴리 실리콘 박막은 α-Si 박막을 증착하고 있는데 이는 후속 열공정으로 인하여 사이즈가 큰 그레인을 형성하게 된다. 대략적인 그레인의 크기는 최소 약 200nm 이상의 그레인을 형성하게 되는데, 이는 게이트의 선폭의 두배를 넘는 크기로써 특성 셀에는 그레인 경계(boundary)가 존재하지 않기도 하고 특정 셀에는 그레인 경계가 존재(심할 경우 트윈 그레인 경계가 존재)하기도 한다. 이렇게 그레인 크기가 꺼지게 되면 FN 터널링을 동작 원리로 하는 플래시 메모리 셀 들은 프로그램/소거 문턱 전압의 변화가 커지게 된다. 이는 그레인 경계가 상대적으로 밀집한 특정 셀은 정상 수준의 셀보다 소거 속도가 더 빠른 즉, 오버 이레이지 셀(over erased cell)이 된다. 상술한 현상은 그레인 경계 지역에 존재하는 산화막 밸리(vally)에서의 상대적으로 과도한 인(phosphorous) 농도로 인하여 전기적 특성 열화를 유발하게 된다.
본 발명이 이루고자 하는 기술적 과제는 터널 절연막의 상부에 질소 이온을 주입하여 이온주입층을 형성한 후, 플로팅 게이트용 제1 도전막을 나노 그레인 사이즈로 형성함으로써, 후속 열공정에 의해 플로팅 게이트용 도전막 내에 포함되어 있는 인이 터널 절연막으로 확산되는 것을 방지하는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 절연막을 형성하는 단계와, 플라즈마 질화 처리 공정을 실시하여 상기 터널 절연막의 상부에 이온 주입층을 형성하는 단계와, 상기 이온 주입층을 포함한 전체 구조 상에 원통형 구조의 그레인을 갖는 플로팅 게이트용 제1 도전막을 형성하는 단계와, 상기 제1 폴리 실리콘막을 포함한 전체 구조 상에 플로팅 게이트용 제2 도전막을 형성하는 단계, 및 상기 플로팅 게이트용 제2 도전막을 포함한 전체 구조 상에 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함한다.
상기 플라즈마 질화 처리 공정은 350~500℃ 온도에서 실시하며, 상기 플라즈마 질화 처리 공정은 Ar가스와 N2 가스의 비율을 1:1 ~ 3:1로 하여 실시한다.
상기 이온 주입층은 질소 농도를 0.5 내지 3.5 atoms/cm3으로 형성한다.
상기 플로팅 게이트용 제1 도전막은 600℃~740℃사이의 고온과 10~300torr의 압력범위 내에서 형성하며, SiH4과 N2 가스를 사용하여 형성하며, Single Type CVD 장비를 이용하여 형성한다. 상기 플로팅 게이트용 제1 도전막은 5nm ~ 30nm의 그레인 사이즈를 갖도록 형성한다.
상기 플로팅 게이트용 제2 도전막은 SiH4 또는 Si2H6 가스를 이용하여 200~2000Å의 두께로 형성하며, 상기 플로팅 게이트용 제2 도전막은 500～550℃ 사이의 온도범위에서 0.1～3torr 의 낮은 압력의 LP-CVD방식으로 형성한다. 상기 플로팅 게이트용 제2 도전막의 인 도핑 농도는 1.0E20~4.0E20 atoms/cc이다.
상기 플로팅 게이트용 제2 도전막 형성 단계 이후, 상기 플로팅 게이트용 제2 도전막의 도핑된 불순물이 상기 플로팅 게이트용 제1 도전막으로 확산되도록 열처리 공정을 실시하는 단계를 더 포함한다. 상기 열처리 공정은 상기 플로팅 게이트용 제1 도전막의 인 도핑 농도가 3.0E19~1.0E20 atoms/cc 되도록 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 4는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 터널 절연막(101)을 형성한다. 터널 절연막은 습식 산화 방식 또는 레디컬 산화 방식을 이용하여 실시하는 것이 바람직하다. 터널 절연막(101)은 50Å 내지 100Å의 두께로 형성하는 것이 바람직하다.
이 후, 플라즈마 질화처리 공정을 실시하여 터널 절연막(101) 상부에 질소 이온을 주입하여 이온 주입층(102)을 형성한다. 이온 주입층(102)은 질소 농도가 0.5 내지 3.5 atoms/cm3으로 형성하는 것이 바람직하다.
이온 주입층(102)에 의해 후속 형성되는 플로팅 게이트용 도전막에 도핑된 인이 터널 절연막(101) 방향으로 확산되는 것을 방지할 수 있다. 이로 인해 EOT(electric oxide Thickness)가 얇아져 누설 전류가 발생하는 문제점을 방지할 수 있다.
플라즈마 질화처리 공정은 350~500℃ 온도에서 실시하는 것이 바람직하다. 플라즈마 질화처리 공정은 Ar가스와 N2 가스의 비율을 1:1 ~ 3:1로 하여 실시하는 것이 바람직하다.
도 2를 참조하면, 이온 주입층(102)을 포함한 전체 구조 상에 플로팅 게이트용 제1 도전막(103)을 형성한다. 플로팅 게이트용 제1 도전막(103)은 불순물이 함유되지 않은 컬럼너(columnar) 폴리 실리콘으로 형성하는 것이 바람직하다. 플로팅 게이트용 제1 도전막(103)은 600℃~740℃사이의 고온에서 형성하는 것이 바람직하다. 플로팅 게이트용 제1 도전막(103)은 SiH4과 N2 가스를 사용하여 10~300torr의 압력범위 내에서 Single Type CVD 장비를 이용하여 증착하는 것이 바람직하다. 이때 플로팅 게이트용 제1 도전막(103)은 5nm ~ 30nm의 작은 그레인으로 성장하게 되는데 그 단면은 계면에 수직한 원통형 즉, 컬럼너(columnar) 형태를 갖다.
플로팅 게이트용 제1 도전막(103)의 그레인 크기를 작게 형성하여 셀 당 존재하는 그레인 밀도(density)를 고르게 가져감으로써 셀 내의 반복적인 프로그램/소거 시 문턱 전압 변화(Vt variation)를 감소시켜 소자 신뢰성 향상에 기여한다. 또한 나노 그레인 사이즈의 폴리 실리콘을 형성함으로써 그레인의 개수를 많이 형성할 수 있기 때문에 이들에 의한 영향이 평균되어 셀과 셀 사이의 문턱전압의 차이를 작게 한다. 이로 인하여 작고 많은 수의 그레인을 형성하므로 전하를 저장하는 리텐션(Retention) 특성과 전하의 저장 속도를 증대 시켜 소자의 특성 향상에 기여한다.
도 3을 참조하면, 플로팅 게이트용 제1 도전막(103)을 포함한 전체 구조 상에 플로팅 게이트용 제2 도전막(104)을 형성한다. 플로팅 게이트용 제2 도전막(104)은 인이 도핑된 폴리 실리콘막으로 형성하는 것이 바람직하다. 플로팅 게이트용 제2 도전막(104)의 인 도핑 농도는 1.0E20~4.0E20 atoms/cc인 것이 바람직하다. 플로팅 게이트용 제2 도전막(104)은 SiH4, 또는 Si2H6 가스와 PH3를 이용하여 형성하는 것이 바람직하다. 제2 폴리 실리콘막(104)은 200Å 내지 2000Å의 두께로 형성하는 것이 바람직하다. 제2 폴리 실리콘막(104)은 500～550℃ 사이의 온도범위에서 0.1～3torr 의 낮은 압력의 LP-CVD방식으로 형성하는 것이 바람직하다.
이 후 플로팅 게이트용 제2 도전막(104)의 도핑된 불순물이 플로팅 게이트용 제1 도전막(103)으로 확산되도록 열처리 공정을 실시한다. 이때, 열처리 공정은 플로팅 게이트용 제1 도전막(103)의 인 도핑 농도가 3.0E19~1.0E20 atoms/cc 되도록 실시하는 것이 바람직하다.
도 4를 참조하면, 제2 폴리 실리콘막(104) 상에 유전체막(108) 및 콘트롤 게이트용 도전막(109)을 순차적으로 형성하여 플래시 메모리 소자를 형성한다. 유전체막(108)은 제1 산화막(105), 질화막(106), 제2 산화막(107)이 순차적으로 적층되어 있는 ONO 구조로 형성하는 것이 바람직하다. 콘트롤 게이트용 도전막(109)은 폴리 실리콘막으로 형성하는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 터널 절연막 상에 이온 주입층을 형성하여 후속 플로팅 게이트의 불순물이 터널 절연막으로 확산되는 것을 방지하여 EOT(electric oxide Thickness)가 얇아져 누설 전류가 발생하는 것을 방지할 수 있다.
또한, 플로팅 게이용 폴리 실리콘막을 나노 사이즈의 그레인 사이즈를 갖는 폴리 실리콘막으로 형성함으로써, 셀 내의 반복적인 프로그램/소거 시 문턱 전압 변화(Vt variation)를 감소시켜 소자 신뢰성 향상시키며, 전하를 저장하는 리텐션(Retention) 특성과 전하의 저장 속도를 증대 시켜 소자의 특성 향상시킨다.

Claims (13)

  1. 반도체 기판 상에 터널 절연막을 형성하는 단계;
    플라즈마 질화 처리 공정을 실시하여 상기 터널 절연막의 상부에 이온 주입층을 형성하는 단계;
    상기 이온 주입층을 포함한 전체 구조 상에 원통형 구조의 그레인을 갖는 플로팅 게이트용 제1 도전막을 형성하는 단계;
    상기 제1 폴리 실리콘막을 포함한 전체 구조 상에 플로팅 게이트용 제2 도전막을 형성하는 단계; 및
    상기 플로팅 게이트용 제2 도전막을 포함한 전체 구조 상에 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 질화 처리 공정은 350~500℃ 온도에서 실시하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 플라즈마 질화 처리 공정은 Ar가스와 N2 가스의 비율을 1:1 ~ 3:1로 하여 실시하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 이온 주입층은 질소 농도를 0.5 내지 3.5 atoms/cm3으로 하여 형성하는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 플로팅 게이트용 제1 도전막은 600℃~740℃사이의 고온과 10~300torr의 압력범위 내에서 형성하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  6. 제 1 항에 있어서,
    상기 플로팅 게이트용 제1 도전막은 SiH4과 N2 가스를 사용하여 형성하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  7. 제 1 항에 있어서,
    상기 플로팅 게이트용 제1 도전막은 Single Type CVD 장비를 이용하여 증착하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  8. 제 1 항에 있어서,
    상기 플로팅 게이트용 제1 도전막은 5nm ~ 30nm의 그레인 사이즈를 갖는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  9. 제 1 항에 있어서,
    상기 플로팅 게이트용 제2 도전막은 SiH4 또는 Si2H6 가스를 이용하여 200~2000Å의 두께로 형성하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  10. 제 1 항에 있어서,
    상기 플로팅 게이트용 제2 도전막은 500～550℃ 사이의 온도범위에서 0.1～3torr 의 낮은 압력의 LP-CVD방식으로 형성하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  11. 제 1 항에 있어서,
    상기 플로팅 게이트용 제2 도전막의 인 도핑 농도는 1.0E20~4.0E20 atoms/cc인 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  12. 제 1 항에 있어서,
    상기 플로팅 게이트용 제2 도전막 형성 단계 이후,
    상기 플로팅 게이트용 제2 도전막의 도핑된 불순물이 상기 플로팅 게이트용 제1 도전막으로 확산되도록 열처리 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  13. 제 12 항에 있어서,
    상기 열처리 공정은 상기 플로팅 게이트용 제1 도전막의 인 도핑 농도가 3.0E19~1.0E20 atoms/cc 되도록 실시하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
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