KR20030040733A - 반도체 장치에서 유전막 형성 방법 - Google Patents
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Abstract
반도체 장치에서 전하의 누설이 감소되는 유전막을 형성하는 방법이 개시되어 있다. 반도체 기판 상에 저압 화학 기상 증착 방식으로 하부 산화막을 형성한다. 상기 하부 산화막 상에 질화막을 형성한다. 상기 질화막 상에 저압 화학 기상 증착 방식으로 예비 상부 산화막을 형성한다. 상기 결과물을 습식 산화 분위기에서 열처리하여 상부 산화막을 형성함으로서 반도체 장치의 유전막을 형성한다. 따라서 상부 산화막의 특성이 향상되고, 그 결과 상기 유전막을 구비하는 반도체 장치에서 누설 전류를 감소시킬 수 있다.
Description
본 발명은 반도체 장치에 구비되는 유전막의 형성 방법에 관한 것으로, 보다 상세하게는 불휘발성 메모리 장치에 구비되는 유전막의 형성 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 불휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다.
상기 불휘발성 메모리 장치는 플레쉬 메모리, EEP ROM 등을 포함하며, 최근에는 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다.
도 1은 종래의 플레쉬 메모리 셀에서 게이트 구조를 나타내는 단면도이다.
도 1을 참조하면, 데이터를 저장하는 메모리 셀은, 실리콘 기판(10)의 상부에 터널 산화막(12)을 개재하여 형성된 플로팅 게이트(14, floating gate)와, 플로팅 게이트(14)의 상부에 층간 유전막(16)을 개재하여 형성된 컨트롤 게이트(18, control gate)의 스택형 게이트 구조를 갖는다. 이러한 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트(18)와 기판에 적절한 전압을 인가하여 플로팅 게이트(14)에 전자를 집어넣거나 빼냄으로써 이루어진다.
상기 층간 유전막(16)은 일반적으로 하부 산화막(16a), 질화막(16b), 및 상부 산화막(16c)으로 형성되는 ONO구조를 갖고 있으며, 상기 컨트롤 게이트(18)와플로팅 게이트(14)를 절연시키는 기능 이외에도, 상기 플로팅 게이트(14)에 충전된 전하 특성을 유지시키고 컨트롤 게이트(18)의 전압을 플로팅 게이트(14)에 전달하는 기능을 한다.
상기 ONO구조를 갖는 층간 유전막(16)은 상부 산화막(16c)의 두께에 따라 메모리 셀의 특성이 달라지는데, 구체적으로, 상기 상부 산화막(16c)의 두께가 두꺼우면 프로그래밍 전압이 증가되고, 상기 상부 산화막(16c)의 두께가 얇으면 전하들의 누설(leakage)이 발생되어 전하 보유(charge retention)특성이 취약해진다.
상기 상부 산화막(16c)은 저압 기상 증착 방법(LP CVD)에 의해 형성된다. 상기 상부 산화막(16c)을 형성하는 일반적인 방법을 구체적으로 제시하면, 700 내지 800℃의 온도 및 400 내지 750mTorr의 압력하에서 SiH4및 N2O 가스를 유입하여 산화막을 형성한 후, 830℃의 온도 및 상압에서 N2O가스를 유입하여 상기 형성된 산화막을 치밀화한다.
그러나, 상기 방법에 의해 형성된 산화막은 밀도가 낮고, 내부에 가스들이 잔류하거나 오염되는 일이 빈번히 발생한다. 또한, 상기 상부 산화막(16c)과 질화막(16b)간의 계면 특성이 좋지 않다. 때문에, 상기 메모리 셀에서 누설 전류가 발생되기 쉽고, 이로 인해 상기 플로팅 게이트에 충전된 전하가 소모되어 메모리 셀의 특성이 저하되는 문제점이 있다.
메모리 셀의 특성의 향상을 위해, 상기 층간 유전막에서 하부 산화막 상에 전 처리막(post treatment layer)을 형성하는 방법의 일 예가 미 합중국 특허 제6,306,777호에 개시되어 있다. 그러나 상기 방법을 사용하더라도, 상기 산부 산화막의 밀도 및 계면 특성이 향상되지 않기 때문에, 누설 전류의 감소 등을 기대할 수 없다.
따라서, 본 발명의 목적은, 반도체 장치에서 전하의 누설이 감소되는 유전막을 형성하는 데 있다.
도 1은 종래의 플레쉬 메모리 셀에서 게이트 구조를 나타내는 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 유전막을 포함하는 플레쉬 메모리 셀 형성 방법을 설명하기 위한 단면도들이다.
도 3은 각기 다른 조건으로 형성된 유전막을 갖는 플레쉬 메모리의 단위 셀들에서 I-V 특성을 나타내는 그래프도이다.
도 4는 각기 다른 조건으로 형성된 유전막을 갖는 플레쉬 메모리의 단위 셀들에서 C-V 특성을 나타내는 그래프도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 산화막
104 : 제1 폴리실리콘층 106a : 하부 산화막
106b : 질화막 106c : 예비 상부 산화막
107 : 상부 산화막 108 : 층간 유전막
110 : 제2 폴리실리콘층
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 저압 화학 기상 증착 방식으로 하부 산화막을 형성한다. 상기 하부 산화막 상에 질화막을 형성한다. 상기 질화막 상에 저압 화학 기상 증착 방식으로 예비 상부 산화막을 형성한다. 상기 결과물을 습식 산화 분위기에서 열처리하여 상부 산화막을 형성함으로서 반도체 장치의 유전막을 형성한다.
상기 상부 산화막을 습식 산화 분위기에서 열처리함으로서, 상부 산화막의 특성을 향상시킬 수 있다. 그 결과, 상기 유전막을 구비하는 반도체 장치에서 누설 전류를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 유전막을 포함하는 플레쉬 메모리 셀 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 실리콘과 같은 반도체 기판(100) 상에 산화막 또는 옥시나이트라이드막(oxynitride)을 약 100Å 이하의 두께로 얇게 성장시켜 셀 트랜지스터의 게이트 산화막(또는 터널 산화막)으로 사용될 산화막(102)을 형성한다. 이어서, 상기 산화막(102) 상에 플로팅 게이트로 사용될 제1 폴리실리콘층(104)을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 300∼1000Å의 두께로 형성하고, 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 제1 폴리실리콘층(104)을 고농도의 N형 불순물로 도핑시킨다.
도 2b를 참조하면, 상기 제1 폴리실리콘(104)층상에 저압 화학 기상 방법으로 하부 산화막(106a)을 형성한다.
상기 하부 산화막(106a)의 형성 방법을 구체적으로 설명한다.
우선, 600 내지 850℃의 온도, 400 내지 750mTorr의 압력하에서 SiH4및 N2O 가스를 유입하여, 상기 제1 폴리실리콘층(104)의 상부에 60 내지 75Å의 두께의 산화막을 형성한다. 이 때, 상기 SiH4는 N2O 가스의 약 1.5%를 유입한다.
이어서, 상기 형성된 산화막에 800 내지 900℃의 온도 및 상압 조건으로 N2O가스를 약 200sccm 유입하여, 약 1시간 동안 열처리함으로서 하부 산화막(106a)을 형성한다. 상기 열처리 공정은 상기 산화막의 치밀화를 위해 수행한다.
선택적으로, 상기 하부 산화막(106a)이 형성된 결과물을 습식 산화 방법에 의해 열처리하는 공정을 더 수행할 수도 있다. 습식 산화에 의한 열처리는 구체적으로, 750 내지 900℃의 온도 및 상압 조건하에서 산소 및 수소 가스를 3 내지 5분간 유입하여 수행한다. 이 때, 상기 산소는 수소의 20 내지 40% 만큼 유입한다.
상기 습식 산화 방법에 의해 열처리하는 공정을 더 수행하면, 제1 폴리실리콘층(104) 내의 실리콘과 상기 산소가 반응하여 추가적으로 산화막이 성장하기 때문에, 상기 하부 산화막(106a)의 두께가 증가된다. 그러므로, 상기 저압 기상 증착 방법에 의해 형성되는 산화막 및 습식 산화에 의해 형성되는 산화막의 두께의 합이 원하는 하부 산화막(106a)의 두께(예컨대 60 내지 75Å)가 되도록 각각의 공정 조건들을 조절하여야 한다.
도 2c를 참조하면, 상기 하부 산화막(106a) 상에 질화막(106b)을 형성한다.
구체적으로, 650 내지 750℃의 온도 및 600 내지 750mTorr의 압력하에서 DCS(SiH2Cl2, DicloroSilan)와 NH3가스를 유입하여 약 70Å의 두께의 질화막(106b)을 형성한다. 이 때, 상기 DCS는 NH3가스의 약 1.0%를 유입한다.
도 2d를 참조하면, 상기 질화막(106b) 상에 저압 화학 기상 방법으로 예비 상부 산화막(106c)을 형성한다.
구체적인 형성 방법은, 상기 하부 산화막(106a) 형성 방법과 동일하다. 즉, 600 내지 850℃의 온도, 400 내지 750mTorr의 압력하에서 SiH4및 N2O 가스를 유입하여, 약 75Å의 두께의 산화막을 형성한다. 이 때, 상기 SiH4는 N2O 가스의 약 1.5%를 유입한다. 이어서, 상기 형성된 산화막에 800 내지 900℃의 온도 및 상압에서 N2O가스를 약 200sccm 유입하여 약 1시간 동안 열처리하여 예비 상부 산화막(106c)을 형성한다.
도 2e를 참조하면, 상기 예비 상부 산화막(106c)이 형성되어 있는 결과물을 습식 산화 방법에 의해 열처리하여 상부 산화막(107)을 형성한다.
구체적으로, 750 내지 900℃의 온도 및 상압 조건하에서 산소 및 수소 가스를 3 내지 5분간 유입한다. 이 때, 상기 산소는 수소의 20 내지 40% 만큼 유입한다
상기 습식 산화 방법에 의한 열처리를 수행하더라도, 상기 예비 상부 산화막 (106c)하부에는 질화막(106b)이 형성되어 있기 때문에, 예비 상부 산화막(106c)상에 추가적으로 형성되는 산화막의 두께는 무시할 수 있을 정도(약 1 내지 3Å)로 작다. 그 이유는, 동일한 조건에 의해 산화막 형성 공정을 수행하더라도 질화막(106b) 상에 산화막을 형성할 경우의 산화 속도는 실리콘의 상에 산화막을 형성하는 경우의 산화 속도의 약 5% 미만이 되기 때문이다. 따라서, 상기 산화막의 두께의 증가에 따라 메모리 셀에서의 프로그래밍 전압이 증가되는 현상은 발생되지 않는다.
또한, 상기 습식 산화 방법에 의한 열처리 공정을 더 수행하기 때문에 상기 상부 산화막과 상기 상부 산화막(107) 하부의 질화막(106b)간의 계면의 특성이 향상된다. 그리고 상부 산화막(107)이 더욱 치밀화된다.
상기 도 2b 내지 도 2e에서 설명한 공정에 의해 ONO구조를 갖는 층간 유전막(108)이 완성된다.
도 2f를 참조하면, 상기 상부 산화막(107)상에 컨트롤 게이트로 형성하기 위한 제2 폴리실리콘층(110)을 형성한다.
도 2g를 참조하면, 상기 제2 폴리실리콘층(110), 층간 유전막(108), 및 제1폴리실리콘층(104)의 소정 부위를 연속적으로 식각한다. 따라서, 플로팅 게이트(104a), 층간 유전막(108a), 컨트롤 게이트(110a)를 구비하는 플레쉬 메모리의 셀을 형성한다.
상기 설명한 방법에 의해 플레쉬 메모리의 셀을 형성하면, ONO구조를 갖는층간 유전막(108a)에서 상부 산화막(107)의 특성이 향상된다. 때문에, 상기 플레쉬 메모리의 셀에서 상기 플로팅 게이트(104a)에 저장된 전하가 누설되어 발생하는 누설 전류(leakage current)를 감소시킬 수 있다.
| 하부 산화막 | 질화막 | 상부 산화막 | |
| 샘플 1 | 65Å | 70Å | 65Å |
| 샘플 2 | 65Å | 70Å | 65Å+800℃ 습식 산화 |
| 샘플 3 | 65Å | 70Å | 65Å+850℃ 습식 산화 |
상기 표 1은 플레쉬 메모리의 단위 셀들로 형성된 각 샘플에서, 상기 각 샘플들별로 ONO유전막을 형성하는 조건들을 나타내었다. 상기 표 1에서, 상기 상부 산화막 및 하부 산화막은 730℃에서 산화막을 증착하고, 850℃의 N2O분위기에서 1시간 동안 열처리하는 각각 동일한 조건으로 공정을 진행하였다. 다만, 상기 각 샘플들은 상기 상부 산화막 형성 후에 습식 산화 방식의 열처리 방법만을 다르게 하여 형성하였다. 또한, 게이트 산화막, 제1 폴리실리콘층 및 제2 폴리실리콘층은 각각 동일한 조건으로 공정을 진행하여 플로팅 게이트 및 컨트롤 게이트를 형성하였다.
도 3은 표 1에서의 샘플1 내지 샘플3의 유전막을 갖는 플레쉬 메모리의 단위 셀에서 I-V 특성을 나타내는 그래프도이다.
구체적으로, 플로팅 게이트는 그라운드 레벨을 유지하고, 상기 컨트롤 게이트에서 전압을 스윕(sweep)하여 상기 플로팅 게이트에서 컨트롤 게이트로 흐르는 누설 전류를 측정하였다.
도 3을 참조하면, 샘플1(S1) 에 비해 샘플 2(S2)와 샘플 3(S3)에서 누설 전류가 낮은 수준으로 측정되었다. 특히, 플로팅 게이트 전압이 16V 이상일 경우, 샘플1 에 비해 샘플 2(S2)와 샘플 3(S3)에서의 누설 전류가 감소됨을 알 수 있었다. 상기 플로팅 게이트 전압이 20V 일 경우에 상기 누설 전류는 상기 샘플1(S1) 에 비해 샘플 2(S2)와 샘플 3(S3)에서 누설 전류가 약 30% 감소되었다.
도 4는 표 1에서의 샘플1(S1) 및 샘플 3(S3)의 유전막을 갖는 플레쉬 메모리의 단위 셀에서 C-V 특성을 나타내는 그래프도이다.
도 4에서 도시된 바와 같이, 컨트롤 게이트와 플로팅 게이트간의 전압을 스윕하면서 케패시턴스를 측정하였다. 상기 케패시턴스 값으로부터 전기적인 유전막의 두께를 계산하였다. 그 결과 샘플 1(S1)은 183.97Å, 샘플 3(S3)은 183.60Å로, 유전막의 두께의 차이는 거의 없었다.
때문에, 상기 도 3의 I-V특성을 나타내는 그래프에서 상기 샘플2(S2)와 3(S3)에서의 누설 전류의 감소 원인이 상기 유전막의 두께에 기인한 것이 아님을 알 수 있으며, 상기 습식 산화 방식의 열처리를 추가함에 따라 상부 절연막과 질화막의 계면 특성 향상 및 상부 절연막의 치밀화되어 상기 유전막의 특성이 향상된것에 기인한 것임을 알 수 있었다.
상술한 바와 같이 본 발명에 의하면, 불휘발성 메모리 장치의 유전막의 특성이 향상된다. 때문에, 메모리 셀에서의 누설 전류를 감소시킬 수 있으며, 반도체 장치의 신뢰성이 향상되는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 반도체 기판 상에 저압 화학 기상 증착 방식으로 하부 산화막을 형성하는 단계;상기 하부 산화막 상에 질화막을 형성하는 단계;상기 질화막 상에 저압 화학 기상 증착 방식으로 예비 상부 산화막을 형성하는 단계;상기 결과물을 습식 산화 분위기에서 열처리하여 상부 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 유전막 형성 방법.
- 제1항에 있어서, 상기 저압 화학 기상 증착 방식으로 예비 상부 산화막을 형성하는 단계는, 600 내지 850℃의 온도, 400 내지 750mTorr의 압력하에서 SiH4및 N2O 가스를 유입하여 수행하는 것을 특징으로 하는 반도체 장치의 유전막 형성 방법.
- 제1항에 있어서, 상기 습식 산화 분위기에서의 열처리는 750 내지 900℃의 온도 및 상압에서 산소 및 수소 가스를 3 내지 5분간 유입하여 수행하는 것을 특징으로 하는 반도체 장치의 유전막 형성 방법.
- 제1항에 있어서, 상기 하부 산화막을 형성하는 단계 이후에, 습식 산화 분위기에서 열처리하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 유전막 형성 방법.
- 제1항에 있어서, 상기 반도체 장치는 불휘발성 메모리 장치를 포함하는 것을 특징으로 하는 반도체 장치의 유전막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010071151A KR20030040733A (ko) | 2001-11-15 | 2001-11-15 | 반도체 장치에서 유전막 형성 방법 |
Applications Claiming Priority (1)
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| KR1020010071151A KR20030040733A (ko) | 2001-11-15 | 2001-11-15 | 반도체 장치에서 유전막 형성 방법 |
Publications (1)
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|---|---|
| KR20030040733A true KR20030040733A (ko) | 2003-05-23 |
Family
ID=29569654
Family Applications (1)
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| KR1020010071151A KR20030040733A (ko) | 2001-11-15 | 2001-11-15 | 반도체 장치에서 유전막 형성 방법 |
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| KR (1) | KR20030040733A (ko) |
-
2001
- 2001-11-15 KR KR1020010071151A patent/KR20030040733A/ko not_active Application Discontinuation
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