KR100416816B1 - 반도체소자의플로팅게이트형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 박막의 중간에 시딩(seeding) 방법을 이용한 HGS를 형성하여 후속 공정에서 진행되는 절연막의 ONO 특성을 개선시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 플로팅 게이트 형성 방법이 제시된다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 이피롬(이하 EPROM이라 함), 이이피롬(이하 EEPPOM이라 함), 플래쉬 이피롬(이하 Flash EPROM이라 함)과 같은 반도체 소자에서 플로팅 게이트 폴리 실리콘 박막(floating gate poly silicon thin film)및 폴리간 절연막(inter-poly dielectric film) 제조 방법에 관한 것이다.
폴리간 절연체(inter-poly dielectric)으로 많이 이용되고 있는 산화막/절연막/산화막(Oxode/Nitride/Oxide 이하 ONO라 함) 다중층(multilayer) 제조 방법에서 하부 산화막(bottom oxide)(ONO 1)과 절연체 두께(dielectric thickness)는 플래쉬 메모리 소자의 제조에 매우 중요한 의미를 갖는다. 특히 프로그래밍 후 데이터 저장(data retention)시 하부 전계 영역(lower electric field region)에 있어서 낮은 누설(leakage) 특성을 가지는 우수한 특성의 ONO 1 열산화막(하부 산화막)이 단순한 공정으로 구성되면서 하부의 플로팅 게이트 산화막 특성을 저하시키지 않는 등 여러 가지 특성을 동시에 얻을 수 있는 플로팅 게이트 폴리 실리콘 박막의 제조는 쉽지 않았다.
일반적으로 EPROM, EEPROM, Flash EPROM과 같은 스택 게이트(stacked gate)구조를 가지는 고집적 비휘발성 메모리 디바이스의 실현에 있어서 가장 중요한 기술중의 하나는 폴리간 절연막의 스케일링 다운(scaling down) 이다. 그런데 현재 폴리간 절연막으로 널리 이용되고 있는 ONO 다중층의 구조는 높은 항복 전압(high breakdown voltage), 낮은 결점 밀도(low defect density), 충분한 전하 저장 특성(good charge retention capability) 측면에서 우수한 것으로 알려져 있다. 그런데 이와 같은 우수한 특성의 절연체 다중층 재료(dielectric multilayer material)를 제조하는데 ONO 1 하부 산화막의 특성이 매우 중요한 역할을 한다. 기존에 알려져 있는 공정은 플로팅 게이트 산화막을 형성한 후 게이트 폴리를 증착하고 POCl3도우핑 방법으로 플로팅 게이트를 형성시켰다. 그런데 이와 같은 공정을 이용하여 플로팅 게이트를 제조할 때 폴리 실리콘을 과도하게 도우핑시키면 플로팅 게이트의 특성을 저하시킨다. 따라서 이와 같은 현상을 방지하기 위하여 도우핑 농도를 줄여야만 한다. POCl3도우핑 방법으로 중간(medium) 도우핑을 실시하면 웨이퍼내의 전기저항의 균일성은 매우 나쁜 특성을 나타낸다. 이는 곧 웨이퍼 내에서 플로팅 게이트 특성의 균일성을 저하시키고, 후속의 폴리간 절연 공정인 ONO 1 하부 산화막의 형성을 위한 공정 진행시 박막의 균일성 및 전기적 특성에 큰 문제점으로 대두된다. 왜냐하면 일반적으로 폴리 실리콘막의 산화시 산화막 두께 및 산화막 절연 특성은 인(P)과 같은 도판트 농도에 크게 영향을 받기 때문이다. 즉, 폴리 실리콘막을 산화시킬 때 산화막 두께는 인과 같은 도판트 농도가 증가하면 산화 속도는 빨라지고, 폴리 실리콘막의 산화막 절연 특성은 저하된다. 따라서, POCl3도우핑 방법으로 중간 도우핑을 실시하면 웨이퍼내의 Rs는 웨이퍼 중심부에서 바깥으로 감에 따라 점차 낮아지므로 인과 같은 도판트 농도는 증가하고, 폴리 실리콘막을 산화시킬 때 산화 속도가 빨라져서 두께는 두꺼워지며, 산화막 절연 특성은 웨이퍼 중심부에서 바깥으로 감에 따라 저하되어 웨이퍼내의 ONO 1 하부 산화막의 절연 균일성은 매우 나쁘게 된다. 그리고 POCl3도우핑 공정에 의한 도우핑일 경우는 도우프된 폴리 실리콘막을 산화시키므로서 산화막의 특성이 저하된다.
따라서, 본 발명에서는 도우프된 폴리 실리콘막(doped poly silicon film)과도우프되지 않은 폴리 실리콘막(undoped poly silicon film)과의 적절한 두께 조합을 이용하면서 표면적을 두배로 할 수 있는 러지드 폴리 실리콘막(rugged poly silicon film)을 제조하므로써 게이트 구조를 형성하고 다음으로 절연막의 물리적두께(physical thickness)를 두배로 형성시키므로써 반도체 소자의 누설 특성을 향상시켜 데이터 저장 특성을 향상시킬 수 있는 반도체 소자의 플로팅 게이트 폴리실리콘 박막 제조 및 폴리간 절연막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 실리콘 기판 상부에 플로팅 게이트 산화막, 도우프되지 않은 실리콘막 및 n+로 도우프된 실리콘막을 순차적으로 형성하는 단계와, 상기 n+로 도우프된 실리콘막 상부의 산화막을 제거하는 단계와, 상기 산화막이 제거된 n+로 도우프된 실리콘막 표면에 시딩을 형성하는 단계와, 상기 시딩을 중심으로 반구형상의 비정질 실리콘막을 형성하는 단계와, 상기 반구형상의 비정질 실리콘막 상부에 도우프되지 않은 실리콘막을 형성하는 단계와, 상기 실리콘막 상부에 열산화막 및 질화막을 순차적으로 형성하는 단계와, 상기 질화막 상부에 감광막을 도포한 후 플로팅 게이트 패터닝 공정을 실시하고 산화막 및 프로그래밍 게이트 폴리 실리콘 박막을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 플로팅 게이트 형성 방법을 설명하기 위해 도시한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 실리콘 기판 2 : 플로팅 게이트 산화막
3 : 도우프되지 않은 실리콘막
4 : 도우프된 실리콘막 5 : 시딩
6 : HSG 7 : 도우프되지 않은 무결정 실리콘막
8 : ONO 1 9 : ONO 2
10 : ONO 3 11 : 프로그래밍 게이트 폴리 실리콘막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1내지 도 5는 본 발명에 따른 반도체 소자의 플로팅 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1에 도시된 바와 같이 실리콘 기판(1) 상부에 플로팅 게이트 산화막(2)을형성한다. 플로팅 게이트 산화막(2) 상부에 이를 보호하기 위한 도우프되지 않은 실리콘막(3)을 형성한다. 그리고 공정 튜브내에서 연속적으로 n+로 도우프된 실리콘 막(4)을 일정 두께로 형성한다. 이때 증착시 주입되는 도판트 농도는 전체 박막내에서 2∼5E20 atoms/㎤ 정도가 되게 한다.
도 2에 도시된 바와 같이 n+로 도우프된 실리콘막(4) 상부에 형성되어 있는 소정의 자연 산화막을 제거한다. 이때 HF/H2O, HF/CH3OH와 같이 일정한 비율의 가스를 혼합하여 가스 기상 산화막 식각을 실시하는 건식 세정 공정을 실시하거나 HF나 BOE를 사용하여 실시하는 습식 세정 공정을 이용한다. 자연 산화막이 제거된 n+로 도우프된 실리콘막(4) 표면에 어떤 일정한 형태의 Si 소오스 가스를 이용하여 10E-5 Torr 이하의 압력에서 500∼700℃의 온도로 시딩(seeding)(5)을 형성한다.
도 3에 도시된 바와 같이 형성된 시딩(seeding)을 중심으로 500∼750℃의 온도에서 반구형상의 비결정 실리콘막(6), 즉 HSG를 형성한다. 그리고 같은 증착 챔버내에서 도우프되지 않은 무결정 실리콘막(7)을 일정한 두께로 형성한다.
도 4에 도시된 바와 같이 도우프되지 않은 무결정 실리콘막(7) 상부에 도우프되지 않은 실리콘막을 이용하여 ONO 1 열산화막(8)을 형성한 후 얇은 질화막으로 ONO 2(9)를 형성한다. 이때 플로팅 게이트 폴리 실리콘막의 표면적이 2배로 증가하였으므로 절연막의 물리적 두께를 두배로 증가시켜 우수한 누설 특성을 갖는 절연막을 형성할 수 있다.
도 5는 플로팅 게이트 패터닝 공정을 실시한 다음 열산화막 공정을 이용하여베어(bare)에서 약 300∼500Å 정도의 두께로서 질화막을 산화시켜 ONO 3(10)를 형성한다. 그리고 프로그래밍 게이트 폴리 실리콘 박막(11)을 형성한다.
이후의 공정으로는 프로그래밍 게이트 폴리 실리콘막을 형성한 다음 예정된 순서에 따라 M/K & 패터닝 공정을 실시한다. 그리고 스페이서 및 n+ 소오스/드레인 공정을 실시한 후 예정된 순서에 따라 M/K & 패터닝 공정을 실시하여 프로그래머블 EPROM, EEPROM, Flash EPROM과 같은 반도체 소자의 게이트 폴리 실리콘막을 제조한다.
또한 본 발명에서 이용된 도우프된 무결정 실리콘막 및 도우프되지 않은 무결정 실리콘막은 Si2H6가스, SiH4가스, Si2H6+PH3가스, SiH4+PH3가스, Si2H6+AsH3가스, SiH4+AsH3가스를 단독으로 사용하여 형성하거나 두 종류 이상을 혼합한 가스를 사용하여 형성한다.
상술한 바와 같이 본 발명에 의하면 도우프되지 않은 실리콘막을 산화시키므로서 우수한 특성의 산화막을 얻을 수 있으며, 산화되지 않은 HSG 박막 부분에는 하부의 도우프된 실리콘층으로부터 도판트가 확산되어 전극을 형성함으로써 표면적을 2배로 하여 폴리간 절연막의 물리적 두께를 2배로 할 수 있어 누설 특성 및 1-V특성을 크게 향상시켜 전하 저장 특성을 향상시킬 수 있다. 또한, POCl3 도우핑 방법으로 낮은 농도의 도우핑을 실시하는 것을 인-시투 n+ 도우프된 폴리실리콘으로 하뭉＼로서 웨이퍼내의 Rs UNIFORMITY 우수하게 개선시키므로거(3% 이내) 이는 곧,웨이퍼내에서 플로팅 게이트 특성의 균일성은 개선시키고, 후 속의 폴리간 절연 공정인 ONO 1 하부 산화막 공정 진행시 박막의 균일성 및 전기 특성을 향상시키므로서 소자의 특성을 개선시킬 수 있다. 또한, 이 모든 공정을 한 튜브를 이요하여 인-시투로 연속적으로 진행하므로서 비용 절감과 생산성 향상을 가져올 수 있다.
Claims (10)
- 실리콘 기판 상부에 플로팅 게이트 산화막, 도우프되지 않은 실리콘막 및 n+로 도우프된 실리콘막을 순차적으로 형성하는 단계와,상기 n+로 도우프된 실리콘막 상부의 자연 산화막을 제거하는 단계와,상기 산화막이 제거된 n+로 도우프된 실리콘막 표면에 시딩을 형성하는 단계와,상기 시딩을 중심으로 반구형상의 비정질 실리콘막을 형성하는 단계와,상기 반구형상의 비정질 실리콘막 상부에 도우프되지 않은 실리콘막을 형성하는 단계와,상기 실리콘막 상부에 열산화학 및 질화막을 순차적으로 형성하는 단계와,상기 질화막 상부에 감광막을 도포한 후 플로팅 게이트 패터닝 공정을 실시하고 산화막 및 프로그래밍 게이트 폴리 실리콘 박막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 n+로 도우프된 실리콘막 2 내지 5E20 atoms/㎤ 정도의 도판트 농도로 형성하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서, 상기 n+로 도우프된 실리콘막 상부의 산화막은 HF/H2O, HF/CH3OH와 같이 일정한 비율의 가스를 혼합하여 가스 기상 산화막 식각을 실시하는 건식 세정 공정을 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 n+로 도우프된 실리콘막 상부의 산화막은 HF나 BOE를 사용하여 실시하는 습식 세정 공정을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 시딩은 Si 소오스 가스를 이용하여 IOE-5 Torr 이하의 압력과 500 내지 700℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 반구형상의 비결정 실리콘막은 500 내지 750℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 산화막은 열산화막 공정으로 질화막을 산화시켜 형성하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 산화막은 300 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 도우프된 실리콘막은 Si2H6가스, SiH4가스, Si2H6+PH3가스, SiH4+PH3가스, Si2H6+4sH3가스 및 SiH4+AsH3가스를 단독으로 사용하거나 두 종류 이상을 혼합한 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 도우프되지 않은 실리콘막은 Si2H6가스, SiH4가스, Si2H6+PH3가스, SiH4+PH3가스, Si2H6+4sH3가스 및 SiH4+AsH3가스를 단독으로 사용하거나 두 종류 이상을 혼합한 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성 방법.
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