JPH07169863A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【目的】この発明は、書き込み後のしきい値を許容範囲
内に容易に抑えることが可能な不揮発性半導体記憶装置
を提供する。 【構成】Ｎ型シリコン基板11の表面上にゲ−ト絶縁膜15
を設け、このゲ−ト絶縁膜15の上にフロ−ティングゲ−
ト16を設け、このフロ−ティングゲ−ト16の上にＯＮＯ
膜17を介してコントロ−ルゲ−ト18を設けている。この
コントロ−ルゲ−ト18をマスクとしてＮ型シリコン基板
11の表面に自己整合的にソ−ス・ドレイン領域の拡散層
19を形成し、前記フロ−ティングゲ−ト16の下に位置す
るＮ型シリコン基板11の内部の領域であって、デ−タの
読み出し時の電圧が印加されたときに伸びる空乏層内に
は含まれず、書き込み時の電圧が印加されたときに伸び
る空乏層内に含まれる領域に、密度分布の極大値が位置
するようにダメ−ジ層を形成している。従って、書き込
み後のしきい値を許容範囲内に容易に抑えることができ
る。
内に容易に抑えることが可能な不揮発性半導体記憶装置
を提供する。 【構成】Ｎ型シリコン基板11の表面上にゲ−ト絶縁膜15
を設け、このゲ−ト絶縁膜15の上にフロ−ティングゲ−
ト16を設け、このフロ−ティングゲ−ト16の上にＯＮＯ
膜17を介してコントロ−ルゲ−ト18を設けている。この
コントロ−ルゲ−ト18をマスクとしてＮ型シリコン基板
11の表面に自己整合的にソ−ス・ドレイン領域の拡散層
19を形成し、前記フロ−ティングゲ−ト16の下に位置す
るＮ型シリコン基板11の内部の領域であって、デ−タの
読み出し時の電圧が印加されたときに伸びる空乏層内に
は含まれず、書き込み時の電圧が印加されたときに伸び
る空乏層内に含まれる領域に、密度分布の極大値が位置
するようにダメ−ジ層を形成している。従って、書き込
み後のしきい値を許容範囲内に容易に抑えることができ
る。
Description
【０００１】
【産業上の利用分野】この発明は、電気的にデ−タの書
き込み、消去が可能な不揮発性半導体記憶装置に関する
もので、特に書き込みをトンネル電流によって行う不揮
発性半導体記憶装置に使用されるものである。
き込み、消去が可能な不揮発性半導体記憶装置に関する
もので、特に書き込みをトンネル電流によって行う不揮
発性半導体記憶装置に使用されるものである。
【０００２】
【従来の技術】図６は、従来の不揮発性半導体記憶装置
を示す断面図である。Ｎ型シリコン基板１の表面にはＰ
型のウェル層２が形成される。次に、このＰ型のウェル
層２の表面には素子分離領域３が形成される。この後、
前記Ｐ型のウェル層２の表面にはゲ−ト絶縁膜４が形成
される。このゲ−ト絶縁膜４の上には第１の多結晶シリ
コン層５ａが堆積され、この多結晶シリコン層５ａには
リン拡散が行われることによりリンが添加される。次
に、前記第１の多結晶シリコン層５ａの上にはＯＮＯ膜
６が堆積される。このＯＮＯ膜６は、三層構造とされて
おり、第１層が酸化膜、第２層が窒化膜、第３層が酸化
膜により構成されている。この後、前記ＯＮＯ膜６の上
には第２の多結晶シリコン層７ａが堆積され、この多結
晶シリコン層７ａにはリン拡散が行われることによりリ
ンが添加される。
を示す断面図である。Ｎ型シリコン基板１の表面にはＰ
型のウェル層２が形成される。次に、このＰ型のウェル
層２の表面には素子分離領域３が形成される。この後、
前記Ｐ型のウェル層２の表面にはゲ−ト絶縁膜４が形成
される。このゲ−ト絶縁膜４の上には第１の多結晶シリ
コン層５ａが堆積され、この多結晶シリコン層５ａには
リン拡散が行われることによりリンが添加される。次
に、前記第１の多結晶シリコン層５ａの上にはＯＮＯ膜
６が堆積される。このＯＮＯ膜６は、三層構造とされて
おり、第１層が酸化膜、第２層が窒化膜、第３層が酸化
膜により構成されている。この後、前記ＯＮＯ膜６の上
には第２の多結晶シリコン層７ａが堆積され、この多結
晶シリコン層７ａにはリン拡散が行われることによりリ
ンが添加される。
【０００３】次に、前記第１、第２の多結晶シリコン層
５ａ、７ａ及びＯＮＯ膜６はリソグラフィ法によって加
工される。これにより、前記ゲ−ト絶縁膜４の上にはフ
ロ−ティングゲ−ト５が形成され、このフロ−ティング
ゲ−ト５の上にはＯＮＯ膜６を介してコントロ−ルゲ−
ト７が形成される。この後、このコントロ−ルゲ−ト７
及び素子分離領域４をマスクとしてイオン注入されるこ
とにより、Ｐ型のウェル層２にはソ−ス・ドレイン領域
のＮ型拡散層８が形成される。次に、前記フロ−ティン
グゲ−ト５の側面およびコントロ−ルゲ−ト７の側面、
上面には絶縁膜９が設けられる。
５ａ、７ａ及びＯＮＯ膜６はリソグラフィ法によって加
工される。これにより、前記ゲ−ト絶縁膜４の上にはフ
ロ−ティングゲ−ト５が形成され、このフロ−ティング
ゲ−ト５の上にはＯＮＯ膜６を介してコントロ−ルゲ−
ト７が形成される。この後、このコントロ−ルゲ−ト７
及び素子分離領域４をマスクとしてイオン注入されるこ
とにより、Ｐ型のウェル層２にはソ−ス・ドレイン領域
のＮ型拡散層８が形成される。次に、前記フロ−ティン
グゲ−ト５の側面およびコントロ−ルゲ−ト７の側面、
上面には絶縁膜９が設けられる。
【０００４】上記従来の不揮発性半導体記憶装置にデ−
タを書き込む場合について、以下に説明する。従来の不
揮発性半導体記憶装置では、Ｐ型のウェル層２及びソ−
ス・ドレイン領域のＮ型拡散層８を接地した状態で、コ
ントロ−ルゲ−ト７に正のプログラム電圧Ｖppw が印加
される。この際、フロ−ティングゲ−ト５及びコントロ
−ルゲ−ト７により形成されるキャパシタの容量Ｃ
FCと、フロ−ティングゲ−ト５及びＰ型のウェル層２に
より形成されるキャパシタの容量ＣFWとが生じる。これ
らの容量ＣFC、ＣFWによって、前記プログラム電圧Ｖ
ppw は、フロ−ティングゲ−ト５及びコントロ−ルゲ−
ト７の間の下記式（１）に示す電圧ＶFCと、フロ−ティ
ングゲ−ト５及びＰ型のウェル層２の間の下記式（２）
に示す電圧ＶFWとに分割される。これにより、ゲ−ト絶
縁膜４に前記電圧ＶFWが印加されるため、フロ−ティン
グゲ−ト５の下におけるＰ型のウェル層２の表面にはＮ
型の反転層が形成される。そして、ソ−ス領域とドレイ
ン領域とは同電位となり、ソ−ス・ドレイン領域のＮ型
拡散層８が接地されているため、前記Ｎ型の反転層は接
地電位とされる。この結果、見掛け上は、Ｎ型シリコン
基板１上に絶縁膜４を介して形成されたゲ−ト５に正の
電圧を印加したことになる。
タを書き込む場合について、以下に説明する。従来の不
揮発性半導体記憶装置では、Ｐ型のウェル層２及びソ−
ス・ドレイン領域のＮ型拡散層８を接地した状態で、コ
ントロ−ルゲ−ト７に正のプログラム電圧Ｖppw が印加
される。この際、フロ−ティングゲ−ト５及びコントロ
−ルゲ−ト７により形成されるキャパシタの容量Ｃ
FCと、フロ−ティングゲ−ト５及びＰ型のウェル層２に
より形成されるキャパシタの容量ＣFWとが生じる。これ
らの容量ＣFC、ＣFWによって、前記プログラム電圧Ｖ
ppw は、フロ−ティングゲ−ト５及びコントロ−ルゲ−
ト７の間の下記式（１）に示す電圧ＶFCと、フロ−ティ
ングゲ−ト５及びＰ型のウェル層２の間の下記式（２）
に示す電圧ＶFWとに分割される。これにより、ゲ−ト絶
縁膜４に前記電圧ＶFWが印加されるため、フロ−ティン
グゲ−ト５の下におけるＰ型のウェル層２の表面にはＮ
型の反転層が形成される。そして、ソ−ス領域とドレイ
ン領域とは同電位となり、ソ−ス・ドレイン領域のＮ型
拡散層８が接地されているため、前記Ｎ型の反転層は接
地電位とされる。この結果、見掛け上は、Ｎ型シリコン
基板１上に絶縁膜４を介して形成されたゲ−ト５に正の
電圧を印加したことになる。
【０００５】したがって、ゲ−ト絶縁膜４の膜厚をＴOX
とすると、下記式（３）に示す電流密度Ｊの電流がフロ
−ティングゲ−ト５に流れる。これにより、このフロ−
ティングゲ−ト５に電子が注入され、デ−タが書き込ま
れる。この際、前記デ−タが書き込まれたトランジスタ
のしきい値は許容範囲内に抑えられていなければならな
い。
とすると、下記式（３）に示す電流密度Ｊの電流がフロ
−ティングゲ−ト５に流れる。これにより、このフロ−
ティングゲ−ト５に電子が注入され、デ−タが書き込ま
れる。この際、前記デ−タが書き込まれたトランジスタ
のしきい値は許容範囲内に抑えられていなければならな
い。
【０００６】 ＶFC＝ＣFW・Ｖppw ／（ＣFC＋ＣFW）…（１） ＶFW＝ＣFC・Ｖppw ／（ＣFC＋ＣFW）…（２） Ｊ＝α（ＶFW／ＴOX）2 ・ｅｘｐ（−β・ＴOX／ＶFW）…（３） 尚、前記α及びβは比例定数である。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
不揮発性半導体記憶装置におけるフロ−ティングゲ−ト
５に、上記式（３）で決まる電流密度Ｊの電流を注入す
る場合、上記式（３）からＶFW／ＴOXの小さな変化が電
流密度Ｊの大きな変化につながることがわかる。すなわ
ち、製造プロセスのゆらぎなどによって前記ＶFW／ＴOX
が変化するため、ゲ−ト絶縁膜４にかかるかかる電界が
変化し、フロ−ティングゲ−ト５に注入される電流にば
らつきが生じる。これにより、トランジスタのしきい値
が変化し、具体的には、フロ−ティングゲ−ト５に注入
される電子の量が多いほど、前記しきい値は正側に大き
くなる。この結果、書き込み後のしきい値を許容範囲内
に制御することが困難である。
不揮発性半導体記憶装置におけるフロ−ティングゲ−ト
５に、上記式（３）で決まる電流密度Ｊの電流を注入す
る場合、上記式（３）からＶFW／ＴOXの小さな変化が電
流密度Ｊの大きな変化につながることがわかる。すなわ
ち、製造プロセスのゆらぎなどによって前記ＶFW／ＴOX
が変化するため、ゲ−ト絶縁膜４にかかるかかる電界が
変化し、フロ−ティングゲ−ト５に注入される電流にば
らつきが生じる。これにより、トランジスタのしきい値
が変化し、具体的には、フロ−ティングゲ−ト５に注入
される電子の量が多いほど、前記しきい値は正側に大き
くなる。この結果、書き込み後のしきい値を許容範囲内
に制御することが困難である。
【０００８】つまり、図７に示すように、書き込み時に
ゲ−ト絶縁膜にかかる電界Ｅ（＝ＶFW／ＴOX）の最小値
１０ａと最大値１０ｂとの幅が小さくても、フロ−ティ
ングゲ−トに注入される電流Ｉの幅は大きなものとな
る。このため、上記従来の不揮発性半導体記憶装置で
は、図８に示すように、書き込み後のしきい値の分布が
広がり、このしきい値が許容範囲外の不揮発性半導体記
憶装置が多数発生し、歩留まりが悪かった。
ゲ−ト絶縁膜にかかる電界Ｅ（＝ＶFW／ＴOX）の最小値
１０ａと最大値１０ｂとの幅が小さくても、フロ−ティ
ングゲ−トに注入される電流Ｉの幅は大きなものとな
る。このため、上記従来の不揮発性半導体記憶装置で
は、図８に示すように、書き込み後のしきい値の分布が
広がり、このしきい値が許容範囲外の不揮発性半導体記
憶装置が多数発生し、歩留まりが悪かった。
【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、書き込み後のしきい値
を許容範囲内に容易に抑えることが可能な不揮発性半導
体記憶装置を提供することにある。
されたものであり、その目的は、書き込み後のしきい値
を許容範囲内に容易に抑えることが可能な不揮発性半導
体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板と、前記半導体基板の表面上
に設けられたゲ−ト絶縁膜と、前記ゲ−ト絶縁膜の上に
設けられた第１のゲ−トと、前記第１のゲ−トの上に絶
縁膜を介して設けられた第２のゲ−トと、前記第２のゲ
−トをマスクとして前記半導体基板の表面に自己整合的
に形成されたソ−ス・ドレイン領域と、前記第１のゲ−
トの下に位置する前記半導体基板の内部の領域であっ
て、デ−タの読み出し時の空乏層内には含まれず、書き
込み時の空乏層内に含まれる領域に、密度の極大値が位
置するように形成されたダメ−ジ層と、を具備すること
を特徴としている。
解決するため、半導体基板と、前記半導体基板の表面上
に設けられたゲ−ト絶縁膜と、前記ゲ−ト絶縁膜の上に
設けられた第１のゲ−トと、前記第１のゲ−トの上に絶
縁膜を介して設けられた第２のゲ−トと、前記第２のゲ
−トをマスクとして前記半導体基板の表面に自己整合的
に形成されたソ−ス・ドレイン領域と、前記第１のゲ−
トの下に位置する前記半導体基板の内部の領域であっ
て、デ−タの読み出し時の空乏層内には含まれず、書き
込み時の空乏層内に含まれる領域に、密度の極大値が位
置するように形成されたダメ−ジ層と、を具備すること
を特徴としている。
【００１１】
【作用】この発明は、半導体基板の内部の領域におい
て、読み出し時の電圧が印加されたときに伸びる空乏層
内には含まれず、書き込み時の電圧が印加されたときに
伸びる空乏層内に含まれる領域に、密度分布の極大値が
位置するようにダメ−ジ層を形成している。したがっ
て、書き込み時の空乏層内に含まれる領域にダメ−ジ層
を形成することにより、製造プロセスのゆらぎなどによ
って書き込み時にゲ−ト絶縁膜にかかる電界が増加して
も、フロ−ティングゲ−ト１６に注入される電流Ｉを所
定の値に抑えることができる。この結果、書き込み後の
しきい値を許容範囲内に容易に抑えることができる。ま
た、前記ダメ−ジ層を読み出し時の空乏層には含まれな
い領域に形成することにより、デ−タを読み出す際、こ
の発明の不揮発性半導体記憶装置は前記ダメ−ジ層の影
響を受けることがない。
て、読み出し時の電圧が印加されたときに伸びる空乏層
内には含まれず、書き込み時の電圧が印加されたときに
伸びる空乏層内に含まれる領域に、密度分布の極大値が
位置するようにダメ−ジ層を形成している。したがっ
て、書き込み時の空乏層内に含まれる領域にダメ−ジ層
を形成することにより、製造プロセスのゆらぎなどによ
って書き込み時にゲ−ト絶縁膜にかかる電界が増加して
も、フロ−ティングゲ−ト１６に注入される電流Ｉを所
定の値に抑えることができる。この結果、書き込み後の
しきい値を許容範囲内に容易に抑えることができる。ま
た、前記ダメ−ジ層を読み出し時の空乏層には含まれな
い領域に形成することにより、デ−タを読み出す際、こ
の発明の不揮発性半導体記憶装置は前記ダメ−ジ層の影
響を受けることがない。
【００１２】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。図１乃至図３は、この発明の実施例に
よる不揮発性半導体記憶装置の製造方法を示す断面図で
ある。先ず、図２に示すように、Ｎ型シリコン基板１１
の表面上には温度が９５０℃の水素燃焼酸化により厚さ
が１０００オングストロ−ム程度の図示せぬシリコン酸
化膜が形成される。この後、前記Ｎ型シリコン基板１１
には加速エネルギ−が１５０ｋｅＶ、ド−ズ量が１×１
０13ｃｍ-2でボロンがイオン注入される。次に、前記Ｎ
型シリコン基板１１は、温度が１２００℃で２０時間、
Ｎ2 雰囲気により加熱される。これによって、Ｎ型シリ
コン基板１１の表面にはＰ型のウェル層１２が形成され
る。
ついて説明する。図１乃至図３は、この発明の実施例に
よる不揮発性半導体記憶装置の製造方法を示す断面図で
ある。先ず、図２に示すように、Ｎ型シリコン基板１１
の表面上には温度が９５０℃の水素燃焼酸化により厚さ
が１０００オングストロ−ム程度の図示せぬシリコン酸
化膜が形成される。この後、前記Ｎ型シリコン基板１１
には加速エネルギ−が１５０ｋｅＶ、ド−ズ量が１×１
０13ｃｍ-2でボロンがイオン注入される。次に、前記Ｎ
型シリコン基板１１は、温度が１２００℃で２０時間、
Ｎ2 雰囲気により加熱される。これによって、Ｎ型シリ
コン基板１１の表面にはＰ型のウェル層１２が形成され
る。
【００１３】この後、前記シリコン酸化膜は Buffered
ＨＦ溶液により剥離される。次に、前記Ｎ型シリコン基
板１１の表面上にはＬＯＣＯＳ(Local Oxidation of Si
licon)法により素子分離領域１３が形成される。
ＨＦ溶液により剥離される。次に、前記Ｎ型シリコン基
板１１の表面上にはＬＯＣＯＳ(Local Oxidation of Si
licon)法により素子分離領域１３が形成される。
【００１４】次に、図３に示すように、前記Ｎ型シリコ
ン基板１１の表面において素子領域１１ａが露出され
る。この後、前記素子分離領域１３をマスクとしてＡｒ
がイオン注入されることにより、Ｎ型シリコン基板１１
のＰ型のウェル層１２にはダメ−ジ層１４が形成され
る。このダメ−ジ層１４は、Ｐ型のウェル層１２におい
て、読み出し時の電圧が印加されたときに伸びる空乏層
の深さより深く、且つ書き込み時の電圧が印加されたと
きに伸びる空乏層の深さより浅い領域にＡｒイオンの分
布のピ−クがくるような位置に形成される。即ち、Ｎ型
シリコン基板１１の内部の領域であって、読み出し時の
空乏層内には含まれず、書き込み時の空乏層内に含まれ
る領域に、ダメ−ジ層１４の密度分布の極大値が位置す
るように形成される。この際、前記イオン注入の条件
は、加速エネルギ−が前記領域にＡｒイオンの分布のピ
−クがくるようなエネルギ−とされ、ド−ズ量が５×１
０15ｃｍ-2以上とされる。
ン基板１１の表面において素子領域１１ａが露出され
る。この後、前記素子分離領域１３をマスクとしてＡｒ
がイオン注入されることにより、Ｎ型シリコン基板１１
のＰ型のウェル層１２にはダメ−ジ層１４が形成され
る。このダメ−ジ層１４は、Ｐ型のウェル層１２におい
て、読み出し時の電圧が印加されたときに伸びる空乏層
の深さより深く、且つ書き込み時の電圧が印加されたと
きに伸びる空乏層の深さより浅い領域にＡｒイオンの分
布のピ−クがくるような位置に形成される。即ち、Ｎ型
シリコン基板１１の内部の領域であって、読み出し時の
空乏層内には含まれず、書き込み時の空乏層内に含まれ
る領域に、ダメ−ジ層１４の密度分布の極大値が位置す
るように形成される。この際、前記イオン注入の条件
は、加速エネルギ−が前記領域にＡｒイオンの分布のピ
−クがくるようなエネルギ−とされ、ド−ズ量が５×１
０15ｃｍ-2以上とされる。
【００１５】この後、前記Ｎ型シリコン基板１１の表面
の素子領域１１ａには温度が８００℃で、ＨＣｌとＯ2
の混合雰囲気により厚さが１００オングストロ−ム程度
のゲ−ト絶縁膜１５が形成される。
の素子領域１１ａには温度が８００℃で、ＨＣｌとＯ2
の混合雰囲気により厚さが１００オングストロ−ム程度
のゲ−ト絶縁膜１５が形成される。
【００１６】次に、図１に示すように、前記ゲ−ト絶縁
膜１５及び素子分離領域１３の上にはＬＰＣＶＤ(Low P
ressure Chemical Vapor Deposition)法により厚さが２
０００オングストロ−ム程度の第１の多結晶シリコン層
１６ａが堆積される。この後、温度が８５０℃、ＰＯＣ
ｌ3 雰囲気中で３０分間、加熱されることにより、第１
の多結晶シリコン層１６ａにはリンが添加される。
膜１５及び素子分離領域１３の上にはＬＰＣＶＤ(Low P
ressure Chemical Vapor Deposition)法により厚さが２
０００オングストロ−ム程度の第１の多結晶シリコン層
１６ａが堆積される。この後、温度が８５０℃、ＰＯＣ
ｌ3 雰囲気中で３０分間、加熱されることにより、第１
の多結晶シリコン層１６ａにはリンが添加される。
【００１７】この後、前記多結晶シリコン層１６ａの上
には三層構造のＯＮＯ膜１７が形成される。すなわち、
多結晶シリコン層１６ａの上には、温度が１０００℃、
Ｎ2、ＨＣｌ、Ｏ2 の混合雰囲気中で加熱されることに
より、厚さが１５０オングストロ−ム程度のボトム酸化
膜１７ａが形成される。次に、このボトム酸化膜１７ａ
の上にはＬＰＣＶＤ法により厚さが１５０オングストロ
−ム程度の窒化シリコン膜１７ｂが堆積される。この
後、この窒化シリコン膜１７ｂの上には、温度が９５０
℃で５０分間、水素燃焼酸化が行われることにより、厚
さが４０オングストロ−ム程度の第１の酸化膜１７ｃが
形成される。
には三層構造のＯＮＯ膜１７が形成される。すなわち、
多結晶シリコン層１６ａの上には、温度が１０００℃、
Ｎ2、ＨＣｌ、Ｏ2 の混合雰囲気中で加熱されることに
より、厚さが１５０オングストロ−ム程度のボトム酸化
膜１７ａが形成される。次に、このボトム酸化膜１７ａ
の上にはＬＰＣＶＤ法により厚さが１５０オングストロ
−ム程度の窒化シリコン膜１７ｂが堆積される。この
後、この窒化シリコン膜１７ｂの上には、温度が９５０
℃で５０分間、水素燃焼酸化が行われることにより、厚
さが４０オングストロ−ム程度の第１の酸化膜１７ｃが
形成される。
【００１８】次に、前記ＯＮＯ膜１７の上にはＬＰＣＶ
Ｄ法により厚さが４０００オングストロ−ム程度の第２
の多結晶シリコン層１８ａが堆積される。この後、温度
が９００℃、ＰＯＣｌ3 雰囲気中で加熱されることによ
り、前記第２の多結晶シリコン層１８ａにはリンが添加
される。次に、前記第１、第２の多結晶シリコン層１６
ａ、１８ａ及びＯＮＯ膜１７それぞれは、リソグラフィ
法によって加工される。これにより、前記ゲ−ト絶縁膜
１５の上にはフロ−ティングゲ−ト１６が形成され、こ
のフロ−ティングゲ−ト１６の上にはＯＮＯ膜１７を介
してコントロ−ルゲ−ト１８が形成される。
Ｄ法により厚さが４０００オングストロ−ム程度の第２
の多結晶シリコン層１８ａが堆積される。この後、温度
が９００℃、ＰＯＣｌ3 雰囲気中で加熱されることによ
り、前記第２の多結晶シリコン層１８ａにはリンが添加
される。次に、前記第１、第２の多結晶シリコン層１６
ａ、１８ａ及びＯＮＯ膜１７それぞれは、リソグラフィ
法によって加工される。これにより、前記ゲ−ト絶縁膜
１５の上にはフロ−ティングゲ−ト１６が形成され、こ
のフロ−ティングゲ−ト１６の上にはＯＮＯ膜１７を介
してコントロ−ルゲ−ト１８が形成される。
【００１９】この後、前記フロ−ティングゲ−ト１６及
びコントロ−ルゲ−ト１８は、温度が９００℃のＯ2 雰
囲気中で１０分間加熱され、酸化される。次に、前記コ
ントロ−ルゲ−ト１８及び素子分離領域１３をマスクと
して、Ｎ型シリコン基板１１には加速エネルギ−が５０
ｋｅＶ、ド−ズ量が１×１０14ｃｍ-2でＡｓがイオン注
入される。これにより、Ｎ型シリコン基板１１のＰ型の
ウェル層１２にはソ−ス・ドレイン領域の拡散層１９が
自己整合的に形成される。この後、前記フロ−ティング
ゲ−ト１６及びコントロ−ルゲ−ト１８は、温度が９５
０℃のＯ2 雰囲気中で３０分間加熱され、酸化される。
これにより、コントロ−ルゲ−ト１８の上及び側面、フ
ロ−ティングゲ−ト１６、ＯＮＯ膜１７の側面には第２
の酸化膜２０が形成される。
びコントロ−ルゲ−ト１８は、温度が９００℃のＯ2 雰
囲気中で１０分間加熱され、酸化される。次に、前記コ
ントロ−ルゲ−ト１８及び素子分離領域１３をマスクと
して、Ｎ型シリコン基板１１には加速エネルギ−が５０
ｋｅＶ、ド−ズ量が１×１０14ｃｍ-2でＡｓがイオン注
入される。これにより、Ｎ型シリコン基板１１のＰ型の
ウェル層１２にはソ−ス・ドレイン領域の拡散層１９が
自己整合的に形成される。この後、前記フロ−ティング
ゲ−ト１６及びコントロ−ルゲ−ト１８は、温度が９５
０℃のＯ2 雰囲気中で３０分間加熱され、酸化される。
これにより、コントロ−ルゲ−ト１８の上及び側面、フ
ロ−ティングゲ−ト１６、ＯＮＯ膜１７の側面には第２
の酸化膜２０が形成される。
【００２０】上記実施例によれば、Ｎ型シリコン基板１
１の表面上に素子分離領域１３を形成し、この素子分離
領域１３をマスクとしいてＡｒがイオン注入されること
により、Ｎ型シリコン基板１１のＰ型のウェル層１２に
ダメ−ジ層１４を形成する。このダメ−ジ層１４を、Ｐ
型のウェル層１２において、読み出し時の電圧が印加さ
れたときに伸びる空乏層の深さより深く、且つ書き込み
時の電圧が印加されたときに伸びる空乏層の深さより浅
い領域にＡｒイオンの分布のピ−クがくるような位置に
形成している。したがって、前記ダメ−ジ層１４を書き
込み時の電圧が印加されたときに伸びる空乏層の深さよ
り浅い領域に形成することにより、図４に示すように、
製造プロセスのゆらぎなどによって書き込み時にゲ−ト
絶縁膜にかかるかかる電界Ｅが増加しても、フロ−ティ
ングゲ−ト１６に注入される電流Ｉを所定の値に抑える
ことができる。即ち、書き込み時にゲ−ト絶縁膜にかか
る電界Ｅに最小値２１と最大値２２との幅があっても、
フロ−ティングゲ−ト１６に注入される電流Ｉを所定の
値とすることができる。この結果、図５に示すように、
書き込み後のしきい値の分布を狭くすることができ、こ
のしきい値を容易に許容範囲内に制御することができ
る。また、前記ダメ−ジ層１４を読み出し時の電圧が印
加されたときに伸びる空乏層の深さより深い領域に形成
することにより、不揮発性半導体記憶装置においてデ−
タを読み出す際に前記ダメ−ジ層１４の影響を受けるこ
とがない。即ち、読み出し動作時にダメ−ジ層１４から
悪い影響を受けることがない。
１の表面上に素子分離領域１３を形成し、この素子分離
領域１３をマスクとしいてＡｒがイオン注入されること
により、Ｎ型シリコン基板１１のＰ型のウェル層１２に
ダメ−ジ層１４を形成する。このダメ−ジ層１４を、Ｐ
型のウェル層１２において、読み出し時の電圧が印加さ
れたときに伸びる空乏層の深さより深く、且つ書き込み
時の電圧が印加されたときに伸びる空乏層の深さより浅
い領域にＡｒイオンの分布のピ−クがくるような位置に
形成している。したがって、前記ダメ−ジ層１４を書き
込み時の電圧が印加されたときに伸びる空乏層の深さよ
り浅い領域に形成することにより、図４に示すように、
製造プロセスのゆらぎなどによって書き込み時にゲ−ト
絶縁膜にかかるかかる電界Ｅが増加しても、フロ−ティ
ングゲ−ト１６に注入される電流Ｉを所定の値に抑える
ことができる。即ち、書き込み時にゲ−ト絶縁膜にかか
る電界Ｅに最小値２１と最大値２２との幅があっても、
フロ−ティングゲ−ト１６に注入される電流Ｉを所定の
値とすることができる。この結果、図５に示すように、
書き込み後のしきい値の分布を狭くすることができ、こ
のしきい値を容易に許容範囲内に制御することができ
る。また、前記ダメ−ジ層１４を読み出し時の電圧が印
加されたときに伸びる空乏層の深さより深い領域に形成
することにより、不揮発性半導体記憶装置においてデ−
タを読み出す際に前記ダメ−ジ層１４の影響を受けるこ
とがない。即ち、読み出し動作時にダメ−ジ層１４から
悪い影響を受けることがない。
【００２１】尚、上記実施例では、Ａｒをイオン注入す
ることにより、Ｐ型のウェル層１２にダメ−ジ層１４を
形成しているが、他の方法により、Ｐ型のウェル層１２
に前記ダメ−ジ層１４と同様の効果のある層を形成する
ことも可能である。
ることにより、Ｐ型のウェル層１２にダメ−ジ層１４を
形成しているが、他の方法により、Ｐ型のウェル層１２
に前記ダメ−ジ層１４と同様の効果のある層を形成する
ことも可能である。
【００２２】また、ダメ−ジ層１４を形成する際のイオ
ン注入の条件として、５×１０15ｃｍ-2以上のド−ズ量
を用いているが、このド−ズ量に限らず、後工程の熱工
程でダメ−ジが回復されないような条件であれば、他の
ド−ズ量を用いることも可能である。
ン注入の条件として、５×１０15ｃｍ-2以上のド−ズ量
を用いているが、このド−ズ量に限らず、後工程の熱工
程でダメ−ジが回復されないような条件であれば、他の
ド−ズ量を用いることも可能である。
【００２３】
【発明の効果】以上説明したようにこの発明によれば、
半導体基板の内部の領域であって、デ−タの読み出し時
の空乏層内には含まれず、書き込み時の空乏層内に含ま
れる領域に、密度の極大値が位置するようにダメ−ジ層
を形成している。したがって、書き込み後のしきい値を
許容範囲内に容易に抑えることが可能な不揮発性半導体
記憶装置を提供することができる。
半導体基板の内部の領域であって、デ−タの読み出し時
の空乏層内には含まれず、書き込み時の空乏層内に含ま
れる領域に、密度の極大値が位置するようにダメ−ジ層
を形成している。したがって、書き込み後のしきい値を
許容範囲内に容易に抑えることが可能な不揮発性半導体
記憶装置を提供することができる。
【図１】この発明の実施例による不揮発性半導体記憶装
置の製造方法を示すものであり、図３の次の工程を示す
断面図。
置の製造方法を示すものであり、図３の次の工程を示す
断面図。
【図２】この発明の実施例による不揮発性半導体記憶装
置の製造方法を示す断面図。
置の製造方法を示す断面図。
【図３】この発明の実施例による不揮発性半導体記憶装
置の製造方法を示すものであり、図２の次の工程を示す
断面図。
置の製造方法を示すものであり、図２の次の工程を示す
断面図。
【図４】この発明の実施例による不揮発性半導体記憶装
置においてデ−タを書き込む際、ゲ−ト絶縁膜にかかる
電界Ｅとフロ−ティングゲ−トに注入される電流Ｉとの
関係を示すグラフ。
置においてデ−タを書き込む際、ゲ−ト絶縁膜にかかる
電界Ｅとフロ−ティングゲ−トに注入される電流Ｉとの
関係を示すグラフ。
【図５】この発明の実施例による不揮発性半導体記憶装
置における書き込み後のしきい値と頻度との関係を示す
グラフ。
置における書き込み後のしきい値と頻度との関係を示す
グラフ。
【図６】従来の不揮発性半導体記憶装置を示す断面図。
【図７】従来の不揮発性半導体記憶装置においてデ−タ
を書き込む際、ゲ−ト絶縁膜にかかる電界Ｅとフロ−テ
ィングゲ−トに注入される電流Ｉとの関係を示すグラ
フ。
を書き込む際、ゲ−ト絶縁膜にかかる電界Ｅとフロ−テ
ィングゲ−トに注入される電流Ｉとの関係を示すグラ
フ。
【図８】従来の不揮発性半導体記憶装置における書き込
み後のしきい値と頻度との関係を示すグラフ。
み後のしきい値と頻度との関係を示すグラフ。
11…Ｎ型シリコン基板、11a …素子領域、12…Ｐ型のウ
ェル層、13…素子分離領域、14…ダメ−ジ層、15…ゲ−
ト絶縁膜、16…フロ−ティングゲ−ト、16a …第１の多
結晶シリコン層、17…ＯＮＯ膜、17a …ボトム酸化膜、
17b …窒化シリコン膜、17c …第１の酸化膜、18…コン
トロ−ルゲ−ト、18a …第２の多結晶シリコン層、19…
ソ−ス・ドレイン領域の拡散層、20…第２の酸化膜、21
…書き込み時にゲ−ト絶縁膜にかかる電界の最小値、22
…書き込み時にゲ−ト絶縁膜にかかる電界の最大値。
ェル層、13…素子分離領域、14…ダメ−ジ層、15…ゲ−
ト絶縁膜、16…フロ−ティングゲ−ト、16a …第１の多
結晶シリコン層、17…ＯＮＯ膜、17a …ボトム酸化膜、
17b …窒化シリコン膜、17c …第１の酸化膜、18…コン
トロ−ルゲ−ト、18a …第２の多結晶シリコン層、19…
ソ−ス・ドレイン領域の拡散層、20…第２の酸化膜、21
…書き込み時にゲ−ト絶縁膜にかかる電界の最小値、22
…書き込み時にゲ−ト絶縁膜にかかる電界の最大値。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 21/318 Ｃ 7352−4Ｍ
Claims (1)
- 【請求項１】 半導体基板と、 前記半導体基板の表面上に設けられたゲ−ト絶縁膜と、 前記ゲ−ト絶縁膜の上に設けられた第１のゲ−トと、 前記第１のゲ−トの上に絶縁膜を介して設けられた第２
のゲ−トと、 前記第２のゲ−トをマスクとして前記半導体基板の表面
に自己整合的に形成されたソ−ス・ドレイン領域と、 前記第１のゲ−トの下に位置する前記半導体基板の内部
の領域であって、デ−タの読み出し時の空乏層内には含
まれず、書き込み時の空乏層内に含まれる領域に、密度
の極大値が位置するように形成されたダメ−ジ層と、 を具備することを特徴とする不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31570193A JP3541958B2 (ja) | 1993-12-16 | 1993-12-16 | 不揮発性半導体記憶装置 |
| US08/356,557 US5514896A (en) | 1993-12-16 | 1994-12-15 | Nonvolatile semiconductor memory device |
| KR1019940034322A KR0147449B1 (ko) | 1993-12-16 | 1994-12-15 | 불휘발성 반도체기억장치 |
| US08/451,442 US5518943A (en) | 1993-12-16 | 1995-05-25 | Method of manufacturing nonvolatile semiconductor memory device having an implanted damage layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31570193A JP3541958B2 (ja) | 1993-12-16 | 1993-12-16 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169863A true JPH07169863A (ja) | 1995-07-04 |
| JP3541958B2 JP3541958B2 (ja) | 2004-07-14 |
Family
ID=18068513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31570193A Expired - Fee Related JP3541958B2 (ja) | 1993-12-16 | 1993-12-16 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5514896A (ja) |
| JP (1) | JP3541958B2 (ja) |
| KR (1) | KR0147449B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416816B1 (ko) * | 1996-12-30 | 2004-04-06 | 주식회사 하이닉스반도체 | 반도체소자의플로팅게이트형성방법 |
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|---|---|---|---|---|
| JPH07142565A (ja) * | 1993-11-16 | 1995-06-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100215891B1 (ko) * | 1996-12-26 | 1999-08-16 | 구본준 | 마스크 롬 코딩방법 |
| JPH10256400A (ja) * | 1997-03-10 | 1998-09-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP3424898B2 (ja) * | 1997-09-17 | 2003-07-07 | 松下電器産業株式会社 | 不揮発性半導体記憶装置の書き換え方法 |
| KR100290884B1 (ko) * | 1998-05-04 | 2001-07-12 | 김영환 | 반도체소자및그제조방법 |
| US6103582A (en) * | 1998-08-13 | 2000-08-15 | Industrial Technology Research Institute | Method to suppress boron penetration in P+ mosfets |
| US6048766A (en) * | 1998-10-14 | 2000-04-11 | Advanced Micro Devices | Flash memory device having high permittivity stacked dielectric and fabrication thereof |
| US6005285A (en) * | 1998-12-04 | 1999-12-21 | Advanced Micro Devices, Inc. | Argon doped epitaxial layers for inhibiting punchthrough within a semiconductor device |
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| FR2807208B1 (fr) | 2000-03-29 | 2003-09-05 | St Microelectronics Sa | Dispositif semi-conducteur de memoire non volatile et procede de fabrication correspondant |
| JP4065671B2 (ja) * | 2001-08-31 | 2008-03-26 | シャープ株式会社 | 不揮発性半導体記憶装置、その製造方法及びその動作方法 |
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|---|---|---|---|---|
| GB1345818A (en) * | 1971-07-27 | 1974-02-06 | Mullard Ltd | Semiconductor devices |
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| EP0366423B1 (en) * | 1988-10-25 | 1994-05-25 | Matsushita Electronics Corporation | Manufacturing method of semiconductor non-volatile memory device |
| JPH0338044A (ja) * | 1989-07-05 | 1991-02-19 | Toshiba Corp | 半導体装置の製造方法 |
| DE59107276D1 (de) * | 1990-09-25 | 1996-02-29 | Siemens Ag | Abschaltbarer Thyristor |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
-
1993
- 1993-12-16 JP JP31570193A patent/JP3541958B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-15 US US08/356,557 patent/US5514896A/en not_active Expired - Lifetime
- 1994-12-15 KR KR1019940034322A patent/KR0147449B1/ko not_active IP Right Cessation
-
1995
- 1995-05-25 US US08/451,442 patent/US5518943A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416816B1 (ko) * | 1996-12-30 | 2004-04-06 | 주식회사 하이닉스반도체 | 반도체소자의플로팅게이트형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3541958B2 (ja) | 2004-07-14 |
| KR0147449B1 (ko) | 1998-08-01 |
| US5518943A (en) | 1996-05-21 |
| KR950021016A (ko) | 1995-07-26 |
| US5514896A (en) | 1996-05-07 |
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