JP3272007B2 - 電荷トラップ膜の製造方法 - Google Patents
電荷トラップ膜の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Description
【0001】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に用いられる電荷トラップ膜の製造方法に関する。
置に用いられる電荷トラップ膜の製造方法に関する。
【0002】
【従来の技術】従来、電荷トラップ膜中に電荷を保持す
ることで情報を記憶する不揮発性半導体記憶装置とし
て、MNOS(Metal-Nitride-Oxide-Semiconductor)構
造のメモリセルや、MONOS(Metal-Oxide-Nitride-
Oxide-Semiconductor)構造のメモリセルが知られてい
る。
ることで情報を記憶する不揮発性半導体記憶装置とし
て、MNOS(Metal-Nitride-Oxide-Semiconductor)構
造のメモリセルや、MONOS(Metal-Oxide-Nitride-
Oxide-Semiconductor)構造のメモリセルが知られてい
る。
【0003】図10に示すように、MNOS構造のメモ
リセルは、例えばP型シリコン基板1の上に、トンネル
酸化膜2、シリコン窒化膜3およびゲート電極4を積層
してなるゲート構造を備え、このゲート構造の両側の基
板中にN+領域であるドレイン拡散層5とソース拡散層
6とが形成された構造になっている。また、図11に示
すように、MONOS構造のメモリセルは、トンネル酸
化膜7、シリコン窒化膜8、トップ酸化膜9およびゲー
ト電極10を積層してなるゲート構造を備えている。
リセルは、例えばP型シリコン基板1の上に、トンネル
酸化膜2、シリコン窒化膜3およびゲート電極4を積層
してなるゲート構造を備え、このゲート構造の両側の基
板中にN+領域であるドレイン拡散層5とソース拡散層
6とが形成された構造になっている。また、図11に示
すように、MONOS構造のメモリセルは、トンネル酸
化膜7、シリコン窒化膜8、トップ酸化膜9およびゲー
ト電極10を積層してなるゲート構造を備えている。
【0004】これらのメモリセルは、いずれも信号電荷
を蓄積するための電荷トラップ膜としてシリコン窒化膜
3,8を用いており、書き込みに当たってはゲート電極
4,10に正の高電圧を印加することにより、基板1の
チャネル領域から電子がトンネル酸化膜2,7をトンネ
リングしてシリコン窒化膜3,8に注入されトラップさ
れる。ここで、電荷トラップ膜としてのシリコン窒化膜
3,8は、CVD(Chemical Vapor Deposition)法によ
って形成され、具体的には、SiH4 ガスあるいはSi
H2 Cl2 ガスとNH3 ガスとを700〜900℃の雰
囲気で反応させることによって生成される。
を蓄積するための電荷トラップ膜としてシリコン窒化膜
3,8を用いており、書き込みに当たってはゲート電極
4,10に正の高電圧を印加することにより、基板1の
チャネル領域から電子がトンネル酸化膜2,7をトンネ
リングしてシリコン窒化膜3,8に注入されトラップさ
れる。ここで、電荷トラップ膜としてのシリコン窒化膜
3,8は、CVD(Chemical Vapor Deposition)法によ
って形成され、具体的には、SiH4 ガスあるいはSi
H2 Cl2 ガスとNH3 ガスとを700〜900℃の雰
囲気で反応させることによって生成される。
【0005】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、電荷トラップ膜としてのシリコン窒化
膜は、トラップ準位が浅いために、電荷がデトラップし
やすく、そのため、信号電荷の保持特性が悪いという問
題点がある。
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、電荷トラップ膜としてのシリコン窒化
膜は、トラップ準位が浅いために、電荷がデトラップし
やすく、そのため、信号電荷の保持特性が悪いという問
題点がある。
【0006】そこで、本出願人は先に、電導性のシリコ
ンと絶縁性の二酸化シリコンが混在する膜(いわゆるS
iリッチ酸化膜)を電荷トラップ膜として用いた半導体
記憶装置を提案している(特願平2−210660
号)。Siリッチ酸化膜は、原理上、深い準位を持つた
め、信号電荷の保持特性が優れている。しかしながら、
先に提案したSiリッチ酸化膜は、スパッタリングやC
VD法で形成されていたので、酸化膜中のシリコン結晶
粒(以下、シリコングレインという)間の絶縁性をコン
トロールするのが難しいという問題点がある。特に、書
き込み電圧を低くするために、Siリッチ酸化膜を薄く
した場合、絶縁耐圧を確保するのが困難であり、信号電
荷の書き込み時にSiリッチ酸化膜に注入された電子が
そのままゲート電極に抜けてしまうという不都合な現象
が生じることもあった。
ンと絶縁性の二酸化シリコンが混在する膜(いわゆるS
iリッチ酸化膜)を電荷トラップ膜として用いた半導体
記憶装置を提案している(特願平2−210660
号)。Siリッチ酸化膜は、原理上、深い準位を持つた
め、信号電荷の保持特性が優れている。しかしながら、
先に提案したSiリッチ酸化膜は、スパッタリングやC
VD法で形成されていたので、酸化膜中のシリコン結晶
粒(以下、シリコングレインという)間の絶縁性をコン
トロールするのが難しいという問題点がある。特に、書
き込み電圧を低くするために、Siリッチ酸化膜を薄く
した場合、絶縁耐圧を確保するのが困難であり、信号電
荷の書き込み時にSiリッチ酸化膜に注入された電子が
そのままゲート電極に抜けてしまうという不都合な現象
が生じることもあった。
【0007】本発明は、このような事情に鑑みてなされ
たものであって、深いトラップ準位を有し、しかも優れ
た絶縁耐圧を持った電荷トラップ膜の製造方法を提供す
ることを目的としている。
たものであって、深いトラップ準位を有し、しかも優れ
た絶縁耐圧を持った電荷トラップ膜の製造方法を提供す
ることを目的としている。
【0008】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、半導体基板上に絶縁膜の上に形成された
電荷トラップ膜の製造方法において、(1)ポリシリコ
ン膜を堆積し、(2)その後で前記ポリシリコン膜に燐
をドープし、(3)さらに、その後で前記燐がドープさ
れたポリシリコン膜を熱酸化することにより、燐がドー
プされたポリシリコン膜中のシリコン結晶粒を結晶粒界
に沿って生成された熱酸化膜で覆うものである。
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、半導体基板上に絶縁膜の上に形成された
電荷トラップ膜の製造方法において、(1)ポリシリコ
ン膜を堆積し、(2)その後で前記ポリシリコン膜に燐
をドープし、(3)さらに、その後で前記燐がドープさ
れたポリシリコン膜を熱酸化することにより、燐がドー
プされたポリシリコン膜中のシリコン結晶粒を結晶粒界
に沿って生成された熱酸化膜で覆うものである。
【0009】
【作用】本発明の作用は次のとおりである。本発明に係
る電荷トラップ膜の製造方法によって得られた電荷トラ
ップ膜は、ポリシリコン膜中のシリコン結晶粒が、スパ
ッタリングやCVD法で得られる絶縁膜に比べて膜質の
良好な熱酸化膜によって覆われているので、高い絶縁耐
圧が得られる。また、ポリシリコン膜に燐がドープされ
ているので、シリコン結晶粒の導電率が上がり、空乏層
の発生が抑制される。
る電荷トラップ膜の製造方法によって得られた電荷トラ
ップ膜は、ポリシリコン膜中のシリコン結晶粒が、スパ
ッタリングやCVD法で得られる絶縁膜に比べて膜質の
良好な熱酸化膜によって覆われているので、高い絶縁耐
圧が得られる。また、ポリシリコン膜に燐がドープされ
ているので、シリコン結晶粒の導電率が上がり、空乏層
の発生が抑制される。
【0010】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図1は本発明の一実施例に係る電荷トラップ膜
の構造を示した断面図である。図中、符号11はシリコ
ン基板であり、このシリコン基板11の上に絶縁膜とし
てのトンネル酸化膜12が形成されている。このトンネ
ル酸化膜12の上に、信号電荷のトラップの中心として
働く多数のシリコングレイン13があり、これらのシリ
コングレイン13が熱酸化膜14で覆われて相互に絶縁
されている。なお、上述したトンネル酸化膜12および
熱酸化膜14の替わりに、それぞれ熱シリコン窒化膜を
用いてもよい。
明する。図1は本発明の一実施例に係る電荷トラップ膜
の構造を示した断面図である。図中、符号11はシリコ
ン基板であり、このシリコン基板11の上に絶縁膜とし
てのトンネル酸化膜12が形成されている。このトンネ
ル酸化膜12の上に、信号電荷のトラップの中心として
働く多数のシリコングレイン13があり、これらのシリ
コングレイン13が熱酸化膜14で覆われて相互に絶縁
されている。なお、上述したトンネル酸化膜12および
熱酸化膜14の替わりに、それぞれ熱シリコン窒化膜を
用いてもよい。
【0011】熱酸化膜や熱シリコン窒化膜のような熱絶
縁膜は、スパッタリングやCVD法で形成された絶縁膜
に比べて絶縁性が高いので、シリコングレイン13は、
その相互間、およびシリコン基板11や、電荷トラップ
膜15の上に形成される図示しないゲート電極に対して
それぞれ良好に絶縁される。なお、電荷トラップ膜15
が薄過ぎると、シリコングレイン13を熱酸化膜14で
覆っても、絶縁性を確保するのが難しい場合もある。こ
のような場合は、図2に示すように、電荷トラップ膜1
5を多層構造にすればよい。
縁膜は、スパッタリングやCVD法で形成された絶縁膜
に比べて絶縁性が高いので、シリコングレイン13は、
その相互間、およびシリコン基板11や、電荷トラップ
膜15の上に形成される図示しないゲート電極に対して
それぞれ良好に絶縁される。なお、電荷トラップ膜15
が薄過ぎると、シリコングレイン13を熱酸化膜14で
覆っても、絶縁性を確保するのが難しい場合もある。こ
のような場合は、図2に示すように、電荷トラップ膜1
5を多層構造にすればよい。
【0012】図1および図2に示したような電荷トラッ
プ膜に書き込み電圧が印加された場合、シリコングレイ
ン13に空乏層が発生し、電荷トラップ膜15の誘電率
が変化するおそれがある。電荷トラップ膜15の誘電率
が変化すると、トンネル酸化膜12に加わる電界が小さ
くなり書き込み効率が低下するので、書き込み電圧を高
く設定する必要が生じたり、また、トランジスタのチャ
ネル表面のポテンシャルが変化するので、トランジスタ
の閾値が変動するといった不都合も生じる。そこで、シ
リコングレイン13に燐等の不純物をドープして、シリ
コングレイン13の導電率を上げることにより、空乏層
の発生を抑制することが好ましい。
プ膜に書き込み電圧が印加された場合、シリコングレイ
ン13に空乏層が発生し、電荷トラップ膜15の誘電率
が変化するおそれがある。電荷トラップ膜15の誘電率
が変化すると、トンネル酸化膜12に加わる電界が小さ
くなり書き込み効率が低下するので、書き込み電圧を高
く設定する必要が生じたり、また、トランジスタのチャ
ネル表面のポテンシャルが変化するので、トランジスタ
の閾値が変動するといった不都合も生じる。そこで、シ
リコングレイン13に燐等の不純物をドープして、シリ
コングレイン13の導電率を上げることにより、空乏層
の発生を抑制することが好ましい。
【0013】図3は、上述した電荷トラップ膜15のエ
ネルギバンド構造を示している。図中、E1 ,E2 はト
ンネル酸化膜12および熱酸化膜14のエネルギバン
ド、E3 はシリコングレイン13のエネルギバンドを示
している。シリコングレイン13と前記酸化膜12,1
4とのバンド間障壁は、約3.1eVである。シリコン
窒化膜のトラップ準位が約0.3eVであるの対し、本
実施例の電荷トラップ膜15のトラップ準位は充分に深
く、シリコン窒化膜を電荷トラップ膜に用いたものに比
べて信号電荷の保持特性が優れていることが理解でき
る。
ネルギバンド構造を示している。図中、E1 ,E2 はト
ンネル酸化膜12および熱酸化膜14のエネルギバン
ド、E3 はシリコングレイン13のエネルギバンドを示
している。シリコングレイン13と前記酸化膜12,1
4とのバンド間障壁は、約3.1eVである。シリコン
窒化膜のトラップ準位が約0.3eVであるの対し、本
実施例の電荷トラップ膜15のトラップ準位は充分に深
く、シリコン窒化膜を電荷トラップ膜に用いたものに比
べて信号電荷の保持特性が優れていることが理解でき
る。
【0014】以下、上述した電荷トラップ膜の製造方法
の一例を図4を参照して説明する。まず、図4の(a)
に示すように、シリコン基板11の上に熱酸化により1
00オングストローム程度のトンネル酸化膜12を形成
する。
の一例を図4を参照して説明する。まず、図4の(a)
に示すように、シリコン基板11の上に熱酸化により1
00オングストローム程度のトンネル酸化膜12を形成
する。
【0015】次に、図4の(b)に示すように、減圧C
VD法により、トンネル酸化膜12の上に薄いポリシリ
コン膜16を堆積する。具体的には、570℃程度の温
度雰囲気でSiH4 を熱分解することにより、600オ
ングストローム程度のポリシリコン膜16を堆積する。
このポリシリコン膜16を厚く堆積することは好ましく
ない。何故なら、後の熱酸化工程において、酸素原子が
ポリシリコン膜16のグレインバウンダリ(結晶粒界)
16aに沿って内部に拡散し難くなり、ポリシリコン膜
16の内部においてシリコングレイン13の絶縁が不十
分になるおそれがあるからである。
VD法により、トンネル酸化膜12の上に薄いポリシリ
コン膜16を堆積する。具体的には、570℃程度の温
度雰囲気でSiH4 を熱分解することにより、600オ
ングストローム程度のポリシリコン膜16を堆積する。
このポリシリコン膜16を厚く堆積することは好ましく
ない。何故なら、後の熱酸化工程において、酸素原子が
ポリシリコン膜16のグレインバウンダリ(結晶粒界)
16aに沿って内部に拡散し難くなり、ポリシリコン膜
16の内部においてシリコングレイン13の絶縁が不十
分になるおそれがあるからである。
【0016】ポリシリコン膜16を堆積する初期段階で
は、ポリシリコンの核が発生し、その核を中心としてエ
ピタキシャル成長あるいはマイグレーションによってシ
リコングレイン13が成長する。したがって、ポリシリ
コン膜16が薄い段階では、図4の(b)に示すよう
に、グレインバウンダリ16aは、ポリシリコン膜16
を上下に貫通する。このグレインバウンダリ16aは格
子不整合面であり、酸素原子の拡散速度がシリコングレ
イン13内部よりも速くなる。したがって、この状態で
酸化を行ったとすると、酸化はポリシリコン膜16の上
面だけでなく、グレインバウンダリ16aに沿った側面
からも進行する。これにより、シリコングレイン13が
熱酸化膜14によって完全に覆われるのである。
は、ポリシリコンの核が発生し、その核を中心としてエ
ピタキシャル成長あるいはマイグレーションによってシ
リコングレイン13が成長する。したがって、ポリシリ
コン膜16が薄い段階では、図4の(b)に示すよう
に、グレインバウンダリ16aは、ポリシリコン膜16
を上下に貫通する。このグレインバウンダリ16aは格
子不整合面であり、酸素原子の拡散速度がシリコングレ
イン13内部よりも速くなる。したがって、この状態で
酸化を行ったとすると、酸化はポリシリコン膜16の上
面だけでなく、グレインバウンダリ16aに沿った側面
からも進行する。これにより、シリコングレイン13が
熱酸化膜14によって完全に覆われるのである。
【0017】ポリシリコン膜16を堆積すると、次に、
図4の(c)に示すように、900℃程度の温度雰囲気
でPOCl3 ガスを供給することにより、ポリシリコン
膜16中に燐をドープして、ポリシリコン膜16の導電
率を上げる。この理由は、前述した通りである。
図4の(c)に示すように、900℃程度の温度雰囲気
でPOCl3 ガスを供給することにより、ポリシリコン
膜16中に燐をドープして、ポリシリコン膜16の導電
率を上げる。この理由は、前述した通りである。
【0018】次に、図4の(d)に示すように、900
℃程度の雰囲気でウエット酸化を行うことにより、ポリ
シリコン膜16中のシリコングレイン13を熱酸化し、
その表面に300オングストローム程度の熱酸化膜14
を形成する。これまでの工程により、図1で説明したよ
うな電荷トラップ膜15が形成される。
℃程度の雰囲気でウエット酸化を行うことにより、ポリ
シリコン膜16中のシリコングレイン13を熱酸化し、
その表面に300オングストローム程度の熱酸化膜14
を形成する。これまでの工程により、図1で説明したよ
うな電荷トラップ膜15が形成される。
【0019】図2に示したような多層構造の電荷トラッ
プ膜15を生成する場合には、図4の(e)に示したよ
うに、熱酸化膜14を形成した後に、再び薄いポリシリ
コン膜17を堆積する。そして、燐ドープ工程(図4の
(c))および熱酸化工程(図4の(d))を経て、図
4の(f)に示すように、多層構造の電荷トラップ膜1
5を得る。
プ膜15を生成する場合には、図4の(e)に示したよ
うに、熱酸化膜14を形成した後に、再び薄いポリシリ
コン膜17を堆積する。そして、燐ドープ工程(図4の
(c))および熱酸化工程(図4の(d))を経て、図
4の(f)に示すように、多層構造の電荷トラップ膜1
5を得る。
【0020】図5は、電荷トラップ膜15内のシリコン
グレイン13相互の絶縁性をより確実にするための製造
方法を示している。すなわち、図5の(a)は、図4の
(a)〜(d)までの工程によって得られた電荷トラッ
プ膜15である。ここでは、図5の(b)に示すよう
に、希釈HF溶液によって、熱酸化膜14を除去する。
そして、図5の(c)に示すように、基板を再び熱酸化
することにより、シリコングレイン13の表面に新たな
熱酸化膜14aを形成する。その結果、シリコングレイ
ン13が細って、その周囲が熱酸化膜14aで覆われる
ので、シリコングレイン13間の絶縁性が一層高められ
る。
グレイン13相互の絶縁性をより確実にするための製造
方法を示している。すなわち、図5の(a)は、図4の
(a)〜(d)までの工程によって得られた電荷トラッ
プ膜15である。ここでは、図5の(b)に示すよう
に、希釈HF溶液によって、熱酸化膜14を除去する。
そして、図5の(c)に示すように、基板を再び熱酸化
することにより、シリコングレイン13の表面に新たな
熱酸化膜14aを形成する。その結果、シリコングレイ
ン13が細って、その周囲が熱酸化膜14aで覆われる
ので、シリコングレイン13間の絶縁性が一層高められ
る。
【0021】なお、トンネル酸化膜12および熱酸化膜
14の替わりに、熱シリコン窒化膜を用いる場合は、シ
リコン基板11あるいはポリシリコン膜16が堆積され
た基板を、N2 やNH3 等の雰囲気中で高温処理すれば
よい。
14の替わりに、熱シリコン窒化膜を用いる場合は、シ
リコン基板11あるいはポリシリコン膜16が堆積され
た基板を、N2 やNH3 等の雰囲気中で高温処理すれば
よい。
【0022】次に、図6を参照して、上述した実施例に
係る電荷トラップ膜を用いた不揮発性メモリの構造を説
明する。この不揮発性メモリは、P型のシリコン基板1
1上に、トンネル酸化膜12、電荷トラップ膜15およ
びゲート電極20を積層してなるゲート構造を備え、そ
の両側の基板中にN+ 領域であるドレイン拡散層21お
よびソース拡散層22が形成されている。電荷トラップ
膜15は、図1あるいは図2で説明したように構成され
ている。
係る電荷トラップ膜を用いた不揮発性メモリの構造を説
明する。この不揮発性メモリは、P型のシリコン基板1
1上に、トンネル酸化膜12、電荷トラップ膜15およ
びゲート電極20を積層してなるゲート構造を備え、そ
の両側の基板中にN+ 領域であるドレイン拡散層21お
よびソース拡散層22が形成されている。電荷トラップ
膜15は、図1あるいは図2で説明したように構成され
ている。
【0023】この不揮発性メモリへの信号電荷の書き込
み/消去/読み出しは次のように行われる。信号電荷の
書き込み時は、ゲート電極20に正の高電圧を印加する
とともに、チャネル領域23を接地する。これにより、
ゲート電極20とチャネル領域23との間に発生する電
界によって、チャネル領域23内の電子は高いエネルギ
を持つようになり、いくつかの電子はトンネル酸化膜1
2をトンネリングして電荷トラップ膜15に注入され、
電荷トラップ膜15内のシリコングレイン13にトラッ
プされる。これにより、不揮発性メモリトランジスタの
閾値は、図7に示すように、高い方にシフトする。
み/消去/読み出しは次のように行われる。信号電荷の
書き込み時は、ゲート電極20に正の高電圧を印加する
とともに、チャネル領域23を接地する。これにより、
ゲート電極20とチャネル領域23との間に発生する電
界によって、チャネル領域23内の電子は高いエネルギ
を持つようになり、いくつかの電子はトンネル酸化膜1
2をトンネリングして電荷トラップ膜15に注入され、
電荷トラップ膜15内のシリコングレイン13にトラッ
プされる。これにより、不揮発性メモリトランジスタの
閾値は、図7に示すように、高い方にシフトする。
【0024】信号電荷の消去は、チャネル領域23に正
の高電圧を印加して信号電荷の書き込み時とは反対方向
の電界を発生させることにより、シリコングレイン13
にトラップされた電子をチャネル領域23に戻してや
る。これにより、不揮発性メモリトランジスタの閾値
は、図7に示すように、初期状態に戻る。
の高電圧を印加して信号電荷の書き込み時とは反対方向
の電界を発生させることにより、シリコングレイン13
にトラップされた電子をチャネル領域23に戻してや
る。これにより、不揮発性メモリトランジスタの閾値
は、図7に示すように、初期状態に戻る。
【0025】信号電荷の読み出しは、図7に示した初期
状態の閾値と書き込み後の閾値の中間にあたる電圧VS
をゲート電極20に、ドレイン拡散領域21に正電圧
(例えば、5V程度)をそれぞれ印加することによって
行われる。シリコングレイン13に電子がトラップされ
た状態では、図8(a)に示すように、ソース、ドレイ
ン間にチャネルが形成されず非導通状態となる。この状
態をデータ『0』として読み出す。シリコングレイン1
3に電子がトラップされていない状態では、図8(b)
に示すように、ソース、ドレイン間にチャネルが形成さ
れ、導通状態となり、この状態をデータ『1』として読
み出す。
状態の閾値と書き込み後の閾値の中間にあたる電圧VS
をゲート電極20に、ドレイン拡散領域21に正電圧
(例えば、5V程度)をそれぞれ印加することによって
行われる。シリコングレイン13に電子がトラップされ
た状態では、図8(a)に示すように、ソース、ドレイ
ン間にチャネルが形成されず非導通状態となる。この状
態をデータ『0』として読み出す。シリコングレイン1
3に電子がトラップされていない状態では、図8(b)
に示すように、ソース、ドレイン間にチャネルが形成さ
れ、導通状態となり、この状態をデータ『1』として読
み出す。
【0026】次に、図6に示した不揮発性メモリの製造
方法を、図9を参照して説明する。まず、LOCOS
(Local Oxidation of Silicon) 法によりシリコン基板
上に素子領域を分離形成した後、図9の(a)に示すよ
うに、P型シリコン基板11の上に20オングストロー
ム程度のトンネル酸化膜12を形成する。そして、図9
の(b)に示すように、トンネル酸化膜12の上に20
0オングストローム程度の電荷トラップ膜15を堆積す
る。電荷トラップ膜15の生成方法は、図4および図5
で説明した通りであるので、ここでの説明は省略する。
電荷トラップ膜15の上に、ゲート電極となる4000
オングストローム程度のポリシリコン膜を堆積し、燐等
の不純物をドープして導電性を付与する。次に、フォト
エッチング法により、トンネル酸化膜12、電荷トラッ
プ膜15およびポリシリコン膜をパターンニングして、
図9の(c)に示すようなゲート構造を形成する。この
ゲート構造をマスクとして、シリコン基板11に砒素等
のN型不純物をイオン注入することにより、ドレイン拡
散層21およびソース拡散層22を自己整合によって形
成する。
方法を、図9を参照して説明する。まず、LOCOS
(Local Oxidation of Silicon) 法によりシリコン基板
上に素子領域を分離形成した後、図9の(a)に示すよ
うに、P型シリコン基板11の上に20オングストロー
ム程度のトンネル酸化膜12を形成する。そして、図9
の(b)に示すように、トンネル酸化膜12の上に20
0オングストローム程度の電荷トラップ膜15を堆積す
る。電荷トラップ膜15の生成方法は、図4および図5
で説明した通りであるので、ここでの説明は省略する。
電荷トラップ膜15の上に、ゲート電極となる4000
オングストローム程度のポリシリコン膜を堆積し、燐等
の不純物をドープして導電性を付与する。次に、フォト
エッチング法により、トンネル酸化膜12、電荷トラッ
プ膜15およびポリシリコン膜をパターンニングして、
図9の(c)に示すようなゲート構造を形成する。この
ゲート構造をマスクとして、シリコン基板11に砒素等
のN型不純物をイオン注入することにより、ドレイン拡
散層21およびソース拡散層22を自己整合によって形
成する。
【0027】なお、上述の実施例では本発明の要旨とな
る電荷トラップ膜を備えたNチャネル型の不揮発性メモ
リについて説明したが、本発明はPチャネル型の不揮発
性メモリにも適用できることは勿論である。
る電荷トラップ膜を備えたNチャネル型の不揮発性メモ
リについて説明したが、本発明はPチャネル型の不揮発
性メモリにも適用できることは勿論である。
【0028】
【発明の効果】以上の説明から明らかなように、本発明
に係る電荷トラップ膜の製造方法によって得られた電荷
トラップ膜は、ポリシリコン膜中のシリコン結晶粒が、
スパッタリングやCVD法で得られる絶縁膜に比べて膜
質の良好な熱酸化膜によって覆われるので、高い絶縁耐
圧を得ることができる。また、シリコングレインは、シ
リコン窒化膜に比べて、深いトラップ準位を持っている
ので、優れた信号電荷の保持特性を得ることができる。
に係る電荷トラップ膜の製造方法によって得られた電荷
トラップ膜は、ポリシリコン膜中のシリコン結晶粒が、
スパッタリングやCVD法で得られる絶縁膜に比べて膜
質の良好な熱酸化膜によって覆われるので、高い絶縁耐
圧を得ることができる。また、シリコングレインは、シ
リコン窒化膜に比べて、深いトラップ準位を持っている
ので、優れた信号電荷の保持特性を得ることができる。
【図1】本発明の一実施例に係る電荷トラップ膜の構成
を示した断面図である。
を示した断面図である。
【図2】多層構造の電荷トラップ膜の構成を示した断面
図である。
図である。
【図3】実施例に係る電荷トラップ膜のバンド構造図で
ある。
ある。
【図4】実施例に係る電荷トラップ膜の製造方法の説明
図である。
図である。
【図5】電荷トラップ膜の製造方法の別実施例の説明図
である。
である。
【図6】実施例に係る電荷トラップ膜を用いた不揮発性
メモリの構成を示した断面図である。
メモリの構成を示した断面図である。
【図7】図6に示した不揮発性メモリの書き込み前後の
閾値のシフト状態を示した説明図である。
閾値のシフト状態を示した説明図である。
【図8】図6に示した不揮発性メモリの読み出し動作の
説明図である。
説明図である。
【図9】図6に示した不揮発性メモリの製造方法の説明
図である。
図である。
【図10】従来例に係るMNOS素子の構造を示した断
面図である。
面図である。
【図11】従来例に係るMONOS素子の構造を示した
断面図である。
断面図である。
11…シリコン基板 12…トンネル酸化膜 13…シリコングレイン 14…熱酸化膜 15…電荷トラップ膜 16,17…ポリシリコン膜 16a…グレインバウンダリ 20…ゲート電極 21…ドレイン拡散層 22…ソース拡散層 23…チャネル領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/316
Claims (1)
- 【請求項1】 半導体基板上に絶縁膜の上に形成された
電荷トラップ膜の製造方法において、 (1) ポリシリコン膜を堆積し、 (2)その後で前記ポリシリコン膜に燐をドープし、 (3)さらに、その後で前記燐がドープされたポリシリ
コン膜を熱酸化することにより、 燐がドープされたポリシリコン膜中のシリコン結晶粒を
結晶粒界に沿って生成された熱酸化膜で覆うこと、 を特徴とする電荷トラップ膜の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31331891A JP3272007B2 (ja) | 1991-10-31 | 1991-10-31 | 電荷トラップ膜の製造方法 |
US08/200,313 US5357134A (en) | 1991-10-31 | 1994-02-23 | Nonvolatile semiconductor device having charge trap film containing silicon crystal grains |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31331891A JP3272007B2 (ja) | 1991-10-31 | 1991-10-31 | 電荷トラップ膜の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05129632A JPH05129632A (ja) | 1993-05-25 |
JP3272007B2 true JP3272007B2 (ja) | 2002-04-08 |
Family
ID=18039789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31331891A Expired - Fee Related JP3272007B2 (ja) | 1991-10-31 | 1991-10-31 | 電荷トラップ膜の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3272007B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3613594B2 (ja) * | 1993-08-19 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体素子およびこれを用いた半導体記憶装置 |
US7554854B2 (en) | 2006-03-31 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for deleting data from NAND type nonvolatile memory |
JP2007294082A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | Nand型不揮発性メモリのデータ消去方法 |
KR100953035B1 (ko) * | 2008-03-27 | 2010-04-14 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그의 제조 방법 |
-
1991
- 1991-10-31 JP JP31331891A patent/JP3272007B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH05129632A (ja) | 1993-05-25 |
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