JPH07118511B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH07118511B2 JPH07118511B2 JP1008006A JP800689A JPH07118511B2 JP H07118511 B2 JPH07118511 B2 JP H07118511B2 JP 1008006 A JP1008006 A JP 1008006A JP 800689 A JP800689 A JP 800689A JP H07118511 B2 JPH07118511 B2 JP H07118511B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- oxide film
- memory device
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 150000004767 nitrides Chemical class 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 13
- 239000010410 layer Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical class N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 230000014759 maintenance of location Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000007774 longterm Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000002485 combustion reaction Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は２層ゲート構造を有する不揮発性記憶装置に関
するもので、特にEPROMやEEPROMに使用されるものであ
る。
するもので、特にEPROMやEEPROMに使用されるものであ
る。
（従来の技術） 従来、２層ゲート構造を有する不揮発性記憶装置は浮遊
ゲート電極及び制御ゲート電極間の層間絶縁膜に、浮遊
ゲート電極の材料として通常使用される多結晶シリコン
の熱酸化膜を使用していた。このため、半導体素子の微
細化に伴い層間絶縁膜の薄膜化が進行すると、データ保
持中に層間絶縁膜に加わる電界が強くなるため、素子特
性の劣化が避けられなかった。そこで、最近では酸化
膜、窒化膜及び酸化膜の３層構造（以下「ONO構造」と
いう。）の層間絶縁膜を用いて層間絶縁膜の耐圧向上を
図っている。しかしながら、浮遊ゲート電極側の酸化膜
には高濃度に不純物を拡散させた多結晶シリコン（浮遊
ゲート電極）の熱酸化膜を使用するため、その特性が悪
くなっている。従って、半導体素子が微細化し層間絶縁
膜の薄膜化が進行すると、結果として長期電荷保持特性
が保障できなくなる欠点がある。
ゲート電極及び制御ゲート電極間の層間絶縁膜に、浮遊
ゲート電極の材料として通常使用される多結晶シリコン
の熱酸化膜を使用していた。このため、半導体素子の微
細化に伴い層間絶縁膜の薄膜化が進行すると、データ保
持中に層間絶縁膜に加わる電界が強くなるため、素子特
性の劣化が避けられなかった。そこで、最近では酸化
膜、窒化膜及び酸化膜の３層構造（以下「ONO構造」と
いう。）の層間絶縁膜を用いて層間絶縁膜の耐圧向上を
図っている。しかしながら、浮遊ゲート電極側の酸化膜
には高濃度に不純物を拡散させた多結晶シリコン（浮遊
ゲート電極）の熱酸化膜を使用するため、その特性が悪
くなっている。従って、半導体素子が微細化し層間絶縁
膜の薄膜化が進行すると、結果として長期電荷保持特性
が保障できなくなる欠点がある。
（発明が解決しようとする課題） このように、本発明は、半導体素子の微細化により浮遊
ゲート電極及び制御ゲート電極間の層間絶縁膜が薄膜化
すると、長期電荷保持特性が劣化する欠点があった。
ゲート電極及び制御ゲート電極間の層間絶縁膜が薄膜化
すると、長期電荷保持特性が劣化する欠点があった。
よって、本発明の目的は、浮遊ゲート電極及び制御ゲー
ト電極間の層間絶縁膜が薄膜化されても、長期データ保
持特性に優れる信頼性の高い不揮発性記憶装置を提供す
ることである。
ト電極間の層間絶縁膜が薄膜化されても、長期データ保
持特性に優れる信頼性の高い不揮発性記憶装置を提供す
ることである。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の不揮発性半導体記
憶装置は、例えば多結晶シリコンの浮遊ゲート電極上に
形成される層間絶縁膜が、前記浮遊ゲート電極側からシ
リコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜という４層構造をしているものである。
憶装置は、例えば多結晶シリコンの浮遊ゲート電極上に
形成される層間絶縁膜が、前記浮遊ゲート電極側からシ
リコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜という４層構造をしているものである。
また、前記第１の窒化膜の膜厚を60Å以下とすれば、浮
遊ゲート電極中の電子が第１の窒化膜中に注入されるこ
とによるメモリセルの閾値の低下を防止できるので効果
的である。
遊ゲート電極中の電子が第１の窒化膜中に注入されるこ
とによるメモリセルの閾値の低下を防止できるので効果
的である。
さらに、前記第１の酸化膜の膜厚を50Å以上とすれば、
充分なエネルギーギャップを確保し、かつ、キャリアの
トンネリングを防止することができる。
充分なエネルギーギャップを確保し、かつ、キャリアの
トンネリングを防止することができる。
また、前記第２の窒化膜の膜厚を70Å以上とすることに
よりデータ書き込み時における高電界によるリーグ電流
を防止でき、また、150Å以下とすることにより第２の
窒化膜中の電荷の移動（分極）によるメモリセルの閾値
の低下を防止することができる。
よりデータ書き込み時における高電界によるリーグ電流
を防止でき、また、150Å以下とすることにより第２の
窒化膜中の電荷の移動（分極）によるメモリセルの閾値
の低下を防止することができる。
さらに、前記第２の酸化膜の膜厚は制御ゲート電極から
の正孔の注入を防止するため20Å以上が良い。
の正孔の注入を防止するため20Å以上が良い。
（作 用） このような構造によれば、各膜の膜厚を最適化すること
により浮遊ゲート電極からの電子の抜けを抑制すること
ができる。また、最下層のシリコン窒化膜を酸化するこ
とによりその上のシリコン酸化膜を形成することがで
き、前記シリコン酸化膜の膜質が向上し電荷保持特性が
向上する。
により浮遊ゲート電極からの電子の抜けを抑制すること
ができる。また、最下層のシリコン窒化膜を酸化するこ
とによりその上のシリコン酸化膜を形成することがで
き、前記シリコン酸化膜の膜質が向上し電荷保持特性が
向上する。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明の不揮発性半導体記憶装置を示したもの
である。
である。
ｐ型シリコン基板10表面にはフィールド酸化膜11が形成
されている。フイールド酸化膜11により囲まれた素子領
域の表面には熱酸化膜12が形成されている。また、熱酸
化膜12上には多結晶シリコンの浮遊ゲート電極13が形成
されている。浮遊ゲート電極13上には層間絶縁膜とし
て、浮遊ゲート電極13側からシリコン窒化膜14並びにシ
リコン酸化膜15、シリコン窒化膜16及びシリコン酸化膜
17のONO構造の絶縁膜が形成されている。シリコン酸化
膜17上には制御ゲート電極18が形成されている。なお、
シリコン窒化膜14はシリコン酸化膜15の膜質を向上させ
るが、この窒化膜14には浮遊ゲート電極13の電子が注入
され易いためできるだけ薄い方が良く、例えば60Å以下
とするのが望ましい。また、シリコン酸化膜15は充分な
エネルギーギャップを確保し、かつ、キャリアの直接ト
ンネリングを防止するため50Å以上が良い。シリコン窒
化膜16はデータ書き込み時における高電界によるリーク
電流を制御するため70Å以上とし、かつ、窒化膜16中の
電荷の移動（分極）によるメモリセルの閾値の低下を制
御するため150Å以下とする。さらに、制御ゲート電極1
8直下のシリコン酸化膜17は制御ゲート電極18からの正
孔の注入を抑制するため20Å以上が良い。基板10の表面
領域にはソース領域19及びドレイン領域20が形成されて
いる。浮遊ゲート電極13及び制御ゲート電極18の表面を
覆って薄い熱酸化膜22が形成されている。全面にはパッ
シベーション膜としてのCVD酸化膜23が形成されてい
る。そして、コンタクトホールを介してソース電極24及
びドレイン電極25が形成されている。
されている。フイールド酸化膜11により囲まれた素子領
域の表面には熱酸化膜12が形成されている。また、熱酸
化膜12上には多結晶シリコンの浮遊ゲート電極13が形成
されている。浮遊ゲート電極13上には層間絶縁膜とし
て、浮遊ゲート電極13側からシリコン窒化膜14並びにシ
リコン酸化膜15、シリコン窒化膜16及びシリコン酸化膜
17のONO構造の絶縁膜が形成されている。シリコン酸化
膜17上には制御ゲート電極18が形成されている。なお、
シリコン窒化膜14はシリコン酸化膜15の膜質を向上させ
るが、この窒化膜14には浮遊ゲート電極13の電子が注入
され易いためできるだけ薄い方が良く、例えば60Å以下
とするのが望ましい。また、シリコン酸化膜15は充分な
エネルギーギャップを確保し、かつ、キャリアの直接ト
ンネリングを防止するため50Å以上が良い。シリコン窒
化膜16はデータ書き込み時における高電界によるリーク
電流を制御するため70Å以上とし、かつ、窒化膜16中の
電荷の移動（分極）によるメモリセルの閾値の低下を制
御するため150Å以下とする。さらに、制御ゲート電極1
8直下のシリコン酸化膜17は制御ゲート電極18からの正
孔の注入を抑制するため20Å以上が良い。基板10の表面
領域にはソース領域19及びドレイン領域20が形成されて
いる。浮遊ゲート電極13及び制御ゲート電極18の表面を
覆って薄い熱酸化膜22が形成されている。全面にはパッ
シベーション膜としてのCVD酸化膜23が形成されてい
る。そして、コンタクトホールを介してソース電極24及
びドレイン電極25が形成されている。
第２図（ａ）〜（ｅ）は本発明を紫外線消去型EPROMセ
ルに実施した場合の製造工程を示している。なお、前記
第１図と同一の部分には同じ符号が付してある。
ルに実施した場合の製造工程を示している。なお、前記
第１図と同一の部分には同じ符号が付してある。
まず、同図（ａ）に示すように、ｐ型シリコン基板10の
表面に選択酸化法によりフィールド酸化膜11を形成す
る。この後、約900℃で熱処理を行い、基板10の素子領
域表面に第１のゲート絶縁膜となる膜厚200Å程度の熱
酸化膜12を形成する。また、全面には浮遊ゲート電極と
なる膜厚4000Å程度の第１の多結晶シリコン膜13′を堆
積形成する。さらに、POCl3を拡散源として約900℃で第
１の多結晶シリコン膜13′にリンを拡散させる。次に、
同図（ｂ）に示すように、第１の多結晶シリコン膜13′
上に例えばLPCVD法を用いて第１のシリコン窒化膜14を1
10Å程度堆積形成する。また、窒化膜14表面を燃焼酸化
法で酸化し、この窒化膜14表面に90Å程度の第１のシリ
コン酸化膜15を形成する。この時、窒化膜14は60Å程度
消費され50Å程度の膜厚となる。この後、酸化膜15上に
例えばLPCVD法を用いて第２のシリコン窒化膜16を120Å
程度堆積形成する。さらに、窒化膜16表面を燃焼酸化法
で酸化し、この窒化膜16表面に30Å程度の第２のシリコ
ン酸化膜17を形成する。この時、窒化膜16は20Å程度消
費され100Å程度の膜厚となる。これにより、浮遊ゲー
ト電極側から窒化膜14（膜厚50Å）、酸化膜15（90
Å）、窒化膜16（100Å）、酸化膜17（30Å）という４
層構造の層間絶縁膜が形成される。次に、同図（ｃ）に
示すように、全面には制御ゲート電極となる膜厚4000Å
程度の第２の多結晶シリコン膜18′を堆積形成する。さ
らに、POCl3を拡散源として約900℃で30分間、第２の多
結晶シリコン膜18′にリンを拡散させる。次に、同図
（ｄ）に示すように、写真蝕刻法を用いて第２の多結晶
シリコン膜18′、酸化膜17、窒化膜16、酸化膜15、窒化
膜14及び第１の多結晶シリコン膜13′を順次エッチング
する。この結果、基板10上には第１のゲート絶縁膜とし
ての熱酸化膜12を介して第１の多結晶シリコン膜13′で
構成された浮遊ゲート電極13が形成される。また、浮遊
ゲート電極13上には第４層構造からなる第２のゲート絶
縁膜26が形成される。さらに、第２のゲート絶縁膜26上
には第２の多結晶シリコン膜18′で構成された制御ゲー
ト電極18が形成される。続いて、制御ゲート電極18をマ
スクにしてヒ素をイオン注入することにより、基板10の
表面にn+型のソース領域19及びドレイン領域20を形成す
る。次に、同図（ｅ）に示すように、乾燥酸化雰囲気中
で約950℃の熱酸化を行い、浮遊ゲート電極13及び制御
ゲート電極18のそれぞれの表面に膜厚400Å程度の薄い
熱酸化膜22を形成する。また、全面にパッシベーション
膜としてリンをドープした膜厚が0.8μｍ程度のCVD酸化
膜23を堆積形成する。さらに、写真蝕刻法によりコンタ
クトホールを開孔した後、全面には膜厚1.0μｍ程度の
アルミニウムとシリコンからなる合金膜を堆積形成す
る。この後、パターニングを行なって前記合金膜による
ソース電極24及びドレイン電極25を形成する。
表面に選択酸化法によりフィールド酸化膜11を形成す
る。この後、約900℃で熱処理を行い、基板10の素子領
域表面に第１のゲート絶縁膜となる膜厚200Å程度の熱
酸化膜12を形成する。また、全面には浮遊ゲート電極と
なる膜厚4000Å程度の第１の多結晶シリコン膜13′を堆
積形成する。さらに、POCl3を拡散源として約900℃で第
１の多結晶シリコン膜13′にリンを拡散させる。次に、
同図（ｂ）に示すように、第１の多結晶シリコン膜13′
上に例えばLPCVD法を用いて第１のシリコン窒化膜14を1
10Å程度堆積形成する。また、窒化膜14表面を燃焼酸化
法で酸化し、この窒化膜14表面に90Å程度の第１のシリ
コン酸化膜15を形成する。この時、窒化膜14は60Å程度
消費され50Å程度の膜厚となる。この後、酸化膜15上に
例えばLPCVD法を用いて第２のシリコン窒化膜16を120Å
程度堆積形成する。さらに、窒化膜16表面を燃焼酸化法
で酸化し、この窒化膜16表面に30Å程度の第２のシリコ
ン酸化膜17を形成する。この時、窒化膜16は20Å程度消
費され100Å程度の膜厚となる。これにより、浮遊ゲー
ト電極側から窒化膜14（膜厚50Å）、酸化膜15（90
Å）、窒化膜16（100Å）、酸化膜17（30Å）という４
層構造の層間絶縁膜が形成される。次に、同図（ｃ）に
示すように、全面には制御ゲート電極となる膜厚4000Å
程度の第２の多結晶シリコン膜18′を堆積形成する。さ
らに、POCl3を拡散源として約900℃で30分間、第２の多
結晶シリコン膜18′にリンを拡散させる。次に、同図
（ｄ）に示すように、写真蝕刻法を用いて第２の多結晶
シリコン膜18′、酸化膜17、窒化膜16、酸化膜15、窒化
膜14及び第１の多結晶シリコン膜13′を順次エッチング
する。この結果、基板10上には第１のゲート絶縁膜とし
ての熱酸化膜12を介して第１の多結晶シリコン膜13′で
構成された浮遊ゲート電極13が形成される。また、浮遊
ゲート電極13上には第４層構造からなる第２のゲート絶
縁膜26が形成される。さらに、第２のゲート絶縁膜26上
には第２の多結晶シリコン膜18′で構成された制御ゲー
ト電極18が形成される。続いて、制御ゲート電極18をマ
スクにしてヒ素をイオン注入することにより、基板10の
表面にn+型のソース領域19及びドレイン領域20を形成す
る。次に、同図（ｅ）に示すように、乾燥酸化雰囲気中
で約950℃の熱酸化を行い、浮遊ゲート電極13及び制御
ゲート電極18のそれぞれの表面に膜厚400Å程度の薄い
熱酸化膜22を形成する。また、全面にパッシベーション
膜としてリンをドープした膜厚が0.8μｍ程度のCVD酸化
膜23を堆積形成する。さらに、写真蝕刻法によりコンタ
クトホールを開孔した後、全面には膜厚1.0μｍ程度の
アルミニウムとシリコンからなる合金膜を堆積形成す
る。この後、パターニングを行なって前記合金膜による
ソース電極24及びドレイン電極25を形成する。
このようにして形成されたEPROMセルは、浮遊ゲート電
極13中の電荷が抜け難く、高電界が印加されてもリーク
が発生し難いように各膜厚が設定された酸化膜15、窒化
膜16及び酸化膜17のONO構造が存在し、また、浮遊ゲー
ト電極13に近い酸化膜15が窒化膜14の酸化で得られた膜
質の良好なものとなっている。従って、浮遊ゲート電極
13に蓄積された電子が制御ゲート18へ時間とともに抜け
ることが有効に防止される。すなわち、長期保持特性の
優れたEPROMセルを形成できる。
極13中の電荷が抜け難く、高電界が印加されてもリーク
が発生し難いように各膜厚が設定された酸化膜15、窒化
膜16及び酸化膜17のONO構造が存在し、また、浮遊ゲー
ト電極13に近い酸化膜15が窒化膜14の酸化で得られた膜
質の良好なものとなっている。従って、浮遊ゲート電極
13に蓄積された電子が制御ゲート18へ時間とともに抜け
ることが有効に防止される。すなわち、長期保持特性の
優れたEPROMセルを形成できる。
第３図は300℃高温放置における電荷保持特性の一例を
示している。同図から明らかなように、電荷保持時間に
ついて本発明は従来に比べ約２倍となっている。
示している。同図から明らかなように、電荷保持時間に
ついて本発明は従来に比べ約２倍となっている。
なお、前記実施例はEPROMについて述べているが、EEPRO
Mその他の不揮発性記憶装置について有効であることは
言うまでもない。
Mその他の不揮発性記憶装置について有効であることは
言うまでもない。
［発明の効果］ 以上、説明したように本発明によれば次のような効果を
奏する。
奏する。
浮遊ゲート電極及び制御ゲート電極間の層間絶縁膜が窒
化膜、酸化膜、窒化膜及び酸化膜から構成されているの
で、浮遊ゲート電極側の酸化膜の膜質が向上する。従っ
て、このような４層構造の各膜の膜厚をそれぞれ最適化
することにより電荷保持特性の向上が達成できる。
化膜、酸化膜、窒化膜及び酸化膜から構成されているの
で、浮遊ゲート電極側の酸化膜の膜質が向上する。従っ
て、このような４層構造の各膜の膜厚をそれぞれ最適化
することにより電荷保持特性の向上が達成できる。
第１図は本発明の一実施例に係わる不揮発性半導体記憶
装置を示す断面図、第２図は本発明を紫外線消去型EPRO
Mに実施した場合の製造工程を示す断面図、第３図は300
℃高温放置における電荷保持特性を示す図である。 13……浮遊ゲート電極、14……シリコン窒化膜、15……
シリコン酸化膜、16……シリコン窒化膜、17……シリコ
ン酸化膜、18……制御ゲート電極。
装置を示す断面図、第２図は本発明を紫外線消去型EPRO
Mに実施した場合の製造工程を示す断面図、第３図は300
℃高温放置における電荷保持特性を示す図である。 13……浮遊ゲート電極、14……シリコン窒化膜、15……
シリコン酸化膜、16……シリコン窒化膜、17……シリコ
ン酸化膜、18……制御ゲート電極。
Claims (5)
- 【請求項１】２層ゲート構造を有する不揮発性半導体記
憶装置において、 浮遊ゲート電極及び制御ゲート電極間の層間絶縁膜は、 前記浮遊ゲート電極側から第１の窒化膜、第１の酸化
膜、第２の窒化膜及び第２の酸化膜という４層構造から
構成されている ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記第１の窒化膜の膜厚は、60Å以下であ
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置。 - 【請求項３】前記第１の酸化膜の膜厚は、50Å以上であ
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置。 - 【請求項４】前記第２の窒化膜の膜厚は、70Å以上150
Å以下であることを特徴とする請求項１記載の不揮発性
半導体記憶装置。 - 【請求項５】前記第２の酸化膜の膜厚は、20Å以上であ
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008006A JPH07118511B2 (ja) | 1989-01-17 | 1989-01-17 | 不揮発性半導体記憶装置 |
| KR1019890019284A KR930001888B1 (ko) | 1989-01-17 | 1989-12-22 | 불휘발성 반도체 기억장치 |
| DE69025784T DE69025784T2 (de) | 1989-01-17 | 1990-01-10 | Nichtflüchtige Speicher-Halbleiteranordnung |
| EP90100445A EP0383011B1 (en) | 1989-01-17 | 1990-01-10 | Semiconductor non-volatile memory device |
| US07/730,704 US5304829A (en) | 1989-01-17 | 1991-07-16 | Nonvolatile semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008006A JPH07118511B2 (ja) | 1989-01-17 | 1989-01-17 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02188970A JPH02188970A (ja) | 1990-07-25 |
| JPH07118511B2 true JPH07118511B2 (ja) | 1995-12-18 |
Family
ID=11681271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008006A Expired - Fee Related JPH07118511B2 (ja) | 1989-01-17 | 1989-01-17 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0383011B1 (ja) |
| JP (1) | JPH07118511B2 (ja) |
| KR (1) | KR930001888B1 (ja) |
| DE (1) | DE69025784T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260593A (en) * | 1991-12-10 | 1993-11-09 | Micron Technology, Inc. | Semiconductor floating gate device having improved channel-floating gate interaction |
| DE69226358T2 (de) * | 1992-05-27 | 1998-11-26 | Sgs Thomson Microelectronics | EPROM-Zelle mit Dielektricum zwischen Polysiliziumschichten, das leicht in kleinen Dimensionen herstellbar ist |
| JP3600326B2 (ja) * | 1994-09-29 | 2004-12-15 | 旺宏電子股▲ふん▼有限公司 | 不揮発性半導体メモリ装置およびその製造方法 |
| JPH09134973A (ja) * | 1995-11-07 | 1997-05-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH10256400A (ja) * | 1997-03-10 | 1998-09-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| KR19990057077A (ko) * | 1997-12-29 | 1999-07-15 | 구본준 | 비휘발성 메모리 소자 제조방법 |
| JP4342621B2 (ja) | 1998-12-09 | 2009-10-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4189549B2 (ja) * | 2002-11-29 | 2008-12-03 | 独立行政法人科学技術振興機構 | 情報記憶素子及びその製造方法並びにメモリアレイ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136274A (ja) * | 1984-12-07 | 1986-06-24 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-01-17 JP JP1008006A patent/JPH07118511B2/ja not_active Expired - Fee Related
- 1989-12-22 KR KR1019890019284A patent/KR930001888B1/ko not_active IP Right Cessation
-
1990
- 1990-01-10 EP EP90100445A patent/EP0383011B1/en not_active Expired - Lifetime
- 1990-01-10 DE DE69025784T patent/DE69025784T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69025784T2 (de) | 1996-08-08 |
| DE69025784D1 (de) | 1996-04-18 |
| KR900012338A (ko) | 1990-08-03 |
| EP0383011B1 (en) | 1996-03-13 |
| JPH02188970A (ja) | 1990-07-25 |
| KR930001888B1 (ko) | 1993-03-19 |
| EP0383011A3 (en) | 1990-12-12 |
| EP0383011A2 (en) | 1990-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5304829A (en) | Nonvolatile semiconductor device | |
| US5063431A (en) | Semiconductor device having a two-layer gate structure | |
| KR100437453B1 (ko) | 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법 | |
| US6232182B1 (en) | Non-volatile semiconductor memory device including memory transistor with a composite gate structure and method of manufacturing the same | |
| JP2633571B2 (ja) | 紫外線消去型不揮発性半導体装置 | |
| US20050164457A1 (en) | Non-volatile memory devices and methods of fabricating the same | |
| JP2855509B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPH07118511B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2003282748A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2670330B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH05129630A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3272007B2 (ja) | 電荷トラップ膜の製造方法 | |
| JPH02277269A (ja) | 不揮発性メモリ装置の製造方法 | |
| JPH0227773A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH02180079A (ja) | 半導体不揮発性記憶装置とその製造方法 | |
| JP2755578B2 (ja) | 書換え可能形読出し専用メモリ | |
| JPH06296029A (ja) | 半導体不揮発性記憶素子とその製造方法 | |
| JPH08288412A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3605994B2 (ja) | ２層ゲート型半導体記憶装置の製造方法 | |
| JP2853793B2 (ja) | メモリ素子の製造方法 | |
| JPH065875A (ja) | 不揮発性メモリ装置 | |
| JPH06318710A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH1174388A (ja) | 半導体装置及びその製造方法 | |
| JP3271671B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH06163913A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071218 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |