JPH08288412A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH08288412A JPH08288412A JP7112465A JP11246595A JPH08288412A JP H08288412 A JPH08288412 A JP H08288412A JP 7112465 A JP7112465 A JP 7112465A JP 11246595 A JP11246595 A JP 11246595A JP H08288412 A JPH08288412 A JP H08288412A
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Abstract
(57)【要約】
【目的】 フローティングゲートとコントロールゲート
との間の絶縁膜として用いられるＯＮＯ膜のリーク特性
を向上させ、メモリセルの電荷保持特性を向上させるこ
とができる不揮発性半導体記憶装置の製造方法を提供す
る。 【構成】 フローティングゲート５の表面に熱酸化法に
よりＳｉＯ2 膜６を形成し、その上にＣＶＤ法によりＳ
ｉ3 Ｎ4 膜７を形成し、その上にＣＶＤ法によりＳｉx
Ｎy （ただし、ｘ≠３かつｙ≠４）膜８を形成した後、
Ｓｉx Ｎy 膜８を熱酸化することによりＳｉＯ2 膜９を
形成し、これらのＳｉＯ2 膜６、Ｓｉ3Ｎ4 膜７および
ＳｉＯ2 膜９によりＯＮＯ膜を形成する。Ｓｉx Ｎy 膜
８の代わりに多結晶Ｓｉ膜や非晶質Ｓｉ膜を用いてもよ
い。
との間の絶縁膜として用いられるＯＮＯ膜のリーク特性
を向上させ、メモリセルの電荷保持特性を向上させるこ
とができる不揮発性半導体記憶装置の製造方法を提供す
る。 【構成】 フローティングゲート５の表面に熱酸化法に
よりＳｉＯ2 膜６を形成し、その上にＣＶＤ法によりＳ
ｉ3 Ｎ4 膜７を形成し、その上にＣＶＤ法によりＳｉx
Ｎy （ただし、ｘ≠３かつｙ≠４）膜８を形成した後、
Ｓｉx Ｎy 膜８を熱酸化することによりＳｉＯ2 膜９を
形成し、これらのＳｉＯ2 膜６、Ｓｉ3Ｎ4 膜７および
ＳｉＯ2 膜９によりＯＮＯ膜を形成する。Ｓｉx Ｎy 膜
８の代わりに多結晶Ｓｉ膜や非晶質Ｓｉ膜を用いてもよ
い。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置の製造方法に関し、特に、フローティングゲート上
に絶縁膜を介してコントロールゲートが積層された構造
を有する不揮発性半導体記憶装置の製造方法に関するも
のである。
装置の製造方法に関し、特に、フローティングゲート上
に絶縁膜を介してコントロールゲートが積層された構造
を有する不揮発性半導体記憶装置の製造方法に関するも
のである。
【０００２】
【従来の技術】近年、フローティングゲート上に絶縁膜
を介してコントロールゲートが積層された構造を有する
不揮発性半導体記憶装置においては、その絶縁膜とし
て、二酸化シリコン（ＳｉＯ2 ）膜と窒化シリコン（Ｓ
ｉ3 Ｎ4 ）膜とＳｉＯ2 膜とからなる三層構造の膜、す
なわちいわゆるＯＮＯ膜が多く用いられている。
を介してコントロールゲートが積層された構造を有する
不揮発性半導体記憶装置においては、その絶縁膜とし
て、二酸化シリコン（ＳｉＯ2 ）膜と窒化シリコン（Ｓ
ｉ3 Ｎ4 ）膜とＳｉＯ2 膜とからなる三層構造の膜、す
なわちいわゆるＯＮＯ膜が多く用いられている。
【０００３】このような不揮発性半導体記憶装置は、従
来、図９〜図１３に示すような方法により製造されてい
る。ここで、図９〜図１３は、一つのメモリセルを構成
するトランジスタ（メモリトランジスタ）のチャネル幅
方向の断面を示す。
来、図９〜図１３に示すような方法により製造されてい
る。ここで、図９〜図１３は、一つのメモリセルを構成
するトランジスタ（メモリトランジスタ）のチャネル幅
方向の断面を示す。
【０００４】この従来の不揮発性半導体記憶装置の製造
方法においては、まず、図９に示すように、ｐ型シリコ
ン（Ｓｉ）基板１０１の表面に熱酸化法によりＳｉＯ2
膜からなるフィールド絶縁膜１０２を選択的に形成して
素子間分離を行うとともに、このフィールド絶縁膜１０
２の下側の部分にｐ+ 型のチャネルストップ領域１０３
を形成する。次に、フィールド絶縁膜１０２で囲まれた
活性領域の表面に熱酸化法によりＳｉＯ2 膜からなるゲ
ート酸化膜（トンネル酸化膜）１０４を形成する。この
ゲート酸化膜１０４の厚さは、例えば１０ｎｍ程度であ
る。次に、ＣＶＤ法により全面に多結晶Ｓｉ膜を形成
し、さらにこの多結晶Ｓｉ膜に不純物をドープして低抵
抗化した後、この不純物がドープされた多結晶Ｓｉ膜を
例えば反応性イオンエッチング（ＲＩＥ）法により所定
形状にパターニングしてフローティングゲート１０５を
形成する。
方法においては、まず、図９に示すように、ｐ型シリコ
ン（Ｓｉ）基板１０１の表面に熱酸化法によりＳｉＯ2
膜からなるフィールド絶縁膜１０２を選択的に形成して
素子間分離を行うとともに、このフィールド絶縁膜１０
２の下側の部分にｐ+ 型のチャネルストップ領域１０３
を形成する。次に、フィールド絶縁膜１０２で囲まれた
活性領域の表面に熱酸化法によりＳｉＯ2 膜からなるゲ
ート酸化膜（トンネル酸化膜）１０４を形成する。この
ゲート酸化膜１０４の厚さは、例えば１０ｎｍ程度であ
る。次に、ＣＶＤ法により全面に多結晶Ｓｉ膜を形成
し、さらにこの多結晶Ｓｉ膜に不純物をドープして低抵
抗化した後、この不純物がドープされた多結晶Ｓｉ膜を
例えば反応性イオンエッチング（ＲＩＥ）法により所定
形状にパターニングしてフローティングゲート１０５を
形成する。
【０００５】次に、図１０に示すように、熱酸化法によ
りフローティングゲート１０５の表面にＳｉＯ2 膜１０
６を形成する。このＳｉＯ2 膜１０６の厚さは、例えば
１０〜２０ｎｍである。
りフローティングゲート１０５の表面にＳｉＯ2 膜１０
６を形成する。このＳｉＯ2 膜１０６の厚さは、例えば
１０〜２０ｎｍである。
【０００６】次に、図１１に示すように、ＣＶＤ法によ
り全面にＳｉ3 Ｎ4 膜１０７を形成する。このＳｉ3 Ｎ
4 膜１０７の厚さは、例えば１０ｎｍ程度以下である。
り全面にＳｉ3 Ｎ4 膜１０７を形成する。このＳｉ3 Ｎ
4 膜１０７の厚さは、例えば１０ｎｍ程度以下である。
【０００７】次に、図１２に示すように、Ｓｉ3 Ｎ4 膜
１０７の表面に熱酸化法によりＳｉＯ2 膜１０８を形成
する。ここで、ＳｉＯ2 膜１０６とＳｉ3 Ｎ4 膜１０７
とこのＳｉＯ2 膜１０８とによりＯＮＯ膜が形成され
る。
１０７の表面に熱酸化法によりＳｉＯ2 膜１０８を形成
する。ここで、ＳｉＯ2 膜１０６とＳｉ3 Ｎ4 膜１０７
とこのＳｉＯ2 膜１０８とによりＯＮＯ膜が形成され
る。
【０００８】次に、ＣＶＤ法により全面に多結晶Ｓｉ膜
を形成し、さらにこの多結晶Ｓｉ膜に不純物をドープし
て低抵抗化した後、この不純物がドープされた多結晶Ｓ
ｉ膜を例えばＲＩＥ法により所定形状にパターニングし
て、図１３に示すように、チャネル幅方向に延在するコ
ントロールゲート１０９を形成する。
を形成し、さらにこの多結晶Ｓｉ膜に不純物をドープし
て低抵抗化した後、この不純物がドープされた多結晶Ｓ
ｉ膜を例えばＲＩＥ法により所定形状にパターニングし
て、図１３に示すように、チャネル幅方向に延在するコ
ントロールゲート１０９を形成する。
【０００９】次に、コントロールゲート１０９およびフ
ローティングゲート１０５をマスクとして活性領域中に
ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入し、必要
に応じてさらに注入不純物の電気的活性化のための熱処
理を行って、ソース領域およびドレイン領域（図示せ
ず）を形成する。
ローティングゲート１０５をマスクとして活性領域中に
ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入し、必要
に応じてさらに注入不純物の電気的活性化のための熱処
理を行って、ソース領域およびドレイン領域（図示せ
ず）を形成する。
【００１０】この後、図示は省略するが、必要な工程、
例えば層間絶縁膜、コンタクトホール、金属配線、パッ
シベーション膜などの形成を経て、目的とする不揮発性
半導体記憶装置を完成させる。
例えば層間絶縁膜、コンタクトホール、金属配線、パッ
シベーション膜などの形成を経て、目的とする不揮発性
半導体記憶装置を完成させる。
【００１１】
【発明が解決しようとする課題】ところで、フローティ
ングゲートとコントロールゲートとの間の絶縁膜として
ＯＮＯ膜を用いる不揮発性半導体記憶装置においては、
そのＯＮＯ膜の最上層のＳｉＯ2 膜が厚い方がＯＮＯ膜
のリーク特性が向上し、メモリセルの電荷保持特性が向
上することが知られている（例えば、坂上ら、半導体
集積回路シンポジウム’９３、ｐ．９７山口ら、ＶＬ
ＳＩシンポジウム’９３、ｐ．８５）。
ングゲートとコントロールゲートとの間の絶縁膜として
ＯＮＯ膜を用いる不揮発性半導体記憶装置においては、
そのＯＮＯ膜の最上層のＳｉＯ2 膜が厚い方がＯＮＯ膜
のリーク特性が向上し、メモリセルの電荷保持特性が向
上することが知られている（例えば、坂上ら、半導体
集積回路シンポジウム’９３、ｐ．９７山口ら、ＶＬ
ＳＩシンポジウム’９３、ｐ．８５）。
【００１２】しかしながら、上述の従来の不揮発性半導
体記憶装置の製造方法においては、フローティングゲー
ト１０５とコントロールゲート１０９との間のＯＮＯ膜
の最上層のＳｉＯ2 膜１０８は、もともと酸化されにく
いＳｉ3 Ｎ4 膜１０７を熱酸化することにより形成して
いるため、通常は２〜４ｎｍ程度にするのが限界であ
り、より厚く形成するためには現実的でないほどの長時
間の酸化を行う必要がある。
体記憶装置の製造方法においては、フローティングゲー
ト１０５とコントロールゲート１０９との間のＯＮＯ膜
の最上層のＳｉＯ2 膜１０８は、もともと酸化されにく
いＳｉ3 Ｎ4 膜１０７を熱酸化することにより形成して
いるため、通常は２〜４ｎｍ程度にするのが限界であ
り、より厚く形成するためには現実的でないほどの長時
間の酸化を行う必要がある。
【００１３】一方、ＳｉＯ2 膜１０８は、ＣＶＤ法によ
り形成すれば厚く形成することができるが、ＣＶＤ法に
より形成されたＳｉＯ2 膜１０８は熱酸化法により形成
されたものに比べて欠陥が多く膜質が悪いことから、Ｃ
ＶＤ法によりＳｉＯ2 膜１０８を形成することは実用的
でない。
り形成すれば厚く形成することができるが、ＣＶＤ法に
より形成されたＳｉＯ2 膜１０８は熱酸化法により形成
されたものに比べて欠陥が多く膜質が悪いことから、Ｃ
ＶＤ法によりＳｉＯ2 膜１０８を形成することは実用的
でない。
【００１４】したがって、この発明の目的は、フローテ
ィングゲートとコントロールゲートとの間の絶縁膜とし
て用いられるＯＮＯ膜のリーク特性の向上を図り、メモ
リセルの電荷保持特性の向上を図ることができる不揮発
性半導体記憶装置の製造方法を提供することにある。
ィングゲートとコントロールゲートとの間の絶縁膜とし
て用いられるＯＮＯ膜のリーク特性の向上を図り、メモ
リセルの電荷保持特性の向上を図ることができる不揮発
性半導体記憶装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、フローティングゲート上に絶縁膜を介
してコントロールゲートが積層された構造を有する不揮
発性半導体記憶装置の製造方法において、フローティン
グゲートの表面を熱酸化することにより第１のＳｉＯ2
膜を形成する工程と、第１のＳｉＯ2 膜上にＳｉ3 Ｎ4
膜を形成する工程と、Ｓｉ3 Ｎ4 膜上にＳｉ3 Ｎ4 より
も熱酸化されやすい物質からなる膜を形成する工程と、
Ｓｉ3 Ｎ4 よりも熱酸化されやすい物質からなる膜を熱
酸化することにより第２のＳｉＯ2 膜を形成する工程と
を有することを特徴とするものである。
に、この発明は、フローティングゲート上に絶縁膜を介
してコントロールゲートが積層された構造を有する不揮
発性半導体記憶装置の製造方法において、フローティン
グゲートの表面を熱酸化することにより第１のＳｉＯ2
膜を形成する工程と、第１のＳｉＯ2 膜上にＳｉ3 Ｎ4
膜を形成する工程と、Ｓｉ3 Ｎ4 膜上にＳｉ3 Ｎ4 より
も熱酸化されやすい物質からなる膜を形成する工程と、
Ｓｉ3 Ｎ4 よりも熱酸化されやすい物質からなる膜を熱
酸化することにより第２のＳｉＯ2 膜を形成する工程と
を有することを特徴とするものである。
【００１６】この発明の一実施形態においては、Ｓｉ3
Ｎ4 よりも熱酸化されやすい物質からなる膜はＳｉx Ｎ
y （ただし、ｘ≠３かつｙ≠４）膜である。このＳｉx
Ｎy膜は、化学量論的組成を有するＳｉ3 Ｎ4 膜と異な
り、非化学量論的組成を有することを意味する。このよ
うな非化学量論的組成を有するＳｉx Ｎy 膜は、例えば
ＣＶＤ法により形成する際に反応ガスの供給量を制御す
ることにより、容易に形成することができる。このＳｉ
x Ｎy 膜の厚さは、フローティングゲートとコントロー
ルゲートとの間のカップリング用の絶縁膜として用いら
れるＯＮＯ膜の性格上その全体の厚さを一定値以下に抑
える見地から、好適には１０ｎｍ以下に設定する。
Ｎ4 よりも熱酸化されやすい物質からなる膜はＳｉx Ｎ
y （ただし、ｘ≠３かつｙ≠４）膜である。このＳｉx
Ｎy膜は、化学量論的組成を有するＳｉ3 Ｎ4 膜と異な
り、非化学量論的組成を有することを意味する。このよ
うな非化学量論的組成を有するＳｉx Ｎy 膜は、例えば
ＣＶＤ法により形成する際に反応ガスの供給量を制御す
ることにより、容易に形成することができる。このＳｉ
x Ｎy 膜の厚さは、フローティングゲートとコントロー
ルゲートとの間のカップリング用の絶縁膜として用いら
れるＯＮＯ膜の性格上その全体の厚さを一定値以下に抑
える見地から、好適には１０ｎｍ以下に設定する。
【００１７】この発明の他の一実施形態においては、Ｓ
ｉ3 Ｎ4 よりも熱酸化されやすい物質からなる膜は多結
晶Ｓｉ膜である。この多結晶Ｓｉ膜の厚さは、ＯＮＯ膜
の全体の厚さを一定値以下に抑える見地から、好適には
１０ｎｍ以下に設定する。
ｉ3 Ｎ4 よりも熱酸化されやすい物質からなる膜は多結
晶Ｓｉ膜である。この多結晶Ｓｉ膜の厚さは、ＯＮＯ膜
の全体の厚さを一定値以下に抑える見地から、好適には
１０ｎｍ以下に設定する。
【００１８】この発明のさらに他の一実施形態において
は、Ｓｉ3 Ｎ4 よりも熱酸化されやすい物質からなる膜
は非晶質Ｓｉ膜である。この非晶質Ｓｉ膜の厚さは、Ｏ
ＮＯ膜の全体の厚さを一定値以下に抑える見地から、好
適には１０ｎｍ以下に設定する。
は、Ｓｉ3 Ｎ4 よりも熱酸化されやすい物質からなる膜
は非晶質Ｓｉ膜である。この非晶質Ｓｉ膜の厚さは、Ｏ
ＮＯ膜の全体の厚さを一定値以下に抑える見地から、好
適には１０ｎｍ以下に設定する。
【００１９】この発明において、不揮発性半導体記憶装
置の一例を挙げると、電気的一括消去型の不揮発性半導
体記憶装置、すなわちいわゆるフラッシュメモリであ
る。
置の一例を挙げると、電気的一括消去型の不揮発性半導
体記憶装置、すなわちいわゆるフラッシュメモリであ
る。
【００２０】
【作用】上述のように構成されたこの発明による不揮発
性半導体記憶装置の製造方法によれば、第１のＳｉＯ2
膜とＳｉ3 Ｎ4 膜と第２のＳｉＯ2 膜とにより、フロー
ティングゲートとコントロールゲートとの間の絶縁膜と
して用いられるＯＮＯ膜が形成されるが、このＯＮＯ膜
の最上層の第２のＳｉＯ2 膜は、Ｓｉx Ｎy （ただし、
ｘ≠３かつｙ≠４）膜や多結晶Ｓｉ膜や非晶質Ｓｉ膜な
どのＳｉ3 Ｎ4 よりも熱酸化されやすい物質からなる膜
を熱酸化することにより形成するようにしているので、
従来のようにＳｉ3 Ｎ4 膜を熱酸化することによりＯＮ
Ｏ膜の最上層のＳｉＯ2 膜を形成する場合に比べて、Ｏ
ＮＯ膜の最上層のＳｉＯ2 膜である第２のＳｉＯ2 膜を
厚く形成することができ、しかもその膜質を良好とする
ことができる。
性半導体記憶装置の製造方法によれば、第１のＳｉＯ2
膜とＳｉ3 Ｎ4 膜と第２のＳｉＯ2 膜とにより、フロー
ティングゲートとコントロールゲートとの間の絶縁膜と
して用いられるＯＮＯ膜が形成されるが、このＯＮＯ膜
の最上層の第２のＳｉＯ2 膜は、Ｓｉx Ｎy （ただし、
ｘ≠３かつｙ≠４）膜や多結晶Ｓｉ膜や非晶質Ｓｉ膜な
どのＳｉ3 Ｎ4 よりも熱酸化されやすい物質からなる膜
を熱酸化することにより形成するようにしているので、
従来のようにＳｉ3 Ｎ4 膜を熱酸化することによりＯＮ
Ｏ膜の最上層のＳｉＯ2 膜を形成する場合に比べて、Ｏ
ＮＯ膜の最上層のＳｉＯ2 膜である第２のＳｉＯ2 膜を
厚く形成することができ、しかもその膜質を良好とする
ことができる。
【００２１】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。
【００２２】図１〜図６はこの発明の第１実施例による
不揮発性半導体記憶装置の製造方法を工程順に示す断面
図である。ここで、図１〜図６は、一つのメモリセルを
構成するトランジスタ（メモリトランジスタ）のチャネ
ル幅方向の断面を示す。
不揮発性半導体記憶装置の製造方法を工程順に示す断面
図である。ここで、図１〜図６は、一つのメモリセルを
構成するトランジスタ（メモリトランジスタ）のチャネ
ル幅方向の断面を示す。
【００２３】この第１実施例による不揮発性半導体記憶
装置の製造方法においては、まず、図１に示すように、
例えばｐ型Ｓｉ基板１の表面に熱酸化法によりＳｉＯ2
膜からなるフィールド絶縁膜２を選択的に形成して素子
間分離を行うとともに、このフィールド絶縁膜２の下側
の部分に例えばｐ+ 型のチャネルストップ領域３を形成
する。次に、フィールド絶縁膜２で囲まれた活性領域の
表面に熱酸化法によりＳｉＯ2 膜からなるゲート酸化膜
（トンネル酸化膜）４を形成する。このゲート酸化膜４
の厚さは、例えば１０ｎｍ程度である。次に、ＣＶＤ法
により全面に多結晶Ｓｉ膜を形成し、さらにこの多結晶
Ｓｉ膜に不純物をドープして低抵抗化した後、この不純
物がドープされた多結晶Ｓｉ膜を例えばＲＩＥ法により
所定形状にパターニングしてフローティングゲート５を
形成する。
装置の製造方法においては、まず、図１に示すように、
例えばｐ型Ｓｉ基板１の表面に熱酸化法によりＳｉＯ2
膜からなるフィールド絶縁膜２を選択的に形成して素子
間分離を行うとともに、このフィールド絶縁膜２の下側
の部分に例えばｐ+ 型のチャネルストップ領域３を形成
する。次に、フィールド絶縁膜２で囲まれた活性領域の
表面に熱酸化法によりＳｉＯ2 膜からなるゲート酸化膜
（トンネル酸化膜）４を形成する。このゲート酸化膜４
の厚さは、例えば１０ｎｍ程度である。次に、ＣＶＤ法
により全面に多結晶Ｓｉ膜を形成し、さらにこの多結晶
Ｓｉ膜に不純物をドープして低抵抗化した後、この不純
物がドープされた多結晶Ｓｉ膜を例えばＲＩＥ法により
所定形状にパターニングしてフローティングゲート５を
形成する。
【００２４】次に、図２に示すように、熱酸化法により
フローティングゲート５の表面にＳｉＯ2 膜６を形成す
る。このＳｉＯ2 膜６の厚さは、例えば１０〜２０ｎｍ
である。
フローティングゲート５の表面にＳｉＯ2 膜６を形成す
る。このＳｉＯ2 膜６の厚さは、例えば１０〜２０ｎｍ
である。
【００２５】次に、図３に示すように、例えば減圧ＣＶ
Ｄ法により全面にＳｉ3 Ｎ4 膜７を形成する。このＳｉ
3 Ｎ4 膜７の厚さは、例えば１０ｎｍ程度以下である。
Ｄ法により全面にＳｉ3 Ｎ4 膜７を形成する。このＳｉ
3 Ｎ4 膜７の厚さは、例えば１０ｎｍ程度以下である。
【００２６】次に、図４に示すように、反応ガスの供給
量を制御してＣＶＤ法により全面に非化学量論的組成を
有するＳｉx Ｎy （ただし、ｘ≠３かつｙ≠４）膜８を
形成する。このＳｉx Ｎy 膜８の厚さは、例えば１０ｎ
ｍ程度以下とする。ここで、このＣＶＤ法としては、減
圧ＣＶＤ法のほかに、プラズマＣＶＤ法を用いてもよ
い。
量を制御してＣＶＤ法により全面に非化学量論的組成を
有するＳｉx Ｎy （ただし、ｘ≠３かつｙ≠４）膜８を
形成する。このＳｉx Ｎy 膜８の厚さは、例えば１０ｎ
ｍ程度以下とする。ここで、このＣＶＤ法としては、減
圧ＣＶＤ法のほかに、プラズマＣＶＤ法を用いてもよ
い。
【００２７】次に、Ｓｉx Ｎy 膜８の全体を熱酸化する
ことにより、図５に示すように、ＳｉＯ2 膜９を形成す
る。このＳｉＯ2 膜９の厚さは、例えば５ｎｍ以上とす
る。ここで、ＳｉＯ2 膜６とＳｉ3 Ｎ4 膜７とこのＳｉ
Ｏ2 膜９とによりＯＮＯ膜が形成される。
ことにより、図５に示すように、ＳｉＯ2 膜９を形成す
る。このＳｉＯ2 膜９の厚さは、例えば５ｎｍ以上とす
る。ここで、ＳｉＯ2 膜６とＳｉ3 Ｎ4 膜７とこのＳｉ
Ｏ2 膜９とによりＯＮＯ膜が形成される。
【００２８】次に、ＣＶＤ法により全面に多結晶Ｓｉ膜
を形成し、さらにこの多結晶Ｓｉ膜に不純物をドープし
て低抵抗化した後、この不純物がドープされた多結晶Ｓ
ｉ膜を例えばＲＩＥ法により所定形状にパターニングし
て、図６に示すように、チャネル幅方向に延在するコン
トロールゲート１０を形成する。
を形成し、さらにこの多結晶Ｓｉ膜に不純物をドープし
て低抵抗化した後、この不純物がドープされた多結晶Ｓ
ｉ膜を例えばＲＩＥ法により所定形状にパターニングし
て、図６に示すように、チャネル幅方向に延在するコン
トロールゲート１０を形成する。
【００２９】次に、コントロールゲート１０およびフロ
ーティングゲート５をマスクとして活性領域中にｎ型不
純物、例えばＡｓをイオン注入し、必要に応じてさらに
注入不純物の電気的活性化のための熱処理を行って、ソ
ース領域およびドレイン領域（図示せず）を形成する。
ーティングゲート５をマスクとして活性領域中にｎ型不
純物、例えばＡｓをイオン注入し、必要に応じてさらに
注入不純物の電気的活性化のための熱処理を行って、ソ
ース領域およびドレイン領域（図示せず）を形成する。
【００３０】この後、図示は省略するが、必要な工程、
例えば層間絶縁膜、コンタクトホール、金属配線、パッ
シベーション膜などの形成を経て、目的とする不揮発性
半導体記憶装置を完成させる。
例えば層間絶縁膜、コンタクトホール、金属配線、パッ
シベーション膜などの形成を経て、目的とする不揮発性
半導体記憶装置を完成させる。
【００３１】以上のように、この第１実施例によれば、
Ｓｉ3 Ｎ4 膜７上にＳｉ3 Ｎ4 膜よりも熱酸化されやす
いＳｉx Ｎy 膜８を形成し、このＳｉx Ｎy 膜８の全体
を熱酸化することにより、フローティングゲート５とコ
ントロールゲート１０との間の絶縁膜として用いられる
ＯＮＯ膜の最上層のＳｉＯ2 膜９を形成している。この
ため、このＳｉＯ2 膜９を厚く形成することができ、し
かもその膜質を良好にすることができる。これによっ
て、ＯＮＯ膜のリーク特性の向上を図り、メモリセルの
電荷保持特性の向上を図ることができる。また、ディス
ターブ特性の向上を図ることもできる。
Ｓｉ3 Ｎ4 膜７上にＳｉ3 Ｎ4 膜よりも熱酸化されやす
いＳｉx Ｎy 膜８を形成し、このＳｉx Ｎy 膜８の全体
を熱酸化することにより、フローティングゲート５とコ
ントロールゲート１０との間の絶縁膜として用いられる
ＯＮＯ膜の最上層のＳｉＯ2 膜９を形成している。この
ため、このＳｉＯ2 膜９を厚く形成することができ、し
かもその膜質を良好にすることができる。これによっ
て、ＯＮＯ膜のリーク特性の向上を図り、メモリセルの
電荷保持特性の向上を図ることができる。また、ディス
ターブ特性の向上を図ることもできる。
【００３２】次に、この発明の第２実施例による不揮発
性半導体記憶装置の製造方法について説明する。
性半導体記憶装置の製造方法について説明する。
【００３３】第１実施例による不揮発性半導体記憶装置
の製造方法においては、Ｓｉx Ｎy膜８の全体を熱酸化
することによりＳｉＯ2 膜９を形成しているのに対し
て、この第２実施例による不揮発性半導体記憶装置の製
造方法においては、図７に示すように、Ｓｉx Ｎy 膜８
の上層部のみを熱酸化することによりＳｉＯ2 膜９を形
成し、Ｓｉx Ｎy 膜８の下層部をそのまま残す。ＳｉＯ
2 膜９の厚さは、例えば５ｎｍ以上とする。
の製造方法においては、Ｓｉx Ｎy膜８の全体を熱酸化
することによりＳｉＯ2 膜９を形成しているのに対し
て、この第２実施例による不揮発性半導体記憶装置の製
造方法においては、図７に示すように、Ｓｉx Ｎy 膜８
の上層部のみを熱酸化することによりＳｉＯ2 膜９を形
成し、Ｓｉx Ｎy 膜８の下層部をそのまま残す。ＳｉＯ
2 膜９の厚さは、例えば５ｎｍ以上とする。
【００３４】この第２実施例による不揮発性半導体記憶
装置の製造方法のその他のことは、第１実施例による不
揮発性半導体記憶装置の製造方法と同様であるので、説
明を省略する。
装置の製造方法のその他のことは、第１実施例による不
揮発性半導体記憶装置の製造方法と同様であるので、説
明を省略する。
【００３５】この第２実施例によっても、Ｓｉx Ｎy 膜
８を熱酸化することにより十分に厚く、しかも膜質が良
好なＳｉＯ2 膜９を形成することができることから、第
１実施例と同様な利点を得ることができる。
８を熱酸化することにより十分に厚く、しかも膜質が良
好なＳｉＯ2 膜９を形成することができることから、第
１実施例と同様な利点を得ることができる。
【００３６】次に、この発明の第３実施例による不揮発
性半導体記憶装置の製造方法について説明する。
性半導体記憶装置の製造方法について説明する。
【００３７】第１実施例および第２実施例による不揮発
性半導体記憶装置の製造方法においては、Ｓｉ3 Ｎ4 膜
７上にＳｉx Ｎy 膜８を形成し、このＳｉx Ｎy 膜８の
全体または上層部を熱酸化することによりＳｉＯ2 膜９
を形成しているのに対して、この第３実施例による不揮
発性半導体記憶装置の製造方法においては、図８に示す
ように、Ｓｉ3 Ｎ4 膜７上にＣＶＤ法により多結晶Ｓｉ
膜１１を形成し、この多結晶Ｓｉ膜１１の全体またはそ
の上層部を熱酸化することによりＳｉＯ2 膜９を形成す
る。ここで、多結晶Ｓｉ膜１１の厚さは例えば１０ｎｍ
程度以下、ＳｉＯ2 膜９の厚さは例えば５ｎｍ以上とす
る。なお、多結晶Ｓｉ膜１１は、不純物をドープしたも
のでも、ドープしないものでもよい。
性半導体記憶装置の製造方法においては、Ｓｉ3 Ｎ4 膜
７上にＳｉx Ｎy 膜８を形成し、このＳｉx Ｎy 膜８の
全体または上層部を熱酸化することによりＳｉＯ2 膜９
を形成しているのに対して、この第３実施例による不揮
発性半導体記憶装置の製造方法においては、図８に示す
ように、Ｓｉ3 Ｎ4 膜７上にＣＶＤ法により多結晶Ｓｉ
膜１１を形成し、この多結晶Ｓｉ膜１１の全体またはそ
の上層部を熱酸化することによりＳｉＯ2 膜９を形成す
る。ここで、多結晶Ｓｉ膜１１の厚さは例えば１０ｎｍ
程度以下、ＳｉＯ2 膜９の厚さは例えば５ｎｍ以上とす
る。なお、多結晶Ｓｉ膜１１は、不純物をドープしたも
のでも、ドープしないものでもよい。
【００３８】この第３実施例による不揮発性半導体記憶
装置の製造方法のその他のことは、第１実施例による不
揮発性半導体記憶装置の製造方法と同様であるので、説
明を省略する。
装置の製造方法のその他のことは、第１実施例による不
揮発性半導体記憶装置の製造方法と同様であるので、説
明を省略する。
【００３９】この第３実施例によっても、多結晶Ｓｉ膜
１１を熱酸化することにより十分に厚く、しかも膜質が
良好なＳｉＯ2 膜９を形成することができることから、
第１実施例と同様な利点を得ることができる。
１１を熱酸化することにより十分に厚く、しかも膜質が
良好なＳｉＯ2 膜９を形成することができることから、
第１実施例と同様な利点を得ることができる。
【００４０】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
でなく、この発明の技術的思想に基づく各種の変形が可
能である。
明したが、この発明は、上述の実施例に限定されるもの
でなく、この発明の技術的思想に基づく各種の変形が可
能である。
【００４１】例えば、上述の第１実施例、第２実施例お
よび第３実施例において挙げた数値は、あくまでも例に
過ぎず、これらの数値に限定されるものではない。
よび第３実施例において挙げた数値は、あくまでも例に
過ぎず、これらの数値に限定されるものではない。
【００４２】また、上述の第１実施例、第２実施例およ
び第３実施例におけるｐ型Ｓｉ基板１の部分は、Ｓｉ基
板中に形成されたｐウエルであってもよい。
び第３実施例におけるｐ型Ｓｉ基板１の部分は、Ｓｉ基
板中に形成されたｐウエルであってもよい。
【００４３】
【発明の効果】以上説明したように、この発明によれ
ば、Ｓｉ3 Ｎ4 膜上に形成されたＳｉ3Ｎ4 よりも熱酸
化されやすい物質からなる膜を熱酸化することにより、
フローティングゲートとコントロールゲートとの間の絶
縁膜として用いられるＯＮＯ膜の最上層のＳｉＯ2 膜で
ある第２のＳｉＯ2 膜を形成するようにしていることに
より、ＯＮＯ膜のリーク特性の向上を図り、メモリセル
の電荷保持特性の向上を図ることができる。
ば、Ｓｉ3 Ｎ4 膜上に形成されたＳｉ3Ｎ4 よりも熱酸
化されやすい物質からなる膜を熱酸化することにより、
フローティングゲートとコントロールゲートとの間の絶
縁膜として用いられるＯＮＯ膜の最上層のＳｉＯ2 膜で
ある第２のＳｉＯ2 膜を形成するようにしていることに
より、ＯＮＯ膜のリーク特性の向上を図り、メモリセル
の電荷保持特性の向上を図ることができる。
【図１】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図２】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図３】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図４】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図５】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図６】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図７】この発明の第２実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図８】この発明の第３実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図９】従来の不揮発性半導体記憶装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図１０】従来の不揮発性半導体記憶装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１１】従来の不揮発性半導体記憶装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１２】従来の不揮発性半導体記憶装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１３】従来の不揮発性半導体記憶装置の製造方法を
説明するための断面図である。
説明するための断面図である。
１ ｐ型Ｓｉ基板 ２ フィールド絶縁膜 ４ ゲート酸化膜 ５ フローティングゲート ６、９ ＳｉＯ2 膜 ７ Ｓｉ3 Ｎ4 膜 ８ Ｓｉx Ｎy 膜 １０ コントロールゲート １１ 多結晶Ｓｉ膜
Claims (7)
- 【請求項１】 フローティングゲート上に絶縁膜を介し
てコントロールゲートが積層された構造を有する不揮発
性半導体記憶装置の製造方法において、 上記フローティングゲートの表面を熱酸化することによ
り第１のＳｉＯ2 膜を形成する工程と、 上記第１のＳｉＯ2 膜上にＳｉ3 Ｎ4 膜を形成する工程
と、 上記Ｓｉ3 Ｎ4 膜上にＳｉ3 Ｎ4 よりも熱酸化されやす
い物質からなる膜を形成する工程と、 上記Ｓｉ3 Ｎ4 よりも熱酸化されやすい物質からなる膜
を熱酸化することにより第２のＳｉＯ2 膜を形成する工
程とを有することを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項２】 上記Ｓｉ3 Ｎ4 よりも熱酸化されやすい
物質からなる膜はＳｉx Ｎy （ただし、ｘ≠３かつｙ≠
４）膜であることを特徴とする請求項１記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項３】 上記Ｓｉx Ｎy （ただし、ｘ≠３かつｙ
≠４）膜の厚さは１０ｎｍ以下であることを特徴とする
請求項２記載の不揮発性半導体記憶装置の製造方法。 - 【請求項４】 上記Ｓｉ3 Ｎ4 よりも熱酸化されやすい
物質からなる膜は多結晶Ｓｉ膜であることを特徴とする
請求項１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項５】 上記多結晶Ｓｉ膜の厚さは１０ｎｍ以下
であることを特徴とする請求項４記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項６】 上記Ｓｉ3 Ｎ4 よりも熱酸化されやすい
物質からなる膜は非晶質Ｓｉ膜であることを特徴とする
請求項１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項７】 上記非晶質Ｓｉ膜の厚さは１０ｎｍ以下
であることを特徴とする請求項６記載の不揮発性半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7112465A JPH08288412A (ja) | 1995-04-13 | 1995-04-13 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7112465A JPH08288412A (ja) | 1995-04-13 | 1995-04-13 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288412A true JPH08288412A (ja) | 1996-11-01 |
Family
ID=14587327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7112465A Pending JPH08288412A (ja) | 1995-04-13 | 1995-04-13 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288412A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311721A (ja) * | 2006-05-22 | 2007-11-29 | Toshiba Corp | 半導体装置 |
| US7928496B2 (en) | 2006-06-08 | 2011-04-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| US7981745B2 (en) * | 2007-08-30 | 2011-07-19 | Spansion Llc | Sacrificial nitride and gate replacement |
| US8455268B2 (en) * | 2007-08-31 | 2013-06-04 | Spansion Llc | Gate replacement with top oxide regrowth for the top oxide improvement |
-
1995
- 1995-04-13 JP JP7112465A patent/JPH08288412A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311721A (ja) * | 2006-05-22 | 2007-11-29 | Toshiba Corp | 半導体装置 |
| US7928496B2 (en) | 2006-06-08 | 2011-04-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| US7981745B2 (en) * | 2007-08-30 | 2011-07-19 | Spansion Llc | Sacrificial nitride and gate replacement |
| US20110237060A1 (en) * | 2007-08-30 | 2011-09-29 | Spansion Llc | Sacrificial nitride and gate replacement |
| US8329598B2 (en) | 2007-08-30 | 2012-12-11 | Spansion Llc | Sacrificial nitride and gate replacement |
| US8455268B2 (en) * | 2007-08-31 | 2013-06-04 | Spansion Llc | Gate replacement with top oxide regrowth for the top oxide improvement |
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