JPH0582793A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPH0582793A JPH0582793A JP24066891A JP24066891A JPH0582793A JP H0582793 A JPH0582793 A JP H0582793A JP 24066891 A JP24066891 A JP 24066891A JP 24066891 A JP24066891 A JP 24066891A JP H0582793 A JPH0582793 A JP H0582793A
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- JP
- Japan
- Prior art keywords
- gate
- memory cell
- sets
- impurity diffusion
- semiconductor memory
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Abstract
(57)【要約】 (修正有)
【構成】 トランジスタによってメモリセルが形成され
た半導体記憶素子10において、前記トランジスタのゲ
ート電極がフローティングゲート16a、16bの2組
に分割されるとともに、半導体基板11表面層であって
2組のフローティングゲート16a、16bの間にゲー
ト14によりチャネル生成領域が形成される半導体記憶
素子。 【効果】 2組の前記ゲート電極にそれぞれ電圧を独立
的に制御して印加するとともにソース領域及びドレイン
領域が逆に形成されるようにこれら領域に電圧を印加す
ることにより、前記メモリセルを2組のメモリセルのご
とくに独立して制御することができる。従って、全体の
セル面積を縮小することができ、情報の記憶量の増大を
実現させて集積度を向上させることが可能となる。
た半導体記憶素子10において、前記トランジスタのゲ
ート電極がフローティングゲート16a、16bの2組
に分割されるとともに、半導体基板11表面層であって
2組のフローティングゲート16a、16bの間にゲー
ト14によりチャネル生成領域が形成される半導体記憶
素子。 【効果】 2組の前記ゲート電極にそれぞれ電圧を独立
的に制御して印加するとともにソース領域及びドレイン
領域が逆に形成されるようにこれら領域に電圧を印加す
ることにより、前記メモリセルを2組のメモリセルのご
とくに独立して制御することができる。従って、全体の
セル面積を縮小することができ、情報の記憶量の増大を
実現させて集積度を向上させることが可能となる。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶素子、より詳
細にはトランジスタによってメモリセルが形成された半
導体記憶素子に関する。
細にはトランジスタによってメモリセルが形成された半
導体記憶素子に関する。
【0002】
【従来の技術】通常のフローティング・ゲート型メモリ
セルが形成された半導体記憶素子を図3に基づいて説明
する。図中31は半導体基板を示しており、半導体基板
31の表面領域には素子間分離領域として素子分離酸化
膜38が形成されており、素子分離酸化膜38の近傍に
は不純物拡散層34、35が形成されている。また、半
導体基板31の表面上には酸化膜36が形成され、酸化
膜36上であって、不純物拡散層34と不純物拡散層3
5との間にはフローティングゲート32が積層形成され
ている。また、フローティングゲート32上には層間絶
縁膜37が形成されており、この層間絶縁膜37上にコ
ントロールゲート33が積層形成されている。
セルが形成された半導体記憶素子を図3に基づいて説明
する。図中31は半導体基板を示しており、半導体基板
31の表面領域には素子間分離領域として素子分離酸化
膜38が形成されており、素子分離酸化膜38の近傍に
は不純物拡散層34、35が形成されている。また、半
導体基板31の表面上には酸化膜36が形成され、酸化
膜36上であって、不純物拡散層34と不純物拡散層3
5との間にはフローティングゲート32が積層形成され
ている。また、フローティングゲート32上には層間絶
縁膜37が形成されており、この層間絶縁膜37上にコ
ントロールゲート33が積層形成されている。
【0003】このように従来の半導体記憶素子30は1
つのメモリセルトランジスタに1組のフローティングゲ
ート32及びコントロールゲート33が形成されてお
り、コントロールゲート33と半導体基板31及び不純
物拡散層34と不純物拡散層35との間に高電圧を印加
することにより、不純物拡散層34あるいは不純物拡散
層35のフローティングゲート32側の端部にホットエ
レクトロンを発生させ、フローティングゲート32に電
子を注入して書き込みを行っている。
つのメモリセルトランジスタに1組のフローティングゲ
ート32及びコントロールゲート33が形成されてお
り、コントロールゲート33と半導体基板31及び不純
物拡散層34と不純物拡散層35との間に高電圧を印加
することにより、不純物拡散層34あるいは不純物拡散
層35のフローティングゲート32側の端部にホットエ
レクトロンを発生させ、フローティングゲート32に電
子を注入して書き込みを行っている。
【0004】
【発明が解決しようとする課題】近年、ICの大容量、
高集積化に伴って種々の改良がなされており、情報の記
憶量を大幅に増大させたり、メモリセルの占有面積を大
幅に減らすような要求が高まっている。しかし、メモリ
セルの占有面積の減少には最小加工寸法からの制約があ
り、前記占有面積を減少させて情報の記憶量を大幅に増
大させるには限度があるという課題があった。
高集積化に伴って種々の改良がなされており、情報の記
憶量を大幅に増大させたり、メモリセルの占有面積を大
幅に減らすような要求が高まっている。しかし、メモリ
セルの占有面積の減少には最小加工寸法からの制約があ
り、前記占有面積を減少させて情報の記憶量を大幅に増
大させるには限度があるという課題があった。
【0005】本発明はこのような課題に鑑み発明された
ものであって、集積度を向上させて単位面積あたりの情
報記憶量の増大を図ることができる半導体記憶素子を提
供することを目的としている。
ものであって、集積度を向上させて単位面積あたりの情
報記憶量の増大を図ることができる半導体記憶素子を提
供することを目的としている。
【0006】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体記憶素子は、トランジスタによっ
てメモリセルが形成された半導体記憶素子において、前
記トランジスタのゲート電極が2組に分割されるととも
に、半導体基板表面層であって2組の前記ゲート電極の
間にチャネル生成領域が形成されていることを特徴と
し、また、上記記載の半導体記憶素子において、半導体
基板表面上方であって一方のゲート電極下方から他方の
ゲート電極下方にかけてチャネル生成用ゲートが形成さ
れることによりチャネル生成領域が形成されていること
を特徴としている。
に本発明に係る半導体記憶素子は、トランジスタによっ
てメモリセルが形成された半導体記憶素子において、前
記トランジスタのゲート電極が2組に分割されるととも
に、半導体基板表面層であって2組の前記ゲート電極の
間にチャネル生成領域が形成されていることを特徴と
し、また、上記記載の半導体記憶素子において、半導体
基板表面上方であって一方のゲート電極下方から他方の
ゲート電極下方にかけてチャネル生成用ゲートが形成さ
れることによりチャネル生成領域が形成されていること
を特徴としている。
【0007】また、上記記載の半導体記憶素子におい
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されていることを特徴とし
ている。
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されていることを特徴とし
ている。
【0008】
【作用】上記構成によれば、トランジスタによってメモ
リセルが形成された半導体記憶素子において、前記トラ
ンジスタのゲート電極が2組に分割されるとともに、半
導体基板表面層であって2組の前記ゲート電極の間にチ
ャネル生成領域が形成されているので、2組の前記ゲー
ト電極にそれぞれ電圧を独立的に制御して印加するとと
もにソース領域及びドレイン領域が逆に形成されるよう
にこれら領域に電圧を印加することにより、前記メモリ
セルが2組のメモリセルのごとくに独立して制御される
こととなる。
リセルが形成された半導体記憶素子において、前記トラ
ンジスタのゲート電極が2組に分割されるとともに、半
導体基板表面層であって2組の前記ゲート電極の間にチ
ャネル生成領域が形成されているので、2組の前記ゲー
ト電極にそれぞれ電圧を独立的に制御して印加するとと
もにソース領域及びドレイン領域が逆に形成されるよう
にこれら領域に電圧を印加することにより、前記メモリ
セルが2組のメモリセルのごとくに独立して制御される
こととなる。
【0009】また、上記記載の半導体記憶素子におい
て、半導体基板表面上方であって一方のゲート電極下方
から他方のゲート電極下方にかけてチャネル生成用ゲー
トが形成されることによりチャネル生成領域が形成され
ている場合には、2組の前記ゲート電極にそれぞれ電圧
を独立的に制御して印加するとともにソース領域及びド
レイン領域が逆に形成されるようにこれら領域に電圧を
印加することにより、前記メモリセルが2組のメモリセ
ルのごとくに独立して制御されることとなる。また、上
記半導体記憶素子をEEPROMとして用いる際には前
記チャネル生成用ゲートに印加する電圧を制御すること
により、該チャネル生成用ゲートがメモリ消去用の電極
としても用いられる。
て、半導体基板表面上方であって一方のゲート電極下方
から他方のゲート電極下方にかけてチャネル生成用ゲー
トが形成されることによりチャネル生成領域が形成され
ている場合には、2組の前記ゲート電極にそれぞれ電圧
を独立的に制御して印加するとともにソース領域及びド
レイン領域が逆に形成されるようにこれら領域に電圧を
印加することにより、前記メモリセルが2組のメモリセ
ルのごとくに独立して制御されることとなる。また、上
記半導体記憶素子をEEPROMとして用いる際には前
記チャネル生成用ゲートに印加する電圧を制御すること
により、該チャネル生成用ゲートがメモリ消去用の電極
としても用いられる。
【0010】さらに、上記記載の半導体記憶素子におい
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されている場合には、2組
の前記ゲート電極にそれぞれ電圧を独立的に制御して印
加するとともにソース領域及びドレイン領域が逆に形成
されるようにこれら領域に電圧を印加することにより、
前記メモリセルが2組のメモリセルのごとくに独立して
制御されることとなり、しかも前記ソースドレイン領域
は共用することができ、2組のメモリセルとしては占有
面積の縮小化が図られ、単位面積あたりの情報の記憶量
の増大が実現される。
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されている場合には、2組
の前記ゲート電極にそれぞれ電圧を独立的に制御して印
加するとともにソース領域及びドレイン領域が逆に形成
されるようにこれら領域に電圧を印加することにより、
前記メモリセルが2組のメモリセルのごとくに独立して
制御されることとなり、しかも前記ソースドレイン領域
は共用することができ、2組のメモリセルとしては占有
面積の縮小化が図られ、単位面積あたりの情報の記憶量
の増大が実現される。
【0011】
【実施例】以下、本発明に係る半導体記憶素子の実施例
を図面に基づいて説明する。図1(d)はフローティン
グ・ゲート型メモリセルが形成された半導体記憶素子1
0の断面図を示している。図中11はP型の半導体基板
を示しており、半導体基板11の表面領域には素子間分
離領域として素子分離酸化膜12が形成されており、素
子分離酸化膜12の近傍には不純物拡散層19、20が
形成されている。また、半導体基板11の表面上の素子
分離酸化膜12間にはゲート酸化膜13が形成され、ゲ
ート酸化膜13上にはチャネル生成用ゲート14が積層
形成されており、チャネル生成用ゲート14上及び側面
には層間絶縁膜15が形成されている。さらに、不純物
拡散層19からチャネル生成用ゲート14上にかけてゲ
ート酸化膜13及び層間絶縁膜15を挟んでフローティ
ングゲート16aが積層形成されており、不純物拡散層
20からチャネル生成用ゲート14上にかけてゲート酸
化膜13及び層間絶縁膜15を挟んでフローティングゲ
ート16bが積層形成されている。また、各フローティ
ングゲート16a、16b上には層間絶縁膜17が形成
され、層間絶縁膜17上にはコントロールゲート18
a、18bがそれぞれ積層形成され、さらにコントロー
ルゲート18a、18b全体を被覆する保護膜22が形
成されている。
を図面に基づいて説明する。図1(d)はフローティン
グ・ゲート型メモリセルが形成された半導体記憶素子1
0の断面図を示している。図中11はP型の半導体基板
を示しており、半導体基板11の表面領域には素子間分
離領域として素子分離酸化膜12が形成されており、素
子分離酸化膜12の近傍には不純物拡散層19、20が
形成されている。また、半導体基板11の表面上の素子
分離酸化膜12間にはゲート酸化膜13が形成され、ゲ
ート酸化膜13上にはチャネル生成用ゲート14が積層
形成されており、チャネル生成用ゲート14上及び側面
には層間絶縁膜15が形成されている。さらに、不純物
拡散層19からチャネル生成用ゲート14上にかけてゲ
ート酸化膜13及び層間絶縁膜15を挟んでフローティ
ングゲート16aが積層形成されており、不純物拡散層
20からチャネル生成用ゲート14上にかけてゲート酸
化膜13及び層間絶縁膜15を挟んでフローティングゲ
ート16bが積層形成されている。また、各フローティ
ングゲート16a、16b上には層間絶縁膜17が形成
され、層間絶縁膜17上にはコントロールゲート18
a、18bがそれぞれ積層形成され、さらにコントロー
ルゲート18a、18b全体を被覆する保護膜22が形
成されている。
【0012】以下、このように構成された半導体記憶素
子10の製造工程を説明する。まず、半導体基板11表
面を例えば1000Å程度熱酸化して、半導体基板11
表面上にSiO2膜を形成し、その上にSi3N4 膜を堆積させ
る。そして素子間分離領域となる部分のSi3N4 膜を除去
した後、熱酸化により素子分離酸化膜12を形成する。
次に、素子分離酸化膜12間のSiO2膜及びSi3N4 膜を除
去し、ゲート酸化膜として、950℃のドライ酸素酸化
により例えば200Åのゲート酸化膜13を形成した
後、メモリセルトランジスタの閾値電圧制御用のイオン
注入を行う。次にチャネル生成用ゲート14となるポリ
シリコンをCVD法により約2000Å積層し、そして
不要のポリシリコンを除去してチャネル生成用ゲート1
4を形成し、さらにその上及び側面に約200Åの層間
絶縁膜15を形成する(図1(a))。ポリシリコンに
はPOCl3 によりリンを熱拡散して低抵抗化してお
く。
子10の製造工程を説明する。まず、半導体基板11表
面を例えば1000Å程度熱酸化して、半導体基板11
表面上にSiO2膜を形成し、その上にSi3N4 膜を堆積させ
る。そして素子間分離領域となる部分のSi3N4 膜を除去
した後、熱酸化により素子分離酸化膜12を形成する。
次に、素子分離酸化膜12間のSiO2膜及びSi3N4 膜を除
去し、ゲート酸化膜として、950℃のドライ酸素酸化
により例えば200Åのゲート酸化膜13を形成した
後、メモリセルトランジスタの閾値電圧制御用のイオン
注入を行う。次にチャネル生成用ゲート14となるポリ
シリコンをCVD法により約2000Å積層し、そして
不要のポリシリコンを除去してチャネル生成用ゲート1
4を形成し、さらにその上及び側面に約200Åの層間
絶縁膜15を形成する(図1(a))。ポリシリコンに
はPOCl3 によりリンを熱拡散して低抵抗化してお
く。
【0013】次に、半導体基板11上のゲート酸化膜1
3及び層間絶縁膜15の上に約2000Åのフローティ
ングゲート16a、16bとなるポリシリコン16を積
層形成した後、1050℃の酸素/窒素の希釈酸化によ
り約500Åの層間絶縁膜17を形成し、さらにその上
に約2000Åのコントロールゲート18a、18bと
なるポリシリコン18を積層形成する(図1(b))。
3及び層間絶縁膜15の上に約2000Åのフローティ
ングゲート16a、16bとなるポリシリコン16を積
層形成した後、1050℃の酸素/窒素の希釈酸化によ
り約500Åの層間絶縁膜17を形成し、さらにその上
に約2000Åのコントロールゲート18a、18bと
なるポリシリコン18を積層形成する(図1(b))。
【0014】コントロールゲート18a、18bとなる
ポリシリコン18上にレジスト(図示せず)を塗布して
マスクを形成し、ポリシリコン18、層間絶縁膜17及
びフローティングゲート16a、16bとなるポリシリ
コン16を塩素ガスを用いてRIEによる異方性エッチ
ングで連続してエッチングし、コントロールゲート18
a、18b及びフローティングゲート16a、16bを
形成する(図1(c))。
ポリシリコン18上にレジスト(図示せず)を塗布して
マスクを形成し、ポリシリコン18、層間絶縁膜17及
びフローティングゲート16a、16bとなるポリシリ
コン16を塩素ガスを用いてRIEによる異方性エッチ
ングで連続してエッチングし、コントロールゲート18
a、18b及びフローティングゲート16a、16bを
形成する(図1(c))。
【0015】その後、コントロールゲート18a、18
b、フローティングゲート16a、16b及びチャネル
生成用ゲート14をマスクとして半導体基板11にAsを
注入することによってソース領域及びドレイン領域とな
る不純物拡散層19、20を形成し、さらに全面的に保
護膜を形成する。
b、フローティングゲート16a、16b及びチャネル
生成用ゲート14をマスクとして半導体基板11にAsを
注入することによってソース領域及びドレイン領域とな
る不純物拡散層19、20を形成し、さらに全面的に保
護膜を形成する。
【0016】以下、このように形成された半導体記憶素
子10の動作を説明する。まずメモリセルAへ書き込み
を行う場合について説明すると、チャネル生成用ゲート
14にチャネル生成用ゲート14直下の半導体基板11
表面が反転する程度の低電圧VL (通常〜5V)を印加
するとともに、コントロールゲート18aに高電圧VPP
(通常10〜15V)を印加する。さらに、メモリセル
Bに書き込みがなされていてもチャネルを形成すること
ができる高電圧VH (通常5〜10V)をコントロール
ゲート18bに印加する。そして、不純物拡散層19を
ドレインに取って高電圧VPPを印加し、不純物拡散層2
0をソースに取り接地する。これにより、チャネル生成
用ゲート14及びフローティングゲート16a、16b
のすべての領域にわたってチャネルが形成される。ま
た、不純物拡散層19とコントロールゲート18aとに
印加された高電圧VPPによってフローティングゲート1
6a直下のチャネルドレイン端にのみホットエレクトロ
ンが発生し、フローティングゲート16aにホットエレ
クトロンが注入され、書き込みが行われる。この注入さ
れた電荷により、メモリセルAは低電圧VL でオン状態
とならないように閾値電圧を増大させることとなる。
子10の動作を説明する。まずメモリセルAへ書き込み
を行う場合について説明すると、チャネル生成用ゲート
14にチャネル生成用ゲート14直下の半導体基板11
表面が反転する程度の低電圧VL (通常〜5V)を印加
するとともに、コントロールゲート18aに高電圧VPP
(通常10〜15V)を印加する。さらに、メモリセル
Bに書き込みがなされていてもチャネルを形成すること
ができる高電圧VH (通常5〜10V)をコントロール
ゲート18bに印加する。そして、不純物拡散層19を
ドレインに取って高電圧VPPを印加し、不純物拡散層2
0をソースに取り接地する。これにより、チャネル生成
用ゲート14及びフローティングゲート16a、16b
のすべての領域にわたってチャネルが形成される。ま
た、不純物拡散層19とコントロールゲート18aとに
印加された高電圧VPPによってフローティングゲート1
6a直下のチャネルドレイン端にのみホットエレクトロ
ンが発生し、フローティングゲート16aにホットエレ
クトロンが注入され、書き込みが行われる。この注入さ
れた電荷により、メモリセルAは低電圧VL でオン状態
とならないように閾値電圧を増大させることとなる。
【0017】また、メモリセルBへ書き込みを行う場
合、チャネル生成用ゲート14に低電圧VL を印加する
とともに、コントロールゲート18bに高電圧VPPを印
加し、さらに、コントロールゲート18aに高電圧VH
を印加する。そして、不純物拡散層20をドレインに取
って高電圧VPPを印加し、不純物拡散層19をソースに
取り接地する。これにより、チャネル生成用ゲート14
及びフローティングゲート16a、16bのすべての領
域にわたってチャネルが形成される。また、不純物拡散
層20とコントロールゲート18bに印加された高電圧
VPPによってフローティングゲート16b直下のチャネ
ルドレイン端にのみホットエレクトロンが発生し、フロ
ーティングゲート16bにホットエレクトロンが注入さ
れ、書き込みが行われる。この注入された電荷により、
メモリセルBは低電圧VL でオン状態とならないように
閾値電圧を増大させることとなる。
合、チャネル生成用ゲート14に低電圧VL を印加する
とともに、コントロールゲート18bに高電圧VPPを印
加し、さらに、コントロールゲート18aに高電圧VH
を印加する。そして、不純物拡散層20をドレインに取
って高電圧VPPを印加し、不純物拡散層19をソースに
取り接地する。これにより、チャネル生成用ゲート14
及びフローティングゲート16a、16bのすべての領
域にわたってチャネルが形成される。また、不純物拡散
層20とコントロールゲート18bに印加された高電圧
VPPによってフローティングゲート16b直下のチャネ
ルドレイン端にのみホットエレクトロンが発生し、フロ
ーティングゲート16bにホットエレクトロンが注入さ
れ、書き込みが行われる。この注入された電荷により、
メモリセルBは低電圧VL でオン状態とならないように
閾値電圧を増大させることとなる。
【0018】次にメモリセルAの読み取りを行う場合に
ついて説明する。チャネル生成用ゲート14、コントロ
ールゲート18a、18bのすべてに低電圧VL を印加
すると、合体のメモリセルトランジスタのオン・オフ状
態はメモリセルAの書き込み状態を反映するのみなら
ず、メモリセルBの書き込み状態の影響をも受ける。つ
まり、メモリセルBに書き込みがなされている場合には
コントロールゲート18bに低電圧VL を印加してもメ
モリセルBはオン状態とならない。従って、メモリセル
Bの影響をなくすために、コントロールゲート18bに
は高電圧VH を印加し、常にメモリセルBをオン状態に
しておく。すなわち、チャネル生成用ゲート14及びコ
ントロールゲート18aに低電圧VL を印加し、コント
ロールゲート18bには高電圧VH を印加することによ
り、トランジスタがオン状態となれば、フローティング
ゲート16aに電荷がたまっておらず、メモリセルAは
理論値”0”と読み取られ、トランジスタがオフ状態で
あれば、フローティングゲート16aに電荷がたまって
おり、メモリセルAは理論値”1”と読み取られる。
ついて説明する。チャネル生成用ゲート14、コントロ
ールゲート18a、18bのすべてに低電圧VL を印加
すると、合体のメモリセルトランジスタのオン・オフ状
態はメモリセルAの書き込み状態を反映するのみなら
ず、メモリセルBの書き込み状態の影響をも受ける。つ
まり、メモリセルBに書き込みがなされている場合には
コントロールゲート18bに低電圧VL を印加してもメ
モリセルBはオン状態とならない。従って、メモリセル
Bの影響をなくすために、コントロールゲート18bに
は高電圧VH を印加し、常にメモリセルBをオン状態に
しておく。すなわち、チャネル生成用ゲート14及びコ
ントロールゲート18aに低電圧VL を印加し、コント
ロールゲート18bには高電圧VH を印加することによ
り、トランジスタがオン状態となれば、フローティング
ゲート16aに電荷がたまっておらず、メモリセルAは
理論値”0”と読み取られ、トランジスタがオフ状態で
あれば、フローティングゲート16aに電荷がたまって
おり、メモリセルAは理論値”1”と読み取られる。
【0019】また、メモリセルBの読み取りを行う場
合、チャネル生成用ゲート14及びコントロールゲート
18bに低電圧VL を印加し、コントロールゲート18
aには高電圧VH を印加することにより、トランジスタ
がオン状態となれば、上記した場合と同様にメモリセル
Bは理論値”0”と読み取られ、トランジスタがオフ状
態であれば、メモリセルBは理論値”1”と読み取られ
る。
合、チャネル生成用ゲート14及びコントロールゲート
18bに低電圧VL を印加し、コントロールゲート18
aには高電圧VH を印加することにより、トランジスタ
がオン状態となれば、上記した場合と同様にメモリセル
Bは理論値”0”と読み取られ、トランジスタがオフ状
態であれば、メモリセルBは理論値”1”と読み取られ
る。
【0020】次に半導体記憶素子の別の実施例を説明す
る。図2は別の実施例としての半導体記憶素子25の構
造を示す概略断面図である。図中11はP型の半導体基
板であり、半導体基板11の表面領域には素子分離酸化
膜12が形成されており、素子分離酸化膜12の近傍に
は不純物拡散層19、20が形成されている。これら不
純物拡散層19と不純物拡散層20との中間位置には、
さらに不純物がドーピングされたチャネル生成領域21
が形成されている。また、半導体基板11の表面上であ
って、不純物拡散層19と不純物拡散層20との間には
ゲート酸化膜13が形成されており、ゲート酸化膜13
上であって不純物拡散層19とチャネル生成領域21と
の間、及び不純物拡散層20とチャネル生成領域21と
の間にはそれぞれフローティングゲート16a、16b
が積層形成されている。また、各フローティングゲート
16a、16b上には層間絶縁膜17を介在させてコン
トロールゲート18a、18bがそれぞれ積層形成され
ており、さらにコントロールゲート18a、18b等半
導体基板11上の全面を覆う保護膜22が形成されてい
る。
る。図2は別の実施例としての半導体記憶素子25の構
造を示す概略断面図である。図中11はP型の半導体基
板であり、半導体基板11の表面領域には素子分離酸化
膜12が形成されており、素子分離酸化膜12の近傍に
は不純物拡散層19、20が形成されている。これら不
純物拡散層19と不純物拡散層20との中間位置には、
さらに不純物がドーピングされたチャネル生成領域21
が形成されている。また、半導体基板11の表面上であ
って、不純物拡散層19と不純物拡散層20との間には
ゲート酸化膜13が形成されており、ゲート酸化膜13
上であって不純物拡散層19とチャネル生成領域21と
の間、及び不純物拡散層20とチャネル生成領域21と
の間にはそれぞれフローティングゲート16a、16b
が積層形成されている。また、各フローティングゲート
16a、16b上には層間絶縁膜17を介在させてコン
トロールゲート18a、18bがそれぞれ積層形成され
ており、さらにコントロールゲート18a、18b等半
導体基板11上の全面を覆う保護膜22が形成されてい
る。
【0021】以下、このように形成された半導体記憶素
子25の動作を説明する。メモリセルAへ書き込みを行
う場合、不純物拡散層19をドレインに取り、不純物拡
散層19及びコントロールゲート18aに高電圧VPPを
印加するとともに、コントロールゲート18bに、メモ
リセルBに書き込みがなされていてもチャネルを形成す
ることができる高電圧VH を印加し、不純物拡散層20
をソースに取り接地する。これにより、不純物拡散層1
9と不純物拡散層20との間のすべての領域にわたって
チャネルが形成される。また、不純物拡散層19とコン
トロールゲート18aに印加された高電圧VPPによって
フローティングゲート16a直下のチャネルドレイン端
にのみホットエレクトロンが発生し、フローティングゲ
ート16aにホットエレクトロンが注入され、書き込み
が行われる。この注入された電荷により、メモリセルA
は低電圧VL でオン状態とならないように閾値電圧を増
大させることとなる。
子25の動作を説明する。メモリセルAへ書き込みを行
う場合、不純物拡散層19をドレインに取り、不純物拡
散層19及びコントロールゲート18aに高電圧VPPを
印加するとともに、コントロールゲート18bに、メモ
リセルBに書き込みがなされていてもチャネルを形成す
ることができる高電圧VH を印加し、不純物拡散層20
をソースに取り接地する。これにより、不純物拡散層1
9と不純物拡散層20との間のすべての領域にわたって
チャネルが形成される。また、不純物拡散層19とコン
トロールゲート18aに印加された高電圧VPPによって
フローティングゲート16a直下のチャネルドレイン端
にのみホットエレクトロンが発生し、フローティングゲ
ート16aにホットエレクトロンが注入され、書き込み
が行われる。この注入された電荷により、メモリセルA
は低電圧VL でオン状態とならないように閾値電圧を増
大させることとなる。
【0022】また、メモリセルBへ書き込みを行う場
合、不純物拡散層20をドレインに取り、不純物拡散層
20及びコントロールゲート18bに高電圧VPPを印加
するとともに、コントロールゲート18aに高電圧VH
を印加し、不純物拡散層19をソースに取り接地する。
以上の操作により不純物拡散層20とコントロールゲー
ト18bに印加された高電圧VPPによってフローティン
グゲート16b直下のチャネルドレイン端にのみホット
エレクトロンが発生し、フローティングゲート16bに
ホットエレクトロンが注入され、書き込みが行われる。
この注入された電荷により、メモリセルBは低電圧VL
でオン状態とならないように閾値電圧を増大させること
となる。
合、不純物拡散層20をドレインに取り、不純物拡散層
20及びコントロールゲート18bに高電圧VPPを印加
するとともに、コントロールゲート18aに高電圧VH
を印加し、不純物拡散層19をソースに取り接地する。
以上の操作により不純物拡散層20とコントロールゲー
ト18bに印加された高電圧VPPによってフローティン
グゲート16b直下のチャネルドレイン端にのみホット
エレクトロンが発生し、フローティングゲート16bに
ホットエレクトロンが注入され、書き込みが行われる。
この注入された電荷により、メモリセルBは低電圧VL
でオン状態とならないように閾値電圧を増大させること
となる。
【0023】次にメモリセルAの読み取りを行う場合に
ついて説明する。メモリセルAの読み取りを行う場合に
はメモリセルBの影響をなくすために、コントロールゲ
ート18bに高電圧VH を印加し、常にメモリセルBを
オン状態にしておく。そしてコントロールゲート18a
に低電圧VL を印加することにより、トランジスタがオ
ン状態となれば、メモリセルAは理論値”0”と読み取
られ、トランジスタがオフ状態であれば、メモリセルA
は理論値”1”と読み取られる。
ついて説明する。メモリセルAの読み取りを行う場合に
はメモリセルBの影響をなくすために、コントロールゲ
ート18bに高電圧VH を印加し、常にメモリセルBを
オン状態にしておく。そしてコントロールゲート18a
に低電圧VL を印加することにより、トランジスタがオ
ン状態となれば、メモリセルAは理論値”0”と読み取
られ、トランジスタがオフ状態であれば、メモリセルA
は理論値”1”と読み取られる。
【0024】また、メモリセルBの読み取りを行う場合
には、コントロールゲート18bに低電圧VL を印加
し、コントロールゲート18aには高電圧VH を印加す
る。この操作により、トランジスタがオン状態となれ
ば、メモリセルBは理論値”0”と読み取られ、トラン
ジスタがオフ状態であれば、メモリセルBは理論値”
1”と読み取られる。
には、コントロールゲート18bに低電圧VL を印加
し、コントロールゲート18aには高電圧VH を印加す
る。この操作により、トランジスタがオン状態となれ
ば、メモリセルBは理論値”0”と読み取られ、トラン
ジスタがオフ状態であれば、メモリセルBは理論値”
1”と読み取られる。
【0025】以上説明したように、上記実施例に係る半
導体記憶素子10、25によれば、1つのメモリセルト
ランジスタに2組のフローティングゲート16a、16
b及びコントロールゲート18a、18bが形成されて
いるので、フローティングゲート16a、16bにそれ
ぞれ独立的に電圧を印加するとともに、各不純物拡散層
19、20に異なる機能を果たさせることにより、2組
のメモリセルA、Bをそれぞれ独立して制御することが
できる。従って、1つのメモリセルトランジスタに2つ
の異なる情報を記憶させることができ、単位面積あたり
の情報記憶量の増大を図ることができ、集積度を向上さ
せることが可能となる。
導体記憶素子10、25によれば、1つのメモリセルト
ランジスタに2組のフローティングゲート16a、16
b及びコントロールゲート18a、18bが形成されて
いるので、フローティングゲート16a、16bにそれ
ぞれ独立的に電圧を印加するとともに、各不純物拡散層
19、20に異なる機能を果たさせることにより、2組
のメモリセルA、Bをそれぞれ独立して制御することが
できる。従って、1つのメモリセルトランジスタに2つ
の異なる情報を記憶させることができ、単位面積あたり
の情報記憶量の増大を図ることができ、集積度を向上さ
せることが可能となる。
【0026】なお上記した実施例において、半導体記憶
素子10、25をEPROMあるいはEEPROMとし
て書き込んだり読み込んだりする場合について説明した
が、たとえば、上記した半導体記憶素子10を、EEP
ROMとして用いた場合に、チャネル生成用ゲート14
に印加する電圧を制御することによってゲート14をメ
モリ消去用の電極として用いることも可能である。
素子10、25をEPROMあるいはEEPROMとし
て書き込んだり読み込んだりする場合について説明した
が、たとえば、上記した半導体記憶素子10を、EEP
ROMとして用いた場合に、チャネル生成用ゲート14
に印加する電圧を制御することによってゲート14をメ
モリ消去用の電極として用いることも可能である。
【0027】
【発明の効果】以上詳述したように本発明に係る半導体
記憶素子は、トランジスタによってメモリセルが形成さ
れた半導体記憶素子において、前記トランジスタのゲー
ト電極が2組に分割されるとともに、半導体基板表面層
であって2組の前記ゲート電極の間にチャネル生成領域
が形成されているので、2組の前記ゲート電極にそれぞ
れ電圧を独立的に制御して印加するとともにソース領域
及びドレイン領域が逆に形成されるようにこれら領域に
電圧を印加することにより、前記メモリセルを2組のメ
モリセルのごとくに独立して制御することができる。
記憶素子は、トランジスタによってメモリセルが形成さ
れた半導体記憶素子において、前記トランジスタのゲー
ト電極が2組に分割されるとともに、半導体基板表面層
であって2組の前記ゲート電極の間にチャネル生成領域
が形成されているので、2組の前記ゲート電極にそれぞ
れ電圧を独立的に制御して印加するとともにソース領域
及びドレイン領域が逆に形成されるようにこれら領域に
電圧を印加することにより、前記メモリセルを2組のメ
モリセルのごとくに独立して制御することができる。
【0028】また、上記記載の半導体記憶素子におい
て、半導体基板表面上方であって一方のゲート電極下方
から他方のゲート電極下方にかけてチャネル生成用ゲー
トが形成されることによりチャネル生成領域が形成され
ている場合には、2組の前記ゲート電極にそれぞれ電圧
を独立的に制御して印加するとともにソース領域及びド
レイン領域が逆に形成されるようにこれら領域に電圧を
印加することにより、前記メモリセルを2組のメモリセ
ルのごとくに独立して制御することができる。また、上
記半導体記憶素子をEEPROMとして用いた際にはチ
ャネル生成用ゲートに印加する電圧を制御することがで
きるため、メモリ消去用の電極としても用いることがで
きる。
て、半導体基板表面上方であって一方のゲート電極下方
から他方のゲート電極下方にかけてチャネル生成用ゲー
トが形成されることによりチャネル生成領域が形成され
ている場合には、2組の前記ゲート電極にそれぞれ電圧
を独立的に制御して印加するとともにソース領域及びド
レイン領域が逆に形成されるようにこれら領域に電圧を
印加することにより、前記メモリセルを2組のメモリセ
ルのごとくに独立して制御することができる。また、上
記半導体記憶素子をEEPROMとして用いた際にはチ
ャネル生成用ゲートに印加する電圧を制御することがで
きるため、メモリ消去用の電極としても用いることがで
きる。
【0029】さらに、上記記載の半導体記憶素子におい
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されている場合には、2組
の前記ゲート電極にそれぞれ電圧を独立的に制御して印
加するとともにソース領域及びドレイン領域が逆に形成
されるようにこれら領域に電圧を印加することにより、
前記メモリセルを2組のメモリセルのごとくに独立して
制御することができる。従って、全体のセル面積を縮小
することができ、情報の記憶量の増大を実現させて集積
度を向上させることが可能となる。
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されている場合には、2組
の前記ゲート電極にそれぞれ電圧を独立的に制御して印
加するとともにソース領域及びドレイン領域が逆に形成
されるようにこれら領域に電圧を印加することにより、
前記メモリセルを2組のメモリセルのごとくに独立して
制御することができる。従って、全体のセル面積を縮小
することができ、情報の記憶量の増大を実現させて集積
度を向上させることが可能となる。
【図1】(a)〜(d)は本発明に係る半導体記憶素子
の一実施例の製造工程を示す模式的断面図である。
の一実施例の製造工程を示す模式的断面図である。
【図2】本発明に係る半導体記憶素子の別の実施例を示
す模式的断面図である。
す模式的断面図である。
【図3】従来の半導体記憶素子を示す模式的断面図であ
る。
る。
10、25 半導体記憶素子 11 半導体基板 14 チャネル生成用ゲート 16a、16b フローティングゲート 18a、18b コントロールゲート 21 チャネル生成領域
Claims (3)
- 【請求項1】 トランジスタによってメモリセルが形成
された半導体記憶素子において、前記トランジスタのゲ
ート電極が2組に分割されるとともに、半導体基板表面
層であって2組の前記ゲート電極の間にチャネル生成領
域が形成されていることを特徴とする半導体記憶素子。 - 【請求項2】 半導体基板表面上方であって一方のゲー
ト電極下方から他方のゲート電極下方にかけてチャネル
生成用ゲートが形成されることによりチャネル生成領域
が形成されている請求項1記載の半導体記憶素子。 - 【請求項3】 半導体基板表面層であって一方のゲート
電極下方から他方のゲート電極下方にかけて不純物がド
ーピングされたチャネル生成領域が形成されている請求
項1記載の半導体記憶素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24066891A JPH0582793A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24066891A JPH0582793A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0582793A true JPH0582793A (ja) | 1993-04-02 |
Family
ID=17062929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24066891A Pending JPH0582793A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0582793A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6507326B2 (en) | 1996-07-10 | 2003-01-14 | Nikon Corporation | Color-projection apparatus operable to project a high-contrast image with minimal change in the state or phase of polarization of light flux |
JP2003031700A (ja) * | 2001-07-12 | 2003-01-31 | Sony Corp | 不揮発性半導体記憶装置、その動作方法および製造方法 |
WO2006059361A1 (ja) * | 2004-11-30 | 2006-06-08 | Spansion Llc | 不揮発性記憶装置、およびその製造方法 |
KR100912517B1 (ko) * | 2007-06-29 | 2009-08-18 | 스펜션 엘엘씨 | 비휘발성 메모리 디바이스 및 그 제조 방법 |
-
1991
- 1991-09-20 JP JP24066891A patent/JPH0582793A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6507326B2 (en) | 1996-07-10 | 2003-01-14 | Nikon Corporation | Color-projection apparatus operable to project a high-contrast image with minimal change in the state or phase of polarization of light flux |
JP2003031700A (ja) * | 2001-07-12 | 2003-01-31 | Sony Corp | 不揮発性半導体記憶装置、その動作方法および製造方法 |
WO2006059361A1 (ja) * | 2004-11-30 | 2006-06-08 | Spansion Llc | 不揮発性記憶装置、およびその製造方法 |
GB2436234A (en) * | 2004-11-30 | 2007-09-19 | Spansion Llc | Nonvolatile storage and its manufacturing method |
US7307879B2 (en) | 2004-11-30 | 2007-12-11 | Spansion Llc | Nonvolatile memory device, and its manufacturing method |
JPWO2006059361A1 (ja) * | 2004-11-30 | 2008-06-05 | スパンション エルエルシー | 不揮発性記憶装置、およびその製造方法 |
GB2436234B (en) * | 2004-11-30 | 2010-04-28 | Spansion Llc | Nonvolatile memory device and its manufacturing method |
JP4794462B2 (ja) * | 2004-11-30 | 2011-10-19 | スパンション エルエルシー | 不揮発性記憶装置、およびその製造方法 |
KR100912517B1 (ko) * | 2007-06-29 | 2009-08-18 | 스펜션 엘엘씨 | 비휘발성 메모리 디바이스 및 그 제조 방법 |
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