JPH09116119A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09116119A JPH09116119A JP7291978A JP29197895A JPH09116119A JP H09116119 A JPH09116119 A JP H09116119A JP 7291978 A JP7291978 A JP 7291978A JP 29197895 A JP29197895 A JP 29197895A JP H09116119 A JPH09116119 A JP H09116119A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 一つのメモリセルに2ビットのデータを記憶
させ且つメモリセル面積を縮小させて、ビット当たりの
単価を大幅に低減させる。 【解決手段】 制御ゲートとしての多結晶Si膜43の
うちでワード線としてのAl膜56の延在方向における
両側に、一対の浮遊ゲートとしての多結晶Si膜46、
47が設けられており、その側方にソース/ドレイン拡
散層53、54が設けられている。一つのメモリセル3
3b中の一対のメモリトランジスタ35、36の各々に
対して独立に書込み及び読出しを行うことが可能であ
り、且つ、所謂コンタクトレス型のメモリセル構成を実
現することができる。
させ且つメモリセル面積を縮小させて、ビット当たりの
単価を大幅に低減させる。 【解決手段】 制御ゲートとしての多結晶Si膜43の
うちでワード線としてのAl膜56の延在方向における
両側に、一対の浮遊ゲートとしての多結晶Si膜46、
47が設けられており、その側方にソース/ドレイン拡
散層53、54が設けられている。一つのメモリセル3
3b中の一対のメモリトランジスタ35、36の各々に
対して独立に書込み及び読出しを行うことが可能であ
り、且つ、所謂コンタクトレス型のメモリセル構成を実
現することができる。
Description
【0001】
【発明の属する技術分野】本願の発明は、メモリセルが
選択トランジスタとメモリトランジスタとを有している
不揮発性半導体記憶装置に関するものである。
選択トランジスタとメモリトランジスタとを有している
不揮発性半導体記憶装置に関するものである。
【0002】
【従来の技術】近年における携帯用情報端末機器等の普
及及び発展に伴って、その外部記憶装置としてのメモリ
カード等を製造するために、大容量のEEPROM等の
不揮発性半導体記憶装置の必要性が高まってきている。
しかも、ビット当たりの単価を低減させることが求めら
れており、且つ、特に携帯用機器では消費電力を低減さ
せるために低電圧での動作が必要とされている。そし
て、この様な要望に対応するために、近年、所謂仮想接
地線型のメモリセル構成が注目されている。
及及び発展に伴って、その外部記憶装置としてのメモリ
カード等を製造するために、大容量のEEPROM等の
不揮発性半導体記憶装置の必要性が高まってきている。
しかも、ビット当たりの単価を低減させることが求めら
れており、且つ、特に携帯用機器では消費電力を低減さ
せるために低電圧での動作が必要とされている。そし
て、この様な要望に対応するために、近年、所謂仮想接
地線型のメモリセル構成が注目されている。
【0003】図5は、メモリセル構成が仮想接地線型で
且つメモリセルが選択トランジスタとメモリトランジス
タとを有しているEEPROMの一従来例の等価回路を
示している。この一従来例の等価回路では、ビット線/
ソース線になる配線11a〜11dと制御ゲートになる
ワード線12a、12bとが格子状に配列されており、
配線11a〜11d同士の間にメモリセル13a〜13
fが行列状に配置されている。
且つメモリセルが選択トランジスタとメモリトランジス
タとを有しているEEPROMの一従来例の等価回路を
示している。この一従来例の等価回路では、ビット線/
ソース線になる配線11a〜11dと制御ゲートになる
ワード線12a、12bとが格子状に配列されており、
配線11a〜11d同士の間にメモリセル13a〜13
fが行列状に配置されている。
【0004】また、この一従来例の等価回路では、各メ
モリセル13a〜13fにおいて、選択トランジスタ1
4とメモリトランジスタ15とが直列に接続されてお
り、選択トランジスタ14は制御ゲートであるワード線
12a、12bのみをゲート電極にし、メモリトランジ
スタ15は制御ゲートであるワード線12a、12bと
浮遊ゲート16とをゲート電極にしている。
モリセル13a〜13fにおいて、選択トランジスタ1
4とメモリトランジスタ15とが直列に接続されてお
り、選択トランジスタ14は制御ゲートであるワード線
12a、12bのみをゲート電極にし、メモリトランジ
スタ15は制御ゲートであるワード線12a、12bと
浮遊ゲート16とをゲート電極にしている。
【0005】この様に各メモリセル13a〜13fがメ
モリトランジスタ15の他に選択トランジスタ14をも
有しているのは、低電圧動作のためにメモリトランジス
タ15の閾値電圧を低めに設定した場合、消去状態のメ
モリセル13a〜13fにおけるメモリトランジスタ1
5の閾値電圧が負になる可能性があるからである。
モリトランジスタ15の他に選択トランジスタ14をも
有しているのは、低電圧動作のためにメモリトランジス
タ15の閾値電圧を低めに設定した場合、消去状態のメ
モリセル13a〜13fにおけるメモリトランジスタ1
5の閾値電圧が負になる可能性があるからである。
【0006】つまり、選択されていないメモリセル13
a〜13fでもチャネルリーク電流が流れ、同じビット
線に接続されている他のメモリセル13a〜13fから
記憶データを読出す際に誤動作を生じるおそれがあるの
で、その様なチャネルリーク電流が流れることを選択ト
ランジスタ14によって防止するためである。
a〜13fでもチャネルリーク電流が流れ、同じビット
線に接続されている他のメモリセル13a〜13fから
記憶データを読出す際に誤動作を生じるおそれがあるの
で、その様なチャネルリーク電流が流れることを選択ト
ランジスタ14によって防止するためである。
【0007】以上の様な一従来例の等価回路の例えばメ
モリセル13bにデータを書込む場合は、ワード線12
aのみを例えば12Vの高電位にし、その他の総てのワ
ード線12bを接地する。そして、メモリセル13bの
ドレインに接続されている配線11c及び図5中でそれ
よりも右側の総ての配線11dを5Vにし、図5中で残
りの左側の総ての配線11a、11bを接地する。この
結果、メモリセル13bにのみ電流が流れ、ホットエレ
クトロン注入によってデータが書込まれる。
モリセル13bにデータを書込む場合は、ワード線12
aのみを例えば12Vの高電位にし、その他の総てのワ
ード線12bを接地する。そして、メモリセル13bの
ドレインに接続されている配線11c及び図5中でそれ
よりも右側の総ての配線11dを5Vにし、図5中で残
りの左側の総ての配線11a、11bを接地する。この
結果、メモリセル13bにのみ電流が流れ、ホットエレ
クトロン注入によってデータが書込まれる。
【0008】一方、同じメモリセル13bからデータを
読出す場合は、ワード線12aのみを例えば5Vにし、
その他の総てのワード線12bを接地する。そして、メ
モリセル13bのドレインに接続されている配線11c
及び図5中でそれよりも右側の総ての配線11dを2V
にしてから浮遊状態にし、図5中で残りの左側の総ての
配線11a、11bを接地する。
読出す場合は、ワード線12aのみを例えば5Vにし、
その他の総てのワード線12bを接地する。そして、メ
モリセル13bのドレインに接続されている配線11c
及び図5中でそれよりも右側の総ての配線11dを2V
にしてから浮遊状態にし、図5中で残りの左側の総ての
配線11a、11bを接地する。
【0009】この場合、メモリセル13bが消去状態で
あれば、メモリセル13bを介して配線11cが配線1
1bへ電荷を放出するので、配線11cの電位が2Vと
0Vとの中間電位へ低下した時点にその電位低下を検出
することによって、データが読出される。
あれば、メモリセル13bを介して配線11cが配線1
1bへ電荷を放出するので、配線11cの電位が2Vと
0Vとの中間電位へ低下した時点にその電位低下を検出
することによって、データが読出される。
【0010】図4は、図5に示した等価回路を有する一
従来例の構造を示している。この一従来例の構造では、
素子分離領域に形成されたソース/ドレイン拡散層2
1、22が配線11a〜11dになっており、素子活性
領域上の途中から素子分離領域上の途中にまで設けられ
ている多結晶Si膜23等の導電膜が浮遊ゲート16に
なっている。
従来例の構造を示している。この一従来例の構造では、
素子分離領域に形成されたソース/ドレイン拡散層2
1、22が配線11a〜11dになっており、素子活性
領域上の途中から素子分離領域上の途中にまで設けられ
ている多結晶Si膜23等の導電膜が浮遊ゲート16に
なっている。
【0011】また、多結晶Si膜23が設けられていな
い素子活性領域上及び素子分離領域上と多結晶Si膜2
3上とを延在している多結晶Si膜24等の導電膜がワ
ード線12a、12bになっている。
い素子活性領域上及び素子分離領域上と多結晶Si膜2
3上とを延在している多結晶Si膜24等の導電膜がワ
ード線12a、12bになっている。
【0012】この様な一従来例の構造では、選択トラン
ジスタ14とメモリトランジスタ15とでワード線12
a、12bを共有することによって、一つのメモリセル
13a〜13f内に選択トランジスタ14とメモリトラ
ンジスタ15とを設けることによるメモリセル13a〜
13fの面積の増大を抑制して、ビット当たりの単価を
低減させている。
ジスタ14とメモリトランジスタ15とでワード線12
a、12bを共有することによって、一つのメモリセル
13a〜13f内に選択トランジスタ14とメモリトラ
ンジスタ15とを設けることによるメモリセル13a〜
13fの面積の増大を抑制して、ビット当たりの単価を
低減させている。
【0013】また、この一従来例の構造では、ソース/
ドレイン拡散層21、22で配線11a〜11dを形成
して所謂コンタクトレス型のメモリセル構成を実現し、
メモリセル13a〜13fの面積を縮小させることによ
っても、ビット当たりの単価を低減させている。
ドレイン拡散層21、22で配線11a〜11dを形成
して所謂コンタクトレス型のメモリセル構成を実現し、
メモリセル13a〜13fの面積を縮小させることによ
っても、ビット当たりの単価を低減させている。
【0014】
【発明が解決しようとする課題】しかし、図4、5に示
した一従来例では、一つのメモリセル13a〜13fに
1ビットのデータしか記憶させることができないので、
ビット当たりの単価の大幅な低減が困難であった。
した一従来例では、一つのメモリセル13a〜13fに
1ビットのデータしか記憶させることができないので、
ビット当たりの単価の大幅な低減が困難であった。
【0015】また、図4からも明らかな様に、配線11
a〜11dになっているソース/ドレイン拡散層21、
22と浮遊ゲート16になっている多結晶Si膜23と
の間の合わせずれによって、選択トランジスタ14のゲ
ート長25及びメモリトランジスタ15のゲート長26
がばらつく。
a〜11dになっているソース/ドレイン拡散層21、
22と浮遊ゲート16になっている多結晶Si膜23と
の間の合わせずれによって、選択トランジスタ14のゲ
ート長25及びメモリトランジスタ15のゲート長26
がばらつく。
【0016】このため、選択トランジスタ14及びメモ
リトランジスタ15におけるソース/ドレイン間のパン
チスルーを防止し得る最小寸法を確保するために、ゲー
ト長25、26に合わせ余裕を確保しておく必要があ
り、その分だけメモリセル13a〜13fの面積が増大
して、このことによっても、ビット当たりの単価を低減
させることが困難であった。
リトランジスタ15におけるソース/ドレイン間のパン
チスルーを防止し得る最小寸法を確保するために、ゲー
ト長25、26に合わせ余裕を確保しておく必要があ
り、その分だけメモリセル13a〜13fの面積が増大
して、このことによっても、ビット当たりの単価を低減
させることが困難であった。
【0017】
【課題を解決するための手段】請求項1の不揮発性半導
体記憶装置は、制御ゲートのうちでワード線の延在方向
における両側に一対の浮遊ゲートが設けられており、半
導体基板のうちで前記浮遊ゲートの前記制御ゲートとは
反対側にソース/ドレイン拡散層が設けられていること
を特徴としている。
体記憶装置は、制御ゲートのうちでワード線の延在方向
における両側に一対の浮遊ゲートが設けられており、半
導体基板のうちで前記浮遊ゲートの前記制御ゲートとは
反対側にソース/ドレイン拡散層が設けられていること
を特徴としている。
【0018】請求項2の不揮発性半導体記憶装置は、請
求項1の不揮発性半導体記憶装置において、前記ソース
/ドレイン拡散層と前記浮遊ゲートとがそれらの一部同
士で重畳していることを特徴としている。
求項1の不揮発性半導体記憶装置において、前記ソース
/ドレイン拡散層と前記浮遊ゲートとがそれらの一部同
士で重畳していることを特徴としている。
【0019】請求項3の不揮発性半導体記憶装置は、請
求項1の不揮発性半導体記憶装置において、前記制御ゲ
ートと前記ワード線とが互いに異なる層の導電膜で形成
されていることを特徴としている。
求項1の不揮発性半導体記憶装置において、前記制御ゲ
ートと前記ワード線とが互いに異なる層の導電膜で形成
されていることを特徴としている。
【0020】請求項4の不揮発性半導体記憶装置は、請
求項1の不揮発性半導体記憶装置において、前記制御ゲ
ートが前記一対の浮遊ゲート同士の間を埋めると共にこ
れら一対の浮遊ゲートの上面を覆っていることを特徴と
している。
求項1の不揮発性半導体記憶装置において、前記制御ゲ
ートが前記一対の浮遊ゲート同士の間を埋めると共にこ
れら一対の浮遊ゲートの上面を覆っていることを特徴と
している。
【0021】請求項1の不揮発性半導体記憶装置では、
制御ゲートによって選択トランジスタが形成され、制御
ゲート及び一つの浮遊ゲートによって一つのメモリトラ
ンジスタが形成されるが、メモリセルの選択に際してソ
ース/ドレインを入れ替えることによって、一つのメモ
リセル中の一対のメモリトランジスタの各々に対して独
立に書込み及び読出しを行うことができて、一つのメモ
リセルに2ビットのデータを記憶することが可能であ
る。
制御ゲートによって選択トランジスタが形成され、制御
ゲート及び一つの浮遊ゲートによって一つのメモリトラ
ンジスタが形成されるが、メモリセルの選択に際してソ
ース/ドレインを入れ替えることによって、一つのメモ
リセル中の一対のメモリトランジスタの各々に対して独
立に書込み及び読出しを行うことができて、一つのメモ
リセルに2ビットのデータを記憶することが可能であ
る。
【0022】しかも、ワード線の延在方向とチャネル長
方向とが同じ方向であるので、ワード線の延在方向と交
わる方向へソース/ドレイン拡散層をそのまま延在させ
ることによって、これらのソース/ドレイン拡散層をソ
ース線及びビット線として用いることができる。このた
め、所謂コンタクトレス型のメモリセル構成を実現する
ことができてメモリセル面積を縮小させることができ
る。
方向とが同じ方向であるので、ワード線の延在方向と交
わる方向へソース/ドレイン拡散層をそのまま延在させ
ることによって、これらのソース/ドレイン拡散層をソ
ース線及びビット線として用いることができる。このた
め、所謂コンタクトレス型のメモリセル構成を実現する
ことができてメモリセル面積を縮小させることができ
る。
【0023】請求項2の不揮発性半導体記憶装置では、
ソース/ドレイン拡散層と浮遊ゲートとがそれらの一部
同士で重畳しているので、これらのソース/ドレイン拡
散層と浮遊ゲートとの間に結合容量が形成されている。
このため、読出し時にソース/ドレイン拡散層に印加さ
れた電位によって浮遊ゲートの電位も変動して、読出し
時における選択トランジスタに対するメモリトランジス
タによるオフセット抵抗が低い。
ソース/ドレイン拡散層と浮遊ゲートとがそれらの一部
同士で重畳しているので、これらのソース/ドレイン拡
散層と浮遊ゲートとの間に結合容量が形成されている。
このため、読出し時にソース/ドレイン拡散層に印加さ
れた電位によって浮遊ゲートの電位も変動して、読出し
時における選択トランジスタに対するメモリトランジス
タによるオフセット抵抗が低い。
【0024】請求項3の不揮発性半導体記憶装置では、
制御ゲートとワード線とが互いに異なる層の導電膜で形
成されているので、制御ゲートのうちでワード線の延在
方向における両側に一対の浮遊ゲートが設けられている
にも拘らず、制御ゲートを形成した後で且つワード線を
形成する前に、制御ゲートの側面にこの制御ゲートに対
して自己整合的に側壁状の浮遊ゲートを形成することが
できる。このため、選択トランジスタ及びメモリトラン
ジスタのゲート長に合わせ余裕を確保しておく必要がな
い。
制御ゲートとワード線とが互いに異なる層の導電膜で形
成されているので、制御ゲートのうちでワード線の延在
方向における両側に一対の浮遊ゲートが設けられている
にも拘らず、制御ゲートを形成した後で且つワード線を
形成する前に、制御ゲートの側面にこの制御ゲートに対
して自己整合的に側壁状の浮遊ゲートを形成することが
できる。このため、選択トランジスタ及びメモリトラン
ジスタのゲート長に合わせ余裕を確保しておく必要がな
い。
【0025】また、制御ゲートとワード線とが互いに異
なる層の導電膜で形成されているので、ゲートに対して
自己整合的にソース/ドレイン拡散層を形成する場合で
も、浮遊ゲートまでを形成した後にソース/ドレイン拡
散層を形成することができる。このため、ソース/ドレ
イン拡散層を形成するための熱処理の後にワード線を形
成することができて、ゲートに対して自己整合的にソー
ス/ドレイン拡散層を形成する場合でも、金属膜でワー
ド線を形成することができる。
なる層の導電膜で形成されているので、ゲートに対して
自己整合的にソース/ドレイン拡散層を形成する場合で
も、浮遊ゲートまでを形成した後にソース/ドレイン拡
散層を形成することができる。このため、ソース/ドレ
イン拡散層を形成するための熱処理の後にワード線を形
成することができて、ゲートに対して自己整合的にソー
ス/ドレイン拡散層を形成する場合でも、金属膜でワー
ド線を形成することができる。
【0026】請求項4の不揮発性半導体記憶装置では、
浮遊ゲートがその側面のみならず上面においても制御ゲ
ートと対向しているので、浮遊ゲートと制御ゲートとの
結合係数が大きい。また、制御ゲートとワード線とを同
一層の導電膜で形成することができる。
浮遊ゲートがその側面のみならず上面においても制御ゲ
ートと対向しているので、浮遊ゲートと制御ゲートとの
結合係数が大きい。また、制御ゲートとワード線とを同
一層の導電膜で形成することができる。
【0027】
【発明の実施の形態】以下、EEPROMに適用した本
願の発明の第1及び第2具体例を、図1〜3を参照しな
がら説明する。図3が、第1及び第2具体例のメモリセ
ルに共通の等価回路を示している。この第1及び第2具
体例の等価回路では、ビット線/ソース線になる配線3
1a〜31dと制御ゲートになるワード線32a、32
bとが格子状に配列されており、配線31a〜31d同
士の間にメモリセル33a〜33fが行列状に配置され
ている。
願の発明の第1及び第2具体例を、図1〜3を参照しな
がら説明する。図3が、第1及び第2具体例のメモリセ
ルに共通の等価回路を示している。この第1及び第2具
体例の等価回路では、ビット線/ソース線になる配線3
1a〜31dと制御ゲートになるワード線32a、32
bとが格子状に配列されており、配線31a〜31d同
士の間にメモリセル33a〜33fが行列状に配置され
ている。
【0028】また、この第1及び第2具体例の等価回路
では、各メモリセル33a〜33fにおいて、選択トラ
ンジスタ34とその両側のメモリトランジスタ35、3
6とが直列に接続されており、選択トランジスタ34は
制御ゲートであるワード線32a、32bのみをゲート
電極にし、メモリトランジスタ35、36は制御ゲート
であるワード線32a、32bと浮遊ゲート37、38
とをゲート電極にしている。
では、各メモリセル33a〜33fにおいて、選択トラ
ンジスタ34とその両側のメモリトランジスタ35、3
6とが直列に接続されており、選択トランジスタ34は
制御ゲートであるワード線32a、32bのみをゲート
電極にし、メモリトランジスタ35、36は制御ゲート
であるワード線32a、32bと浮遊ゲート37、38
とをゲート電極にしている。
【0029】ところで、メモリトランジスタ35、36
の浮遊ゲート37、38に電子が注入されると、メモリ
トランジスタ35、36の閾値電圧が上昇して、これら
のメモリトランジスタ35、36は選択トランジスタ3
4のオフセット抵抗として作用する。
の浮遊ゲート37、38に電子が注入されると、メモリ
トランジスタ35、36の閾値電圧が上昇して、これら
のメモリトランジスタ35、36は選択トランジスタ3
4のオフセット抵抗として作用する。
【0030】しかし、トランジスタのソースまたはドレ
インの何れか一方にオフセット抵抗が付加されている
と、ドレインにオフセット抵抗が付加されている場合よ
りもソースにオフセット抵抗が付加されている場合の方
が電流駆動能力がはるかに減少することが知られてい
る。
インの何れか一方にオフセット抵抗が付加されている
と、ドレインにオフセット抵抗が付加されている場合よ
りもソースにオフセット抵抗が付加されている場合の方
が電流駆動能力がはるかに減少することが知られてい
る。
【0031】これは、ソース側のオフセット抵抗は基板
バイアス効果を生じさせて閾値電圧を上昇させるのに対
して、ドレイン近傍では空乏層が延びるのでドレイン近
傍のポテンシャルがドレインからの電界に支配されてオ
フセット抵抗の影響を受けにくいこと等による。
バイアス効果を生じさせて閾値電圧を上昇させるのに対
して、ドレイン近傍では空乏層が延びるのでドレイン近
傍のポテンシャルがドレインからの電界に支配されてオ
フセット抵抗の影響を受けにくいこと等による。
【0032】従って、メモリトランジスタ35、36の
ゲート長を適当に調節しておけば、オフセット抵抗とし
て作用するメモリトランジスタ35、36が選択トラン
ジスタ34のドレイン側に位置する場合には電流が流れ
てソース側に位置する場合には電流が流れない様にする
ことが可能である。
ゲート長を適当に調節しておけば、オフセット抵抗とし
て作用するメモリトランジスタ35、36が選択トラン
ジスタ34のドレイン側に位置する場合には電流が流れ
てソース側に位置する場合には電流が流れない様にする
ことが可能である。
【0033】本願の発明は、以上の様なトランジスタの
非対称な性質を利用しており、一つのメモリセル33a
〜33f中に一対のメモリトランジスタ35、36を設
け、各々のメモリトランジスタ35、36に対して独立
に書込み及び読出しを行うことができる様にして、一つ
のメモリセル33a〜33fに2ビットのデータを記憶
することができる様にしている。
非対称な性質を利用しており、一つのメモリセル33a
〜33f中に一対のメモリトランジスタ35、36を設
け、各々のメモリトランジスタ35、36に対して独立
に書込み及び読出しを行うことができる様にして、一つ
のメモリセル33a〜33fに2ビットのデータを記憶
することができる様にしている。
【0034】即ち、図3に示した第1及び第2具体例の
等価回路の例えばメモリセル33b中の一方のメモリト
ランジスタ35にデータを書込む場合は、メモリセル3
3bのドレインに接続されている配線31b及び図3中
でそれよりも左側の総ての配線31aを5Vにし、図3
中で残りの右側の総ての配線31c、31dを接地す
る。そして、ワード線32aのみを例えば12Vの高電
位にし、その他の総てのワード線32bを接地する。
等価回路の例えばメモリセル33b中の一方のメモリト
ランジスタ35にデータを書込む場合は、メモリセル3
3bのドレインに接続されている配線31b及び図3中
でそれよりも左側の総ての配線31aを5Vにし、図3
中で残りの右側の総ての配線31c、31dを接地す
る。そして、ワード線32aのみを例えば12Vの高電
位にし、その他の総てのワード線32bを接地する。
【0035】この結果、メモリセル33bにのみ電流が
流れ、そのドレイン近傍の高電界領域でホットエレクト
ロンが発生する。このため、メモリトランジスタ35の
浮遊ゲート37にのみ選択的に電子が注入されて、デー
タが書込まれる。
流れ、そのドレイン近傍の高電界領域でホットエレクト
ロンが発生する。このため、メモリトランジスタ35の
浮遊ゲート37にのみ選択的に電子が注入されて、デー
タが書込まれる。
【0036】一方、同じメモリセル33b中のメモリト
ランジスタ35からデータを読出す場合は、メモリセル
33bのドレインに接続されている配線31c及び図3
中でそれよりも右側の総ての配線31dを2Vにしてか
ら浮遊状態にし、図3中で残りの左側の総ての配線31
a、31bを接地する。そして、ワード線32aのみを
例えば5Vにし、その他の総てのワード線32bを接地
する。
ランジスタ35からデータを読出す場合は、メモリセル
33bのドレインに接続されている配線31c及び図3
中でそれよりも右側の総ての配線31dを2Vにしてか
ら浮遊状態にし、図3中で残りの左側の総ての配線31
a、31bを接地する。そして、ワード線32aのみを
例えば5Vにし、その他の総てのワード線32bを接地
する。
【0037】この場合、既述の様にメモリトランジスタ
35、36のゲート長を適当に調節しておけば、メモリ
トランジスタ36の状態に関係なく、メモリトランジス
タ35の状態のみでメモリセル33bを流れる電流のオ
ン/オフが決定されるので、配線31cの電位が2Vと
0Vとの中間電位へ低下した時点にその電位低下を検出
することによって、メモリトランジスタ35のデータを
読出すことができる。
35、36のゲート長を適当に調節しておけば、メモリ
トランジスタ36の状態に関係なく、メモリトランジス
タ35の状態のみでメモリセル33bを流れる電流のオ
ン/オフが決定されるので、配線31cの電位が2Vと
0Vとの中間電位へ低下した時点にその電位低下を検出
することによって、メモリトランジスタ35のデータを
読出すことができる。
【0038】また、各メモリセル33a〜33fの浮遊
ゲート37、38とソース/ドレイン拡散層との間に適
当な結合容量を形成しておけば、更に効率的な読出しが
可能である。即ち、上述の場合と同様にメモリトランジ
スタ35からデータを読出す際に、ワード線32aとの
容量結合のみならず配線31cとの容量結合によっても
メモリトランジスタ36の浮遊ゲート38の電位が上昇
して、このメモリトランジスタ36によるオフセット抵
抗が低減するためである。
ゲート37、38とソース/ドレイン拡散層との間に適
当な結合容量を形成しておけば、更に効率的な読出しが
可能である。即ち、上述の場合と同様にメモリトランジ
スタ35からデータを読出す際に、ワード線32aとの
容量結合のみならず配線31cとの容量結合によっても
メモリトランジスタ36の浮遊ゲート38の電位が上昇
して、このメモリトランジスタ36によるオフセット抵
抗が低減するためである。
【0039】図1は、図3に示した等価回路を有する第
1具体例の製造方法を示している。この第1具体例を製
造するためには、図1(a)に示す様に、Si基板41
の表面に選択トランジスタ34のゲート酸化膜としての
SiO2 膜42を形成し、このSiO2 膜42上の多結
晶Si膜43とSiO2 膜42とを図面の紙面に垂直に
延在する縞状のパターンに加工する。
1具体例の製造方法を示している。この第1具体例を製
造するためには、図1(a)に示す様に、Si基板41
の表面に選択トランジスタ34のゲート酸化膜としての
SiO2 膜42を形成し、このSiO2 膜42上の多結
晶Si膜43とSiO2 膜42とを図面の紙面に垂直に
延在する縞状のパターンに加工する。
【0040】そして、Si基板41及び多結晶Si膜4
3の表面を熱酸化して、Si基板41の表面のトンネル
用のSiO2 膜44と多結晶Si膜43の表面の容量結
合用のSiO2 膜45とを同時に形成する。
3の表面を熱酸化して、Si基板41の表面のトンネル
用のSiO2 膜44と多結晶Si膜43の表面の容量結
合用のSiO2 膜45とを同時に形成する。
【0041】次に、図1(b)に示す様に、燐を添加し
た多結晶Si膜をCVD法で全面に堆積させ、この多結
晶Si膜の全面をエッチバックすることによって、Si
O2膜45を介して多結晶Si膜43の両側面に、この
多結晶Si膜43に対して自己整合的に、多結晶Si膜
46、47から成る側壁を形成する。
た多結晶Si膜をCVD法で全面に堆積させ、この多結
晶Si膜の全面をエッチバックすることによって、Si
O2膜45を介して多結晶Si膜43の両側面に、この
多結晶Si膜43に対して自己整合的に、多結晶Si膜
46、47から成る側壁を形成する。
【0042】次に、図1(c)に示す様に、多結晶Si
膜43、46、47及びSiO2 膜45をマスクにして
Si基板41に砒素をイオン注入し、更に適当な時間の
熱処理を行って、多結晶Si膜46、47の一部との重
畳領域51、52を有するソース/ドレイン拡散層5
3、54を、多結晶Si膜43、46、47に対して自
己整合的に形成する。
膜43、46、47及びSiO2 膜45をマスクにして
Si基板41に砒素をイオン注入し、更に適当な時間の
熱処理を行って、多結晶Si膜46、47の一部との重
畳領域51、52を有するソース/ドレイン拡散層5
3、54を、多結晶Si膜43、46、47に対して自
己整合的に形成する。
【0043】その後、CVD法でSiO2 膜55を全面
に堆積させ、SiO2 膜55、45の全面に対してエッ
チバックまたは研磨を行って、多結晶Si膜43の上面
のみを露出させる。
に堆積させ、SiO2 膜55、45の全面に対してエッ
チバックまたは研磨を行って、多結晶Si膜43の上面
のみを露出させる。
【0044】次に、図1(d)に示す様に、Al膜56
を全面に堆積させ、多結晶Si膜43、46、47及び
ソース/ドレイン拡散層53、54と垂直に延在する縞
状のパターンにAl膜56を加工する。なお、Al膜5
6の代わりに高融点金属膜等を用いてもよい。そして、
Al膜56のパターニングに用いたマスクをそのまま用
いて、更に多結晶Si膜43、46、47及びSiO2
膜45を図面の紙面に垂直な方向で分離する加工を行
う。
を全面に堆積させ、多結晶Si膜43、46、47及び
ソース/ドレイン拡散層53、54と垂直に延在する縞
状のパターンにAl膜56を加工する。なお、Al膜5
6の代わりに高融点金属膜等を用いてもよい。そして、
Al膜56のパターニングに用いたマスクをそのまま用
いて、更に多結晶Si膜43、46、47及びSiO2
膜45を図面の紙面に垂直な方向で分離する加工を行
う。
【0045】以上の様にして形成した第1具体例のメモ
リセル33a〜33fは、図3に示した等価回路を実現
している。また、多結晶Si膜46、47とソース/ド
レイン拡散層53、54との一部同士が重畳領域51、
52を有しているので、これらの間に既述の結合容量が
形成されている。
リセル33a〜33fは、図3に示した等価回路を実現
している。また、多結晶Si膜46、47とソース/ド
レイン拡散層53、54との一部同士が重畳領域51、
52を有しているので、これらの間に既述の結合容量が
形成されている。
【0046】図2は、図3に示した等価回路を有する第
2具体例の製造方法を示している。この第2具体例を製
造するためには、図2(a)に示す様に、Si基板61
上の全面に、燐を添加したSiO2 膜62を堆積させ、
このSiO2 膜62を図面の紙面に垂直に延在する縞状
のパターンに加工する。
2具体例の製造方法を示している。この第2具体例を製
造するためには、図2(a)に示す様に、Si基板61
上の全面に、燐を添加したSiO2 膜62を堆積させ、
このSiO2 膜62を図面の紙面に垂直に延在する縞状
のパターンに加工する。
【0047】そして、SiO2 膜62からSi基板61
へ燐を拡散させて、SiO2 膜62の幅よりも広い幅を
有するソース/ドレイン拡散層63、64をSiO2 膜
62に対して自己整合的に形成する。
へ燐を拡散させて、SiO2 膜62の幅よりも広い幅を
有するソース/ドレイン拡散層63、64をSiO2 膜
62に対して自己整合的に形成する。
【0048】次に、図2(b)に示す様に、熱酸化によ
ってSi基板61の表面にトンネル用のSiO2 膜65
を形成する。その後、不純物を添加していない多結晶S
i膜をCVD法で全面に堆積させ、この多結晶Si膜の
全面をエッチバックすることによって、SiO2 膜65
の両側面に、このSiO2 膜65に対して自己整合的
に、多結晶Si膜66、67から成る側壁を形成する。
ってSi基板61の表面にトンネル用のSiO2 膜65
を形成する。その後、不純物を添加していない多結晶S
i膜をCVD法で全面に堆積させ、この多結晶Si膜の
全面をエッチバックすることによって、SiO2 膜65
の両側面に、このSiO2 膜65に対して自己整合的
に、多結晶Si膜66、67から成る側壁を形成する。
【0049】なお、多結晶Si膜66、67から成る側
壁の厚さは、これらの多結晶Si膜66、67とソース
/ドレイン拡散層63、64との一部同士が重畳領域7
1、72を有する様に選定する。また、多結晶Si膜6
6、67へはSiO2 膜62から燐を拡散させる。
壁の厚さは、これらの多結晶Si膜66、67とソース
/ドレイン拡散層63、64との一部同士が重畳領域7
1、72を有する様に選定する。また、多結晶Si膜6
6、67へはSiO2 膜62から燐を拡散させる。
【0050】次に、図2(c)に示す様に、容量結合用
絶縁膜及び選択トランジスタ34のゲート絶縁膜とし
て、SiO2 膜とSiN膜との積層膜であるON膜73
を全面に形成する。
絶縁膜及び選択トランジスタ34のゲート絶縁膜とし
て、SiO2 膜とSiN膜との積層膜であるON膜73
を全面に形成する。
【0051】その後、多結晶Si膜74を全面に堆積さ
せ、SiO2 膜62、多結晶Si膜66、67及びソー
ス/ドレイン拡散層63、64と垂直に延在する縞状の
パターンに多結晶Si膜74を加工する。なお、多結晶
Si膜74の代わりにAl膜や高融点金属膜等を用いて
もよい。そして、多結晶Si膜74のパターニングに用
いたマスクをそのまま用いて、更に多結晶Si膜66、
67及びSiO2 膜62を図面の紙面に垂直な方向で分
離する加工を行う。
せ、SiO2 膜62、多結晶Si膜66、67及びソー
ス/ドレイン拡散層63、64と垂直に延在する縞状の
パターンに多結晶Si膜74を加工する。なお、多結晶
Si膜74の代わりにAl膜や高融点金属膜等を用いて
もよい。そして、多結晶Si膜74のパターニングに用
いたマスクをそのまま用いて、更に多結晶Si膜66、
67及びSiO2 膜62を図面の紙面に垂直な方向で分
離する加工を行う。
【0052】以上の様にして形成した第2具体例のメモ
リセル33a〜33fは、図3に示した等価回路を実現
している。また、多結晶Si膜66、67とソース/ド
レイン拡散層63、64との一部同士が重畳領域71、
72を有しているので、これらの間に既述の結合容量が
形成されている。なお、この第2具体例では、制御ゲー
トとワード線32a、32bとが共に多結晶Si膜74
で形成されている。
リセル33a〜33fは、図3に示した等価回路を実現
している。また、多結晶Si膜66、67とソース/ド
レイン拡散層63、64との一部同士が重畳領域71、
72を有しているので、これらの間に既述の結合容量が
形成されている。なお、この第2具体例では、制御ゲー
トとワード線32a、32bとが共に多結晶Si膜74
で形成されている。
【0053】なお、以上の第1及び第2具体例はEEP
ROMに本願の発明を適用したものであるが、本願の発
明はEPROMやフラッシュEEPROM等の不揮発性
半導体記憶装置にも適用することができる。
ROMに本願の発明を適用したものであるが、本願の発
明はEPROMやフラッシュEEPROM等の不揮発性
半導体記憶装置にも適用することができる。
【0054】
【発明の効果】請求項1の不揮発性半導体記憶装置で
は、一つのメモリセルに2ビットのデータを記憶させる
ことが可能であり、しかも、所謂コンタクトレス型のメ
モリセル構成を実現することができてメモリセル面積を
縮小させることができるので、ビット当たりの単価を大
幅に低減させることができる。
は、一つのメモリセルに2ビットのデータを記憶させる
ことが可能であり、しかも、所謂コンタクトレス型のメ
モリセル構成を実現することができてメモリセル面積を
縮小させることができるので、ビット当たりの単価を大
幅に低減させることができる。
【0055】請求項2の不揮発性半導体記憶装置では、
読出し時における選択トランジスタに対するメモリトラ
ンジスタによるオフセット抵抗が低いので、読出し時間
が同じでよければ低電圧でも読出しが可能で消費電力が
少なく、消費電力が同じでよければ読出し時間が短くて
高速の読出しが可能である。
読出し時における選択トランジスタに対するメモリトラ
ンジスタによるオフセット抵抗が低いので、読出し時間
が同じでよければ低電圧でも読出しが可能で消費電力が
少なく、消費電力が同じでよければ読出し時間が短くて
高速の読出しが可能である。
【0056】請求項3の不揮発性半導体記憶装置では、
選択トランジスタ及びメモリトランジスタのゲート長に
合わせ余裕を確保しておく必要がないので、メモリセル
面積を更に縮小させることができて、ビット当たりの単
価を更に低減させることができる。また、ゲートに対し
て自己整合的にソース/ドレイン拡散層を形成する場合
でも、金属膜でワード線を形成することができるので、
高速動作が可能である。
選択トランジスタ及びメモリトランジスタのゲート長に
合わせ余裕を確保しておく必要がないので、メモリセル
面積を更に縮小させることができて、ビット当たりの単
価を更に低減させることができる。また、ゲートに対し
て自己整合的にソース/ドレイン拡散層を形成する場合
でも、金属膜でワード線を形成することができるので、
高速動作が可能である。
【0057】請求項4の不揮発性半導体記憶装置では、
浮遊ゲートと制御ゲートとの結合係数が大きいので、動
作時間が同じでよければ低電圧でも動作が可能で消費電
力が少なく、消費電力が同じでよければ動作時間が短く
て高速の動作が可能である。また、制御ゲートとワード
線とを同一層の導電膜で形成することができるので、製
造工程が少なくてよく、このことによってもビット当た
りの単価を更に低減させることができる。
浮遊ゲートと制御ゲートとの結合係数が大きいので、動
作時間が同じでよければ低電圧でも動作が可能で消費電
力が少なく、消費電力が同じでよければ動作時間が短く
て高速の動作が可能である。また、制御ゲートとワード
線とを同一層の導電膜で形成することができるので、製
造工程が少なくてよく、このことによってもビット当た
りの単価を更に低減させることができる。
【図1】本願の発明の第1具体例の製造方法を工程順に
示す側断面図である。
示す側断面図である。
【図2】本願の発明の第2具体例の製造方法を工程順に
示す側断面図である。
示す側断面図である。
【図3】第1及び第2具体例のメモリセルに共通の等価
回路図である。
回路図である。
【図4】本願の発明の一従来例を示す側断面図である。
【図5】一従来例のメモリセルの等価回路図である。
41 Si基板 43 多結晶Si膜 46 多結晶Si膜 47 多結晶Si膜 51 重畳領域 52 重畳領域 53 ソース/ドレイン拡散層 54 ソース/ドレイン拡散層 56 Al膜 61 Si基板 63 ソース/ドレイン拡散層 64 ソース/ドレイン拡散層 66 多結晶Si膜 67 多結晶Si膜 71 重畳領域 72 重畳領域 74 多結晶Si膜
Claims (4)
- 【請求項1】 制御ゲートのうちでワード線の延在方向
における両側に一対の浮遊ゲートが設けられており、 半導体基板のうちで前記浮遊ゲートの前記制御ゲートと
は反対側にソース/ドレイン拡散層が設けられているこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 前記ソース/ドレイン拡散層と前記浮遊
ゲートとがそれらの一部同士で重畳していることを特徴
とする請求項1記載の不揮発性半導体記憶装置。 - 【請求項3】 前記制御ゲートと前記ワード線とが互い
に異なる層の導電膜で形成されていることを特徴とする
請求項1記載の不揮発性半導体記憶装置。 - 【請求項4】 前記制御ゲートが前記一対の浮遊ゲート
同士の間を埋めると共にこれら一対の浮遊ゲートの上面
を覆っていることを特徴とする請求項1記載の不揮発性
半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7291978A JPH09116119A (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7291978A JPH09116119A (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09116119A true JPH09116119A (ja) | 1997-05-02 |
Family
ID=17775936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7291978A Pending JPH09116119A (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09116119A (ja) |
Cited By (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2001351993A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
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JP2005197726A (ja) * | 2003-12-31 | 2005-07-21 | Dongbuanam Semiconductor Inc | 不揮発性メモリー素子の製造方法 |
JP2005197725A (ja) * | 2003-12-31 | 2005-07-21 | Dongbuanam Semiconductor Inc | 不揮発性メモリー素子の製造方法 |
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US7167402B2 (en) | 2003-05-20 | 2007-01-23 | Sharp Kabushiki Kaisha | Semiconductor storage device, redundancy circuit thereof, and portable electronic device |
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