JPH09116119A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09116119A JPH09116119A JP7291978A JP29197895A JPH09116119A JP H09116119 A JPH09116119 A JP H09116119A JP 7291978 A JP7291978 A JP 7291978A JP 29197895 A JP29197895 A JP 29197895A JP H09116119 A JPH09116119 A JP H09116119A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 一つのメモリセルに２ビットのデータを記憶
させ且つメモリセル面積を縮小させて、ビット当たりの
単価を大幅に低減させる。 【解決手段】 制御ゲートとしての多結晶Ｓｉ膜４３の
うちでワード線としてのＡｌ膜５６の延在方向における
両側に、一対の浮遊ゲートとしての多結晶Ｓｉ膜４６、
４７が設けられており、その側方にソース／ドレイン拡
散層５３、５４が設けられている。一つのメモリセル３
３ｂ中の一対のメモリトランジスタ３５、３６の各々に
対して独立に書込み及び読出しを行うことが可能であ
り、且つ、所謂コンタクトレス型のメモリセル構成を実
現することができる。
させ且つメモリセル面積を縮小させて、ビット当たりの
単価を大幅に低減させる。 【解決手段】 制御ゲートとしての多結晶Ｓｉ膜４３の
うちでワード線としてのＡｌ膜５６の延在方向における
両側に、一対の浮遊ゲートとしての多結晶Ｓｉ膜４６、
４７が設けられており、その側方にソース／ドレイン拡
散層５３、５４が設けられている。一つのメモリセル３
３ｂ中の一対のメモリトランジスタ３５、３６の各々に
対して独立に書込み及び読出しを行うことが可能であ
り、且つ、所謂コンタクトレス型のメモリセル構成を実
現することができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、メモリセルが
選択トランジスタとメモリトランジスタとを有している
不揮発性半導体記憶装置に関するものである。
選択トランジスタとメモリトランジスタとを有している
不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年における携帯用情報端末機器等の普
及及び発展に伴って、その外部記憶装置としてのメモリ
カード等を製造するために、大容量のＥＥＰＲＯＭ等の
不揮発性半導体記憶装置の必要性が高まってきている。
しかも、ビット当たりの単価を低減させることが求めら
れており、且つ、特に携帯用機器では消費電力を低減さ
せるために低電圧での動作が必要とされている。そし
て、この様な要望に対応するために、近年、所謂仮想接
地線型のメモリセル構成が注目されている。
及及び発展に伴って、その外部記憶装置としてのメモリ
カード等を製造するために、大容量のＥＥＰＲＯＭ等の
不揮発性半導体記憶装置の必要性が高まってきている。
しかも、ビット当たりの単価を低減させることが求めら
れており、且つ、特に携帯用機器では消費電力を低減さ
せるために低電圧での動作が必要とされている。そし
て、この様な要望に対応するために、近年、所謂仮想接
地線型のメモリセル構成が注目されている。
【０００３】図５は、メモリセル構成が仮想接地線型で
且つメモリセルが選択トランジスタとメモリトランジス
タとを有しているＥＥＰＲＯＭの一従来例の等価回路を
示している。この一従来例の等価回路では、ビット線／
ソース線になる配線１１ａ〜１１ｄと制御ゲートになる
ワード線１２ａ、１２ｂとが格子状に配列されており、
配線１１ａ〜１１ｄ同士の間にメモリセル１３ａ〜１３
ｆが行列状に配置されている。
且つメモリセルが選択トランジスタとメモリトランジス
タとを有しているＥＥＰＲＯＭの一従来例の等価回路を
示している。この一従来例の等価回路では、ビット線／
ソース線になる配線１１ａ〜１１ｄと制御ゲートになる
ワード線１２ａ、１２ｂとが格子状に配列されており、
配線１１ａ〜１１ｄ同士の間にメモリセル１３ａ〜１３
ｆが行列状に配置されている。
【０００４】また、この一従来例の等価回路では、各メ
モリセル１３ａ〜１３ｆにおいて、選択トランジスタ１
４とメモリトランジスタ１５とが直列に接続されてお
り、選択トランジスタ１４は制御ゲートであるワード線
１２ａ、１２ｂのみをゲート電極にし、メモリトランジ
スタ１５は制御ゲートであるワード線１２ａ、１２ｂと
浮遊ゲート１６とをゲート電極にしている。
モリセル１３ａ〜１３ｆにおいて、選択トランジスタ１
４とメモリトランジスタ１５とが直列に接続されてお
り、選択トランジスタ１４は制御ゲートであるワード線
１２ａ、１２ｂのみをゲート電極にし、メモリトランジ
スタ１５は制御ゲートであるワード線１２ａ、１２ｂと
浮遊ゲート１６とをゲート電極にしている。
【０００５】この様に各メモリセル１３ａ〜１３ｆがメ
モリトランジスタ１５の他に選択トランジスタ１４をも
有しているのは、低電圧動作のためにメモリトランジス
タ１５の閾値電圧を低めに設定した場合、消去状態のメ
モリセル１３ａ〜１３ｆにおけるメモリトランジスタ１
５の閾値電圧が負になる可能性があるからである。
モリトランジスタ１５の他に選択トランジスタ１４をも
有しているのは、低電圧動作のためにメモリトランジス
タ１５の閾値電圧を低めに設定した場合、消去状態のメ
モリセル１３ａ〜１３ｆにおけるメモリトランジスタ１
５の閾値電圧が負になる可能性があるからである。
【０００６】つまり、選択されていないメモリセル１３
ａ〜１３ｆでもチャネルリーク電流が流れ、同じビット
線に接続されている他のメモリセル１３ａ〜１３ｆから
記憶データを読出す際に誤動作を生じるおそれがあるの
で、その様なチャネルリーク電流が流れることを選択ト
ランジスタ１４によって防止するためである。
ａ〜１３ｆでもチャネルリーク電流が流れ、同じビット
線に接続されている他のメモリセル１３ａ〜１３ｆから
記憶データを読出す際に誤動作を生じるおそれがあるの
で、その様なチャネルリーク電流が流れることを選択ト
ランジスタ１４によって防止するためである。
【０００７】以上の様な一従来例の等価回路の例えばメ
モリセル１３ｂにデータを書込む場合は、ワード線１２
ａのみを例えば１２Ｖの高電位にし、その他の総てのワ
ード線１２ｂを接地する。そして、メモリセル１３ｂの
ドレインに接続されている配線１１ｃ及び図５中でそれ
よりも右側の総ての配線１１ｄを５Ｖにし、図５中で残
りの左側の総ての配線１１ａ、１１ｂを接地する。この
結果、メモリセル１３ｂにのみ電流が流れ、ホットエレ
クトロン注入によってデータが書込まれる。
モリセル１３ｂにデータを書込む場合は、ワード線１２
ａのみを例えば１２Ｖの高電位にし、その他の総てのワ
ード線１２ｂを接地する。そして、メモリセル１３ｂの
ドレインに接続されている配線１１ｃ及び図５中でそれ
よりも右側の総ての配線１１ｄを５Ｖにし、図５中で残
りの左側の総ての配線１１ａ、１１ｂを接地する。この
結果、メモリセル１３ｂにのみ電流が流れ、ホットエレ
クトロン注入によってデータが書込まれる。
【０００８】一方、同じメモリセル１３ｂからデータを
読出す場合は、ワード線１２ａのみを例えば５Ｖにし、
その他の総てのワード線１２ｂを接地する。そして、メ
モリセル１３ｂのドレインに接続されている配線１１ｃ
及び図５中でそれよりも右側の総ての配線１１ｄを２Ｖ
にしてから浮遊状態にし、図５中で残りの左側の総ての
配線１１ａ、１１ｂを接地する。
読出す場合は、ワード線１２ａのみを例えば５Ｖにし、
その他の総てのワード線１２ｂを接地する。そして、メ
モリセル１３ｂのドレインに接続されている配線１１ｃ
及び図５中でそれよりも右側の総ての配線１１ｄを２Ｖ
にしてから浮遊状態にし、図５中で残りの左側の総ての
配線１１ａ、１１ｂを接地する。
【０００９】この場合、メモリセル１３ｂが消去状態で
あれば、メモリセル１３ｂを介して配線１１ｃが配線１
１ｂへ電荷を放出するので、配線１１ｃの電位が２Ｖと
０Ｖとの中間電位へ低下した時点にその電位低下を検出
することによって、データが読出される。
あれば、メモリセル１３ｂを介して配線１１ｃが配線１
１ｂへ電荷を放出するので、配線１１ｃの電位が２Ｖと
０Ｖとの中間電位へ低下した時点にその電位低下を検出
することによって、データが読出される。
【００１０】図４は、図５に示した等価回路を有する一
従来例の構造を示している。この一従来例の構造では、
素子分離領域に形成されたソース／ドレイン拡散層２
１、２２が配線１１ａ〜１１ｄになっており、素子活性
領域上の途中から素子分離領域上の途中にまで設けられ
ている多結晶Ｓｉ膜２３等の導電膜が浮遊ゲート１６に
なっている。
従来例の構造を示している。この一従来例の構造では、
素子分離領域に形成されたソース／ドレイン拡散層２
１、２２が配線１１ａ〜１１ｄになっており、素子活性
領域上の途中から素子分離領域上の途中にまで設けられ
ている多結晶Ｓｉ膜２３等の導電膜が浮遊ゲート１６に
なっている。
【００１１】また、多結晶Ｓｉ膜２３が設けられていな
い素子活性領域上及び素子分離領域上と多結晶Ｓｉ膜２
３上とを延在している多結晶Ｓｉ膜２４等の導電膜がワ
ード線１２ａ、１２ｂになっている。
い素子活性領域上及び素子分離領域上と多結晶Ｓｉ膜２
３上とを延在している多結晶Ｓｉ膜２４等の導電膜がワ
ード線１２ａ、１２ｂになっている。
【００１２】この様な一従来例の構造では、選択トラン
ジスタ１４とメモリトランジスタ１５とでワード線１２
ａ、１２ｂを共有することによって、一つのメモリセル
１３ａ〜１３ｆ内に選択トランジスタ１４とメモリトラ
ンジスタ１５とを設けることによるメモリセル１３ａ〜
１３ｆの面積の増大を抑制して、ビット当たりの単価を
低減させている。
ジスタ１４とメモリトランジスタ１５とでワード線１２
ａ、１２ｂを共有することによって、一つのメモリセル
１３ａ〜１３ｆ内に選択トランジスタ１４とメモリトラ
ンジスタ１５とを設けることによるメモリセル１３ａ〜
１３ｆの面積の増大を抑制して、ビット当たりの単価を
低減させている。
【００１３】また、この一従来例の構造では、ソース／
ドレイン拡散層２１、２２で配線１１ａ〜１１ｄを形成
して所謂コンタクトレス型のメモリセル構成を実現し、
メモリセル１３ａ〜１３ｆの面積を縮小させることによ
っても、ビット当たりの単価を低減させている。
ドレイン拡散層２１、２２で配線１１ａ〜１１ｄを形成
して所謂コンタクトレス型のメモリセル構成を実現し、
メモリセル１３ａ〜１３ｆの面積を縮小させることによ
っても、ビット当たりの単価を低減させている。
【００１４】
【発明が解決しようとする課題】しかし、図４、５に示
した一従来例では、一つのメモリセル１３ａ〜１３ｆに
１ビットのデータしか記憶させることができないので、
ビット当たりの単価の大幅な低減が困難であった。
した一従来例では、一つのメモリセル１３ａ〜１３ｆに
１ビットのデータしか記憶させることができないので、
ビット当たりの単価の大幅な低減が困難であった。
【００１５】また、図４からも明らかな様に、配線１１
ａ〜１１ｄになっているソース／ドレイン拡散層２１、
２２と浮遊ゲート１６になっている多結晶Ｓｉ膜２３と
の間の合わせずれによって、選択トランジスタ１４のゲ
ート長２５及びメモリトランジスタ１５のゲート長２６
がばらつく。
ａ〜１１ｄになっているソース／ドレイン拡散層２１、
２２と浮遊ゲート１６になっている多結晶Ｓｉ膜２３と
の間の合わせずれによって、選択トランジスタ１４のゲ
ート長２５及びメモリトランジスタ１５のゲート長２６
がばらつく。
【００１６】このため、選択トランジスタ１４及びメモ
リトランジスタ１５におけるソース／ドレイン間のパン
チスルーを防止し得る最小寸法を確保するために、ゲー
ト長２５、２６に合わせ余裕を確保しておく必要があ
り、その分だけメモリセル１３ａ〜１３ｆの面積が増大
して、このことによっても、ビット当たりの単価を低減
させることが困難であった。
リトランジスタ１５におけるソース／ドレイン間のパン
チスルーを防止し得る最小寸法を確保するために、ゲー
ト長２５、２６に合わせ余裕を確保しておく必要があ
り、その分だけメモリセル１３ａ〜１３ｆの面積が増大
して、このことによっても、ビット当たりの単価を低減
させることが困難であった。
【００１７】
【課題を解決するための手段】請求項１の不揮発性半導
体記憶装置は、制御ゲートのうちでワード線の延在方向
における両側に一対の浮遊ゲートが設けられており、半
導体基板のうちで前記浮遊ゲートの前記制御ゲートとは
反対側にソース／ドレイン拡散層が設けられていること
を特徴としている。
体記憶装置は、制御ゲートのうちでワード線の延在方向
における両側に一対の浮遊ゲートが設けられており、半
導体基板のうちで前記浮遊ゲートの前記制御ゲートとは
反対側にソース／ドレイン拡散層が設けられていること
を特徴としている。
【００１８】請求項２の不揮発性半導体記憶装置は、請
求項１の不揮発性半導体記憶装置において、前記ソース
／ドレイン拡散層と前記浮遊ゲートとがそれらの一部同
士で重畳していることを特徴としている。
求項１の不揮発性半導体記憶装置において、前記ソース
／ドレイン拡散層と前記浮遊ゲートとがそれらの一部同
士で重畳していることを特徴としている。
【００１９】請求項３の不揮発性半導体記憶装置は、請
求項１の不揮発性半導体記憶装置において、前記制御ゲ
ートと前記ワード線とが互いに異なる層の導電膜で形成
されていることを特徴としている。
求項１の不揮発性半導体記憶装置において、前記制御ゲ
ートと前記ワード線とが互いに異なる層の導電膜で形成
されていることを特徴としている。
【００２０】請求項４の不揮発性半導体記憶装置は、請
求項１の不揮発性半導体記憶装置において、前記制御ゲ
ートが前記一対の浮遊ゲート同士の間を埋めると共にこ
れら一対の浮遊ゲートの上面を覆っていることを特徴と
している。
求項１の不揮発性半導体記憶装置において、前記制御ゲ
ートが前記一対の浮遊ゲート同士の間を埋めると共にこ
れら一対の浮遊ゲートの上面を覆っていることを特徴と
している。
【００２１】請求項１の不揮発性半導体記憶装置では、
制御ゲートによって選択トランジスタが形成され、制御
ゲート及び一つの浮遊ゲートによって一つのメモリトラ
ンジスタが形成されるが、メモリセルの選択に際してソ
ース／ドレインを入れ替えることによって、一つのメモ
リセル中の一対のメモリトランジスタの各々に対して独
立に書込み及び読出しを行うことができて、一つのメモ
リセルに２ビットのデータを記憶することが可能であ
る。
制御ゲートによって選択トランジスタが形成され、制御
ゲート及び一つの浮遊ゲートによって一つのメモリトラ
ンジスタが形成されるが、メモリセルの選択に際してソ
ース／ドレインを入れ替えることによって、一つのメモ
リセル中の一対のメモリトランジスタの各々に対して独
立に書込み及び読出しを行うことができて、一つのメモ
リセルに２ビットのデータを記憶することが可能であ
る。
【００２２】しかも、ワード線の延在方向とチャネル長
方向とが同じ方向であるので、ワード線の延在方向と交
わる方向へソース／ドレイン拡散層をそのまま延在させ
ることによって、これらのソース／ドレイン拡散層をソ
ース線及びビット線として用いることができる。このた
め、所謂コンタクトレス型のメモリセル構成を実現する
ことができてメモリセル面積を縮小させることができ
る。
方向とが同じ方向であるので、ワード線の延在方向と交
わる方向へソース／ドレイン拡散層をそのまま延在させ
ることによって、これらのソース／ドレイン拡散層をソ
ース線及びビット線として用いることができる。このた
め、所謂コンタクトレス型のメモリセル構成を実現する
ことができてメモリセル面積を縮小させることができ
る。
【００２３】請求項２の不揮発性半導体記憶装置では、
ソース／ドレイン拡散層と浮遊ゲートとがそれらの一部
同士で重畳しているので、これらのソース／ドレイン拡
散層と浮遊ゲートとの間に結合容量が形成されている。
このため、読出し時にソース／ドレイン拡散層に印加さ
れた電位によって浮遊ゲートの電位も変動して、読出し
時における選択トランジスタに対するメモリトランジス
タによるオフセット抵抗が低い。
ソース／ドレイン拡散層と浮遊ゲートとがそれらの一部
同士で重畳しているので、これらのソース／ドレイン拡
散層と浮遊ゲートとの間に結合容量が形成されている。
このため、読出し時にソース／ドレイン拡散層に印加さ
れた電位によって浮遊ゲートの電位も変動して、読出し
時における選択トランジスタに対するメモリトランジス
タによるオフセット抵抗が低い。
【００２４】請求項３の不揮発性半導体記憶装置では、
制御ゲートとワード線とが互いに異なる層の導電膜で形
成されているので、制御ゲートのうちでワード線の延在
方向における両側に一対の浮遊ゲートが設けられている
にも拘らず、制御ゲートを形成した後で且つワード線を
形成する前に、制御ゲートの側面にこの制御ゲートに対
して自己整合的に側壁状の浮遊ゲートを形成することが
できる。このため、選択トランジスタ及びメモリトラン
ジスタのゲート長に合わせ余裕を確保しておく必要がな
い。
制御ゲートとワード線とが互いに異なる層の導電膜で形
成されているので、制御ゲートのうちでワード線の延在
方向における両側に一対の浮遊ゲートが設けられている
にも拘らず、制御ゲートを形成した後で且つワード線を
形成する前に、制御ゲートの側面にこの制御ゲートに対
して自己整合的に側壁状の浮遊ゲートを形成することが
できる。このため、選択トランジスタ及びメモリトラン
ジスタのゲート長に合わせ余裕を確保しておく必要がな
い。
【００２５】また、制御ゲートとワード線とが互いに異
なる層の導電膜で形成されているので、ゲートに対して
自己整合的にソース／ドレイン拡散層を形成する場合で
も、浮遊ゲートまでを形成した後にソース／ドレイン拡
散層を形成することができる。このため、ソース／ドレ
イン拡散層を形成するための熱処理の後にワード線を形
成することができて、ゲートに対して自己整合的にソー
ス／ドレイン拡散層を形成する場合でも、金属膜でワー
ド線を形成することができる。
なる層の導電膜で形成されているので、ゲートに対して
自己整合的にソース／ドレイン拡散層を形成する場合で
も、浮遊ゲートまでを形成した後にソース／ドレイン拡
散層を形成することができる。このため、ソース／ドレ
イン拡散層を形成するための熱処理の後にワード線を形
成することができて、ゲートに対して自己整合的にソー
ス／ドレイン拡散層を形成する場合でも、金属膜でワー
ド線を形成することができる。
【００２６】請求項４の不揮発性半導体記憶装置では、
浮遊ゲートがその側面のみならず上面においても制御ゲ
ートと対向しているので、浮遊ゲートと制御ゲートとの
結合係数が大きい。また、制御ゲートとワード線とを同
一層の導電膜で形成することができる。
浮遊ゲートがその側面のみならず上面においても制御ゲ
ートと対向しているので、浮遊ゲートと制御ゲートとの
結合係数が大きい。また、制御ゲートとワード線とを同
一層の導電膜で形成することができる。
【００２７】
【発明の実施の形態】以下、ＥＥＰＲＯＭに適用した本
願の発明の第１及び第２具体例を、図１〜３を参照しな
がら説明する。図３が、第１及び第２具体例のメモリセ
ルに共通の等価回路を示している。この第１及び第２具
体例の等価回路では、ビット線／ソース線になる配線３
１ａ〜３１ｄと制御ゲートになるワード線３２ａ、３２
ｂとが格子状に配列されており、配線３１ａ〜３１ｄ同
士の間にメモリセル３３ａ〜３３ｆが行列状に配置され
ている。
願の発明の第１及び第２具体例を、図１〜３を参照しな
がら説明する。図３が、第１及び第２具体例のメモリセ
ルに共通の等価回路を示している。この第１及び第２具
体例の等価回路では、ビット線／ソース線になる配線３
１ａ〜３１ｄと制御ゲートになるワード線３２ａ、３２
ｂとが格子状に配列されており、配線３１ａ〜３１ｄ同
士の間にメモリセル３３ａ〜３３ｆが行列状に配置され
ている。
【００２８】また、この第１及び第２具体例の等価回路
では、各メモリセル３３ａ〜３３ｆにおいて、選択トラ
ンジスタ３４とその両側のメモリトランジスタ３５、３
６とが直列に接続されており、選択トランジスタ３４は
制御ゲートであるワード線３２ａ、３２ｂのみをゲート
電極にし、メモリトランジスタ３５、３６は制御ゲート
であるワード線３２ａ、３２ｂと浮遊ゲート３７、３８
とをゲート電極にしている。
では、各メモリセル３３ａ〜３３ｆにおいて、選択トラ
ンジスタ３４とその両側のメモリトランジスタ３５、３
６とが直列に接続されており、選択トランジスタ３４は
制御ゲートであるワード線３２ａ、３２ｂのみをゲート
電極にし、メモリトランジスタ３５、３６は制御ゲート
であるワード線３２ａ、３２ｂと浮遊ゲート３７、３８
とをゲート電極にしている。
【００２９】ところで、メモリトランジスタ３５、３６
の浮遊ゲート３７、３８に電子が注入されると、メモリ
トランジスタ３５、３６の閾値電圧が上昇して、これら
のメモリトランジスタ３５、３６は選択トランジスタ３
４のオフセット抵抗として作用する。
の浮遊ゲート３７、３８に電子が注入されると、メモリ
トランジスタ３５、３６の閾値電圧が上昇して、これら
のメモリトランジスタ３５、３６は選択トランジスタ３
４のオフセット抵抗として作用する。
【００３０】しかし、トランジスタのソースまたはドレ
インの何れか一方にオフセット抵抗が付加されている
と、ドレインにオフセット抵抗が付加されている場合よ
りもソースにオフセット抵抗が付加されている場合の方
が電流駆動能力がはるかに減少することが知られてい
る。
インの何れか一方にオフセット抵抗が付加されている
と、ドレインにオフセット抵抗が付加されている場合よ
りもソースにオフセット抵抗が付加されている場合の方
が電流駆動能力がはるかに減少することが知られてい
る。
【００３１】これは、ソース側のオフセット抵抗は基板
バイアス効果を生じさせて閾値電圧を上昇させるのに対
して、ドレイン近傍では空乏層が延びるのでドレイン近
傍のポテンシャルがドレインからの電界に支配されてオ
フセット抵抗の影響を受けにくいこと等による。
バイアス効果を生じさせて閾値電圧を上昇させるのに対
して、ドレイン近傍では空乏層が延びるのでドレイン近
傍のポテンシャルがドレインからの電界に支配されてオ
フセット抵抗の影響を受けにくいこと等による。
【００３２】従って、メモリトランジスタ３５、３６の
ゲート長を適当に調節しておけば、オフセット抵抗とし
て作用するメモリトランジスタ３５、３６が選択トラン
ジスタ３４のドレイン側に位置する場合には電流が流れ
てソース側に位置する場合には電流が流れない様にする
ことが可能である。
ゲート長を適当に調節しておけば、オフセット抵抗とし
て作用するメモリトランジスタ３５、３６が選択トラン
ジスタ３４のドレイン側に位置する場合には電流が流れ
てソース側に位置する場合には電流が流れない様にする
ことが可能である。
【００３３】本願の発明は、以上の様なトランジスタの
非対称な性質を利用しており、一つのメモリセル３３ａ
〜３３ｆ中に一対のメモリトランジスタ３５、３６を設
け、各々のメモリトランジスタ３５、３６に対して独立
に書込み及び読出しを行うことができる様にして、一つ
のメモリセル３３ａ〜３３ｆに２ビットのデータを記憶
することができる様にしている。
非対称な性質を利用しており、一つのメモリセル３３ａ
〜３３ｆ中に一対のメモリトランジスタ３５、３６を設
け、各々のメモリトランジスタ３５、３６に対して独立
に書込み及び読出しを行うことができる様にして、一つ
のメモリセル３３ａ〜３３ｆに２ビットのデータを記憶
することができる様にしている。
【００３４】即ち、図３に示した第１及び第２具体例の
等価回路の例えばメモリセル３３ｂ中の一方のメモリト
ランジスタ３５にデータを書込む場合は、メモリセル３
３ｂのドレインに接続されている配線３１ｂ及び図３中
でそれよりも左側の総ての配線３１ａを５Ｖにし、図３
中で残りの右側の総ての配線３１ｃ、３１ｄを接地す
る。そして、ワード線３２ａのみを例えば１２Ｖの高電
位にし、その他の総てのワード線３２ｂを接地する。
等価回路の例えばメモリセル３３ｂ中の一方のメモリト
ランジスタ３５にデータを書込む場合は、メモリセル３
３ｂのドレインに接続されている配線３１ｂ及び図３中
でそれよりも左側の総ての配線３１ａを５Ｖにし、図３
中で残りの右側の総ての配線３１ｃ、３１ｄを接地す
る。そして、ワード線３２ａのみを例えば１２Ｖの高電
位にし、その他の総てのワード線３２ｂを接地する。
【００３５】この結果、メモリセル３３ｂにのみ電流が
流れ、そのドレイン近傍の高電界領域でホットエレクト
ロンが発生する。このため、メモリトランジスタ３５の
浮遊ゲート３７にのみ選択的に電子が注入されて、デー
タが書込まれる。
流れ、そのドレイン近傍の高電界領域でホットエレクト
ロンが発生する。このため、メモリトランジスタ３５の
浮遊ゲート３７にのみ選択的に電子が注入されて、デー
タが書込まれる。
【００３６】一方、同じメモリセル３３ｂ中のメモリト
ランジスタ３５からデータを読出す場合は、メモリセル
３３ｂのドレインに接続されている配線３１ｃ及び図３
中でそれよりも右側の総ての配線３１ｄを２Ｖにしてか
ら浮遊状態にし、図３中で残りの左側の総ての配線３１
ａ、３１ｂを接地する。そして、ワード線３２ａのみを
例えば５Ｖにし、その他の総てのワード線３２ｂを接地
する。
ランジスタ３５からデータを読出す場合は、メモリセル
３３ｂのドレインに接続されている配線３１ｃ及び図３
中でそれよりも右側の総ての配線３１ｄを２Ｖにしてか
ら浮遊状態にし、図３中で残りの左側の総ての配線３１
ａ、３１ｂを接地する。そして、ワード線３２ａのみを
例えば５Ｖにし、その他の総てのワード線３２ｂを接地
する。
【００３７】この場合、既述の様にメモリトランジスタ
３５、３６のゲート長を適当に調節しておけば、メモリ
トランジスタ３６の状態に関係なく、メモリトランジス
タ３５の状態のみでメモリセル３３ｂを流れる電流のオ
ン／オフが決定されるので、配線３１ｃの電位が２Ｖと
０Ｖとの中間電位へ低下した時点にその電位低下を検出
することによって、メモリトランジスタ３５のデータを
読出すことができる。
３５、３６のゲート長を適当に調節しておけば、メモリ
トランジスタ３６の状態に関係なく、メモリトランジス
タ３５の状態のみでメモリセル３３ｂを流れる電流のオ
ン／オフが決定されるので、配線３１ｃの電位が２Ｖと
０Ｖとの中間電位へ低下した時点にその電位低下を検出
することによって、メモリトランジスタ３５のデータを
読出すことができる。
【００３８】また、各メモリセル３３ａ〜３３ｆの浮遊
ゲート３７、３８とソース／ドレイン拡散層との間に適
当な結合容量を形成しておけば、更に効率的な読出しが
可能である。即ち、上述の場合と同様にメモリトランジ
スタ３５からデータを読出す際に、ワード線３２ａとの
容量結合のみならず配線３１ｃとの容量結合によっても
メモリトランジスタ３６の浮遊ゲート３８の電位が上昇
して、このメモリトランジスタ３６によるオフセット抵
抗が低減するためである。
ゲート３７、３８とソース／ドレイン拡散層との間に適
当な結合容量を形成しておけば、更に効率的な読出しが
可能である。即ち、上述の場合と同様にメモリトランジ
スタ３５からデータを読出す際に、ワード線３２ａとの
容量結合のみならず配線３１ｃとの容量結合によっても
メモリトランジスタ３６の浮遊ゲート３８の電位が上昇
して、このメモリトランジスタ３６によるオフセット抵
抗が低減するためである。
【００３９】図１は、図３に示した等価回路を有する第
１具体例の製造方法を示している。この第１具体例を製
造するためには、図１（ａ）に示す様に、Ｓｉ基板４１
の表面に選択トランジスタ３４のゲート酸化膜としての
ＳｉＯ2 膜４２を形成し、このＳｉＯ2 膜４２上の多結
晶Ｓｉ膜４３とＳｉＯ2 膜４２とを図面の紙面に垂直に
延在する縞状のパターンに加工する。
１具体例の製造方法を示している。この第１具体例を製
造するためには、図１（ａ）に示す様に、Ｓｉ基板４１
の表面に選択トランジスタ３４のゲート酸化膜としての
ＳｉＯ2 膜４２を形成し、このＳｉＯ2 膜４２上の多結
晶Ｓｉ膜４３とＳｉＯ2 膜４２とを図面の紙面に垂直に
延在する縞状のパターンに加工する。
【００４０】そして、Ｓｉ基板４１及び多結晶Ｓｉ膜４
３の表面を熱酸化して、Ｓｉ基板４１の表面のトンネル
用のＳｉＯ2 膜４４と多結晶Ｓｉ膜４３の表面の容量結
合用のＳｉＯ2 膜４５とを同時に形成する。
３の表面を熱酸化して、Ｓｉ基板４１の表面のトンネル
用のＳｉＯ2 膜４４と多結晶Ｓｉ膜４３の表面の容量結
合用のＳｉＯ2 膜４５とを同時に形成する。
【００４１】次に、図１（ｂ）に示す様に、燐を添加し
た多結晶Ｓｉ膜をＣＶＤ法で全面に堆積させ、この多結
晶Ｓｉ膜の全面をエッチバックすることによって、Ｓｉ
Ｏ2膜４５を介して多結晶Ｓｉ膜４３の両側面に、この
多結晶Ｓｉ膜４３に対して自己整合的に、多結晶Ｓｉ膜
４６、４７から成る側壁を形成する。
た多結晶Ｓｉ膜をＣＶＤ法で全面に堆積させ、この多結
晶Ｓｉ膜の全面をエッチバックすることによって、Ｓｉ
Ｏ2膜４５を介して多結晶Ｓｉ膜４３の両側面に、この
多結晶Ｓｉ膜４３に対して自己整合的に、多結晶Ｓｉ膜
４６、４７から成る側壁を形成する。
【００４２】次に、図１（ｃ）に示す様に、多結晶Ｓｉ
膜４３、４６、４７及びＳｉＯ2 膜４５をマスクにして
Ｓｉ基板４１に砒素をイオン注入し、更に適当な時間の
熱処理を行って、多結晶Ｓｉ膜４６、４７の一部との重
畳領域５１、５２を有するソース／ドレイン拡散層５
３、５４を、多結晶Ｓｉ膜４３、４６、４７に対して自
己整合的に形成する。
膜４３、４６、４７及びＳｉＯ2 膜４５をマスクにして
Ｓｉ基板４１に砒素をイオン注入し、更に適当な時間の
熱処理を行って、多結晶Ｓｉ膜４６、４７の一部との重
畳領域５１、５２を有するソース／ドレイン拡散層５
３、５４を、多結晶Ｓｉ膜４３、４６、４７に対して自
己整合的に形成する。
【００４３】その後、ＣＶＤ法でＳｉＯ2 膜５５を全面
に堆積させ、ＳｉＯ2 膜５５、４５の全面に対してエッ
チバックまたは研磨を行って、多結晶Ｓｉ膜４３の上面
のみを露出させる。
に堆積させ、ＳｉＯ2 膜５５、４５の全面に対してエッ
チバックまたは研磨を行って、多結晶Ｓｉ膜４３の上面
のみを露出させる。
【００４４】次に、図１（ｄ）に示す様に、Ａｌ膜５６
を全面に堆積させ、多結晶Ｓｉ膜４３、４６、４７及び
ソース／ドレイン拡散層５３、５４と垂直に延在する縞
状のパターンにＡｌ膜５６を加工する。なお、Ａｌ膜５
６の代わりに高融点金属膜等を用いてもよい。そして、
Ａｌ膜５６のパターニングに用いたマスクをそのまま用
いて、更に多結晶Ｓｉ膜４３、４６、４７及びＳｉＯ2
膜４５を図面の紙面に垂直な方向で分離する加工を行
う。
を全面に堆積させ、多結晶Ｓｉ膜４３、４６、４７及び
ソース／ドレイン拡散層５３、５４と垂直に延在する縞
状のパターンにＡｌ膜５６を加工する。なお、Ａｌ膜５
６の代わりに高融点金属膜等を用いてもよい。そして、
Ａｌ膜５６のパターニングに用いたマスクをそのまま用
いて、更に多結晶Ｓｉ膜４３、４６、４７及びＳｉＯ2
膜４５を図面の紙面に垂直な方向で分離する加工を行
う。
【００４５】以上の様にして形成した第１具体例のメモ
リセル３３ａ〜３３ｆは、図３に示した等価回路を実現
している。また、多結晶Ｓｉ膜４６、４７とソース／ド
レイン拡散層５３、５４との一部同士が重畳領域５１、
５２を有しているので、これらの間に既述の結合容量が
形成されている。
リセル３３ａ〜３３ｆは、図３に示した等価回路を実現
している。また、多結晶Ｓｉ膜４６、４７とソース／ド
レイン拡散層５３、５４との一部同士が重畳領域５１、
５２を有しているので、これらの間に既述の結合容量が
形成されている。
【００４６】図２は、図３に示した等価回路を有する第
２具体例の製造方法を示している。この第２具体例を製
造するためには、図２（ａ）に示す様に、Ｓｉ基板６１
上の全面に、燐を添加したＳｉＯ2 膜６２を堆積させ、
このＳｉＯ2 膜６２を図面の紙面に垂直に延在する縞状
のパターンに加工する。
２具体例の製造方法を示している。この第２具体例を製
造するためには、図２（ａ）に示す様に、Ｓｉ基板６１
上の全面に、燐を添加したＳｉＯ2 膜６２を堆積させ、
このＳｉＯ2 膜６２を図面の紙面に垂直に延在する縞状
のパターンに加工する。
【００４７】そして、ＳｉＯ2 膜６２からＳｉ基板６１
へ燐を拡散させて、ＳｉＯ2 膜６２の幅よりも広い幅を
有するソース／ドレイン拡散層６３、６４をＳｉＯ2 膜
６２に対して自己整合的に形成する。
へ燐を拡散させて、ＳｉＯ2 膜６２の幅よりも広い幅を
有するソース／ドレイン拡散層６３、６４をＳｉＯ2 膜
６２に対して自己整合的に形成する。
【００４８】次に、図２（ｂ）に示す様に、熱酸化によ
ってＳｉ基板６１の表面にトンネル用のＳｉＯ2 膜６５
を形成する。その後、不純物を添加していない多結晶Ｓ
ｉ膜をＣＶＤ法で全面に堆積させ、この多結晶Ｓｉ膜の
全面をエッチバックすることによって、ＳｉＯ2 膜６５
の両側面に、このＳｉＯ2 膜６５に対して自己整合的
に、多結晶Ｓｉ膜６６、６７から成る側壁を形成する。
ってＳｉ基板６１の表面にトンネル用のＳｉＯ2 膜６５
を形成する。その後、不純物を添加していない多結晶Ｓ
ｉ膜をＣＶＤ法で全面に堆積させ、この多結晶Ｓｉ膜の
全面をエッチバックすることによって、ＳｉＯ2 膜６５
の両側面に、このＳｉＯ2 膜６５に対して自己整合的
に、多結晶Ｓｉ膜６６、６７から成る側壁を形成する。
【００４９】なお、多結晶Ｓｉ膜６６、６７から成る側
壁の厚さは、これらの多結晶Ｓｉ膜６６、６７とソース
／ドレイン拡散層６３、６４との一部同士が重畳領域７
１、７２を有する様に選定する。また、多結晶Ｓｉ膜６
６、６７へはＳｉＯ2 膜６２から燐を拡散させる。
壁の厚さは、これらの多結晶Ｓｉ膜６６、６７とソース
／ドレイン拡散層６３、６４との一部同士が重畳領域７
１、７２を有する様に選定する。また、多結晶Ｓｉ膜６
６、６７へはＳｉＯ2 膜６２から燐を拡散させる。
【００５０】次に、図２（ｃ）に示す様に、容量結合用
絶縁膜及び選択トランジスタ３４のゲート絶縁膜とし
て、ＳｉＯ2 膜とＳｉＮ膜との積層膜であるＯＮ膜７３
を全面に形成する。
絶縁膜及び選択トランジスタ３４のゲート絶縁膜とし
て、ＳｉＯ2 膜とＳｉＮ膜との積層膜であるＯＮ膜７３
を全面に形成する。
【００５１】その後、多結晶Ｓｉ膜７４を全面に堆積さ
せ、ＳｉＯ2 膜６２、多結晶Ｓｉ膜６６、６７及びソー
ス／ドレイン拡散層６３、６４と垂直に延在する縞状の
パターンに多結晶Ｓｉ膜７４を加工する。なお、多結晶
Ｓｉ膜７４の代わりにＡｌ膜や高融点金属膜等を用いて
もよい。そして、多結晶Ｓｉ膜７４のパターニングに用
いたマスクをそのまま用いて、更に多結晶Ｓｉ膜６６、
６７及びＳｉＯ2 膜６２を図面の紙面に垂直な方向で分
離する加工を行う。
せ、ＳｉＯ2 膜６２、多結晶Ｓｉ膜６６、６７及びソー
ス／ドレイン拡散層６３、６４と垂直に延在する縞状の
パターンに多結晶Ｓｉ膜７４を加工する。なお、多結晶
Ｓｉ膜７４の代わりにＡｌ膜や高融点金属膜等を用いて
もよい。そして、多結晶Ｓｉ膜７４のパターニングに用
いたマスクをそのまま用いて、更に多結晶Ｓｉ膜６６、
６７及びＳｉＯ2 膜６２を図面の紙面に垂直な方向で分
離する加工を行う。
【００５２】以上の様にして形成した第２具体例のメモ
リセル３３ａ〜３３ｆは、図３に示した等価回路を実現
している。また、多結晶Ｓｉ膜６６、６７とソース／ド
レイン拡散層６３、６４との一部同士が重畳領域７１、
７２を有しているので、これらの間に既述の結合容量が
形成されている。なお、この第２具体例では、制御ゲー
トとワード線３２ａ、３２ｂとが共に多結晶Ｓｉ膜７４
で形成されている。
リセル３３ａ〜３３ｆは、図３に示した等価回路を実現
している。また、多結晶Ｓｉ膜６６、６７とソース／ド
レイン拡散層６３、６４との一部同士が重畳領域７１、
７２を有しているので、これらの間に既述の結合容量が
形成されている。なお、この第２具体例では、制御ゲー
トとワード線３２ａ、３２ｂとが共に多結晶Ｓｉ膜７４
で形成されている。
【００５３】なお、以上の第１及び第２具体例はＥＥＰ
ＲＯＭに本願の発明を適用したものであるが、本願の発
明はＥＰＲＯＭやフラッシュＥＥＰＲＯＭ等の不揮発性
半導体記憶装置にも適用することができる。
ＲＯＭに本願の発明を適用したものであるが、本願の発
明はＥＰＲＯＭやフラッシュＥＥＰＲＯＭ等の不揮発性
半導体記憶装置にも適用することができる。
【００５４】
【発明の効果】請求項１の不揮発性半導体記憶装置で
は、一つのメモリセルに２ビットのデータを記憶させる
ことが可能であり、しかも、所謂コンタクトレス型のメ
モリセル構成を実現することができてメモリセル面積を
縮小させることができるので、ビット当たりの単価を大
幅に低減させることができる。
は、一つのメモリセルに２ビットのデータを記憶させる
ことが可能であり、しかも、所謂コンタクトレス型のメ
モリセル構成を実現することができてメモリセル面積を
縮小させることができるので、ビット当たりの単価を大
幅に低減させることができる。
【００５５】請求項２の不揮発性半導体記憶装置では、
読出し時における選択トランジスタに対するメモリトラ
ンジスタによるオフセット抵抗が低いので、読出し時間
が同じでよければ低電圧でも読出しが可能で消費電力が
少なく、消費電力が同じでよければ読出し時間が短くて
高速の読出しが可能である。
読出し時における選択トランジスタに対するメモリトラ
ンジスタによるオフセット抵抗が低いので、読出し時間
が同じでよければ低電圧でも読出しが可能で消費電力が
少なく、消費電力が同じでよければ読出し時間が短くて
高速の読出しが可能である。
【００５６】請求項３の不揮発性半導体記憶装置では、
選択トランジスタ及びメモリトランジスタのゲート長に
合わせ余裕を確保しておく必要がないので、メモリセル
面積を更に縮小させることができて、ビット当たりの単
価を更に低減させることができる。また、ゲートに対し
て自己整合的にソース／ドレイン拡散層を形成する場合
でも、金属膜でワード線を形成することができるので、
高速動作が可能である。
選択トランジスタ及びメモリトランジスタのゲート長に
合わせ余裕を確保しておく必要がないので、メモリセル
面積を更に縮小させることができて、ビット当たりの単
価を更に低減させることができる。また、ゲートに対し
て自己整合的にソース／ドレイン拡散層を形成する場合
でも、金属膜でワード線を形成することができるので、
高速動作が可能である。
【００５７】請求項４の不揮発性半導体記憶装置では、
浮遊ゲートと制御ゲートとの結合係数が大きいので、動
作時間が同じでよければ低電圧でも動作が可能で消費電
力が少なく、消費電力が同じでよければ動作時間が短く
て高速の動作が可能である。また、制御ゲートとワード
線とを同一層の導電膜で形成することができるので、製
造工程が少なくてよく、このことによってもビット当た
りの単価を更に低減させることができる。
浮遊ゲートと制御ゲートとの結合係数が大きいので、動
作時間が同じでよければ低電圧でも動作が可能で消費電
力が少なく、消費電力が同じでよければ動作時間が短く
て高速の動作が可能である。また、制御ゲートとワード
線とを同一層の導電膜で形成することができるので、製
造工程が少なくてよく、このことによってもビット当た
りの単価を更に低減させることができる。
【図１】本願の発明の第１具体例の製造方法を工程順に
示す側断面図である。
示す側断面図である。
【図２】本願の発明の第２具体例の製造方法を工程順に
示す側断面図である。
示す側断面図である。
【図３】第１及び第２具体例のメモリセルに共通の等価
回路図である。
回路図である。
【図４】本願の発明の一従来例を示す側断面図である。
【図５】一従来例のメモリセルの等価回路図である。
４１ Ｓｉ基板 ４３ 多結晶Ｓｉ膜 ４６ 多結晶Ｓｉ膜 ４７ 多結晶Ｓｉ膜 ５１ 重畳領域 ５２ 重畳領域 ５３ ソース／ドレイン拡散層 ５４ ソース／ドレイン拡散層 ５６ Ａｌ膜 ６１ Ｓｉ基板 ６３ ソース／ドレイン拡散層 ６４ ソース／ドレイン拡散層 ６６ 多結晶Ｓｉ膜 ６７ 多結晶Ｓｉ膜 ７１ 重畳領域 ７２ 重畳領域 ７４ 多結晶Ｓｉ膜
Claims (4)
- 【請求項１】 制御ゲートのうちでワード線の延在方向
における両側に一対の浮遊ゲートが設けられており、 半導体基板のうちで前記浮遊ゲートの前記制御ゲートと
は反対側にソース／ドレイン拡散層が設けられているこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記ソース／ドレイン拡散層と前記浮遊
ゲートとがそれらの一部同士で重畳していることを特徴
とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記制御ゲートと前記ワード線とが互い
に異なる層の導電膜で形成されていることを特徴とする
請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 前記制御ゲートが前記一対の浮遊ゲート
同士の間を埋めると共にこれら一対の浮遊ゲートの上面
を覆っていることを特徴とする請求項１記載の不揮発性
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7291978A JPH09116119A (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7291978A JPH09116119A (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116119A true JPH09116119A (ja) | 1997-05-02 |
Family
ID=17775936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7291978A Pending JPH09116119A (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116119A (ja) |
Cited By (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001020667A1 (fr) * | 1999-09-10 | 2001-03-22 | Hitachi, Ltd. | Circuit integre et procede de fabrication |
| JP2001351993A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| KR100389130B1 (ko) * | 2001-04-25 | 2003-06-25 | 삼성전자주식회사 | 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자 |
| US6862251B2 (en) | 2003-05-20 | 2005-03-01 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| KR100460020B1 (ko) * | 1997-04-23 | 2005-06-08 | 산요덴키가부시키가이샤 | 트랜지스터,트랜지스터어레이및불휘발성반도체메모리 |
| JP2005197726A (ja) * | 2003-12-31 | 2005-07-21 | Dongbuanam Semiconductor Inc | 不揮発性メモリー素子の製造方法 |
| JP2005197725A (ja) * | 2003-12-31 | 2005-07-21 | Dongbuanam Semiconductor Inc | 不揮発性メモリー素子の製造方法 |
| US6985397B2 (en) | 2003-03-26 | 2006-01-10 | Sharp Kabushiki Kaisha | Semiconductor storage device and portable electronic equipment having the same |
| US6992933B2 (en) | 2003-05-20 | 2006-01-31 | Sharp Kabushiki Kaisha | Programming verification method of nonvolatile memory cell, semiconductor memory device, and portable electronic apparatus having the semiconductor memory device |
| US6992926B2 (en) | 2003-05-20 | 2006-01-31 | Sharp Kabushiki Kaisha | Driver circuit for semiconductor storage device and portable electronic apparatus |
| US7009884B2 (en) | 2003-05-20 | 2006-03-07 | Sharp Kabushiki Kaisha | Semiconductor storage device, display device and portable electronic equipment |
| US7050337B2 (en) | 2003-05-20 | 2006-05-23 | Sharp Kabushiki Kaisha | Writing control method and writing control system of semiconductor storage device, and portable electronic apparatus |
| US7053437B2 (en) | 2003-05-20 | 2006-05-30 | Sharp Kabushiki Kaisha | Semiconductor memory device, semiconductor device and methods of manufacturing them, portable electronic equipment, and IC card |
| US7061808B2 (en) | 2003-05-19 | 2006-06-13 | Sharp Kabushiki Kaisha | Semiconductor memory device, driving method thereof, and portable electronic apparatus |
| US7064982B2 (en) | 2003-05-16 | 2006-06-20 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus |
| US7079421B2 (en) | 2003-05-20 | 2006-07-18 | Sharp Kabushiki Kaisha | Method of improving data retention ability of semiconductor memory device, and semiconductor memory device |
| US7082057B2 (en) | 2003-05-20 | 2006-07-25 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US7085166B2 (en) | 2003-05-19 | 2006-08-01 | Sharp Kabushiki Kaisha | Semiconductor memory device and programming method thereof |
| US7092295B2 (en) | 2003-05-19 | 2006-08-15 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus including the same |
| US7095077B2 (en) | 2003-05-20 | 2006-08-22 | Sharp Kabushiki Kaisha | Semiconductor memory having two charge storage sections |
| US7102941B2 (en) | 2003-05-19 | 2006-09-05 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus |
| US7129539B2 (en) | 2003-05-15 | 2006-10-31 | Sharp Kabushiki Kaisha | Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card |
| US7141849B2 (en) | 2002-10-09 | 2006-11-28 | Sharp Kabushiki Kaisha | Semiconductor storage device having a function to convert changes of an electric charge amount to a current amount |
| US7164167B2 (en) | 2001-11-21 | 2007-01-16 | Sharp Kabushiki Kaisha | Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus |
| US7167402B2 (en) | 2003-05-20 | 2007-01-23 | Sharp Kabushiki Kaisha | Semiconductor storage device, redundancy circuit thereof, and portable electronic device |
| US7170791B2 (en) | 2003-05-20 | 2007-01-30 | Sharp Kabushiki Kaisha | Programming verification method of nonvolatile memory cell, semiconductor memory device, and portable electronic apparatus having the semiconductor memory device |
| US7177188B2 (en) | 2003-02-12 | 2007-02-13 | Sharp Kabushiki Kaisha | Semiconductor memory device, display device, and portable electronic apparatus |
| US7187594B2 (en) | 2003-05-16 | 2007-03-06 | Sharp Kabushiki Kaisha | Semiconductor storage device, semiconductor device, manufacturing method of semiconductor storage device, and mobile electronic device |
| US7187588B2 (en) | 2002-03-05 | 2007-03-06 | Sharp Kabushiki Kaisha | Semiconductor storage |
| US7238984B2 (en) | 2003-05-14 | 2007-07-03 | Sharp Kabushiki Kaisha | Semiconductor memory device, semiconductor device, and portable electronic apparatus |
| US7262458B2 (en) | 2003-05-16 | 2007-08-28 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus |
| US7271799B2 (en) | 2003-05-14 | 2007-09-18 | Sharp Kabushiki Kaisha | Display driver, display device, and portable electronic apparatus |
| US7304340B2 (en) | 2003-05-20 | 2007-12-04 | Sharp Kabushiki Kaisha | Semiconductor storage elements, semiconductor device manufacturing methods therefor, portable electronic equipment and IC card |
| US7315603B2 (en) | 2003-05-20 | 2008-01-01 | Sharp Kabushiki Kaisha | Semiconductor storage device, method for protecting predetermined memory element and portable electronic equipment |
| US7315060B2 (en) | 2004-06-03 | 2008-01-01 | Sharp Kabushiki Kaisha | Semiconductor storage device, manufacturing method therefor and portable electronic equipment |
| US7405974B2 (en) | 2003-05-20 | 2008-07-29 | Sharp Kabushiki Kaisha | Semiconductor memory device, page buffer resource assigning method and circuit therefor, computer system and mobile electronic device |
| US7544993B2 (en) | 2002-12-27 | 2009-06-09 | Sharp Kabushiki Kaisha | Semiconductor storage device and portable electronic equipment |
-
1995
- 1995-10-13 JP JP7291978A patent/JPH09116119A/ja active Pending
Cited By (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460020B1 (ko) * | 1997-04-23 | 2005-06-08 | 산요덴키가부시키가이샤 | 트랜지스터,트랜지스터어레이및불휘발성반도체메모리 |
| US7105409B2 (en) | 1999-09-10 | 2006-09-12 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US6797566B1 (en) | 1999-09-10 | 2004-09-28 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| WO2001020667A1 (fr) * | 1999-09-10 | 2001-03-22 | Hitachi, Ltd. | Circuit integre et procede de fabrication |
| JP2001351993A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| KR100389130B1 (ko) * | 2001-04-25 | 2003-06-25 | 삼성전자주식회사 | 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자 |
| US7164167B2 (en) | 2001-11-21 | 2007-01-16 | Sharp Kabushiki Kaisha | Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus |
| US7582926B2 (en) | 2001-11-21 | 2009-09-01 | Sharp Kabushiki Kaisha | Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus |
| US7187588B2 (en) | 2002-03-05 | 2007-03-06 | Sharp Kabushiki Kaisha | Semiconductor storage |
| US7141849B2 (en) | 2002-10-09 | 2006-11-28 | Sharp Kabushiki Kaisha | Semiconductor storage device having a function to convert changes of an electric charge amount to a current amount |
| US7544993B2 (en) | 2002-12-27 | 2009-06-09 | Sharp Kabushiki Kaisha | Semiconductor storage device and portable electronic equipment |
| US7177188B2 (en) | 2003-02-12 | 2007-02-13 | Sharp Kabushiki Kaisha | Semiconductor memory device, display device, and portable electronic apparatus |
| US6985397B2 (en) | 2003-03-26 | 2006-01-10 | Sharp Kabushiki Kaisha | Semiconductor storage device and portable electronic equipment having the same |
| US7238984B2 (en) | 2003-05-14 | 2007-07-03 | Sharp Kabushiki Kaisha | Semiconductor memory device, semiconductor device, and portable electronic apparatus |
| US7271799B2 (en) | 2003-05-14 | 2007-09-18 | Sharp Kabushiki Kaisha | Display driver, display device, and portable electronic apparatus |
| US7312499B2 (en) | 2003-05-15 | 2007-12-25 | Sharp Kabushiki Kaisha | Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card |
| US7129539B2 (en) | 2003-05-15 | 2006-10-31 | Sharp Kabushiki Kaisha | Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card |
| US7064982B2 (en) | 2003-05-16 | 2006-06-20 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus |
| US7187594B2 (en) | 2003-05-16 | 2007-03-06 | Sharp Kabushiki Kaisha | Semiconductor storage device, semiconductor device, manufacturing method of semiconductor storage device, and mobile electronic device |
| US7262458B2 (en) | 2003-05-16 | 2007-08-28 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus |
| US7061808B2 (en) | 2003-05-19 | 2006-06-13 | Sharp Kabushiki Kaisha | Semiconductor memory device, driving method thereof, and portable electronic apparatus |
| US7085166B2 (en) | 2003-05-19 | 2006-08-01 | Sharp Kabushiki Kaisha | Semiconductor memory device and programming method thereof |
| US7092295B2 (en) | 2003-05-19 | 2006-08-15 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus including the same |
| US7102941B2 (en) | 2003-05-19 | 2006-09-05 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus |
| US6992926B2 (en) | 2003-05-20 | 2006-01-31 | Sharp Kabushiki Kaisha | Driver circuit for semiconductor storage device and portable electronic apparatus |
| US6992933B2 (en) | 2003-05-20 | 2006-01-31 | Sharp Kabushiki Kaisha | Programming verification method of nonvolatile memory cell, semiconductor memory device, and portable electronic apparatus having the semiconductor memory device |
| US7167402B2 (en) | 2003-05-20 | 2007-01-23 | Sharp Kabushiki Kaisha | Semiconductor storage device, redundancy circuit thereof, and portable electronic device |
| US7170791B2 (en) | 2003-05-20 | 2007-01-30 | Sharp Kabushiki Kaisha | Programming verification method of nonvolatile memory cell, semiconductor memory device, and portable electronic apparatus having the semiconductor memory device |
| US7082057B2 (en) | 2003-05-20 | 2006-07-25 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US7079421B2 (en) | 2003-05-20 | 2006-07-18 | Sharp Kabushiki Kaisha | Method of improving data retention ability of semiconductor memory device, and semiconductor memory device |
| US7053437B2 (en) | 2003-05-20 | 2006-05-30 | Sharp Kabushiki Kaisha | Semiconductor memory device, semiconductor device and methods of manufacturing them, portable electronic equipment, and IC card |
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| US7009884B2 (en) | 2003-05-20 | 2006-03-07 | Sharp Kabushiki Kaisha | Semiconductor storage device, display device and portable electronic equipment |
| US7095077B2 (en) | 2003-05-20 | 2006-08-22 | Sharp Kabushiki Kaisha | Semiconductor memory having two charge storage sections |
| US7304340B2 (en) | 2003-05-20 | 2007-12-04 | Sharp Kabushiki Kaisha | Semiconductor storage elements, semiconductor device manufacturing methods therefor, portable electronic equipment and IC card |
| US6862251B2 (en) | 2003-05-20 | 2005-03-01 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US7315603B2 (en) | 2003-05-20 | 2008-01-01 | Sharp Kabushiki Kaisha | Semiconductor storage device, method for protecting predetermined memory element and portable electronic equipment |
| US7405974B2 (en) | 2003-05-20 | 2008-07-29 | Sharp Kabushiki Kaisha | Semiconductor memory device, page buffer resource assigning method and circuit therefor, computer system and mobile electronic device |
| JP2005197726A (ja) * | 2003-12-31 | 2005-07-21 | Dongbuanam Semiconductor Inc | 不揮発性メモリー素子の製造方法 |
| JP2005197725A (ja) * | 2003-12-31 | 2005-07-21 | Dongbuanam Semiconductor Inc | 不揮発性メモリー素子の製造方法 |
| JP4502801B2 (ja) * | 2003-12-31 | 2010-07-14 | ドンブ エレクトロニクス チェシクフェサ | 不揮発性メモリー素子の製造方法 |
| JP4502802B2 (ja) * | 2003-12-31 | 2010-07-14 | ドンブ エレクトロニクス チェシクフェサ | 不揮発性メモリー素子の製造方法 |
| US7315060B2 (en) | 2004-06-03 | 2008-01-01 | Sharp Kabushiki Kaisha | Semiconductor storage device, manufacturing method therefor and portable electronic equipment |
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