JP2880599B2

JP2880599B2 - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JP2880599B2
Application number: JP34712591A
Authority: JP
Inventors: 夏夫味香; 誠大井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-12-27
Filing date: 1991-12-27
Publication date: 1999-04-12
Anticipated expiration: 2014-04-12
Also published as: JPH05183168A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的には電気的に
書込および消去を行なうことが可能な不揮発性半導体記
憶装置の製造方法に関し、特にフラッシュメモリの製造
方法に関するものである。

【０００２】

【従来の技術】データを自由に書込むことができ、しか
も電気的に消去可能なメモリデバイスとしてフラッシュ
メモリが存在する。１つのメモリセルは１つのトランジ
スタで構成され、書込まれた情報電荷を電気的に一括消
去することが可能なＥＥＰＲＯＭ、いわゆる、フラッシ
ュメモリが米国特許第４，８６８，６１９号や“ＡｎＩ
ｎ−ＳｙｓｔｅｍＲｅｐｒｏｇｒａｍｍａｂｌｅ３
２Ｋ×８ＣＭＯＳＦｌａｓｈＭｅｍｏｒｙ”ｂｙ
ＶｉｒｇｉｌＮｉｌｅｓＫｙｎｅｔｔｅｔａ
ｌ．，ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−
ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．２３，Ｎｏ．
５，Ｏｃｔｏｂｅｒ１９８８で提案されている。

【０００３】図８はフラッシュメモリの一般的な構成を
示すブロック図である。図において、フラッシュメモリ
は行列状に配置されたメモリセルマトリックス１００
と、Ｘアドレスデコーダ２００と、Ｙゲート３００と、
Ｙアドレスデコーダ４００と、アドレスバッファ５００
と、書込回路６００と、センスアンプ７００と、入出力
バッファ８００と、コントロールロジック９００とを含
む。

【０００４】メモリセルマトリックス１００は、行列状
に配置された複数個のメモリトランジスタをその内部に
有する。メモリセルマトリックス１００の行および列を
選択するためにＸアドレスデコーダ２００とＹゲート３
００とが接続されている。Ｙゲート３００には列の選択
情報を与えるＹアドレスデコーダ４００が接続されてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、それぞれ、アドレス情報が一時格納されるア
ドレスバッファ５００が接続されている。

【０００５】Ｙゲート３００には、データ入力時に書込
動作を行なうための書込回路６００とデータ出力時に流
れる電流値から「０」と「１」を判定するセンスアンプ
７００が接続されている。書込回路６００とセンスアン
プ７００にはそれぞれ、入出力データを一時格納する入
出力バッファ８００が接続されている。アドレスバッフ
ァ５００と入出力バッファ８００には、フラッシュメモ
リの動作制御を行なうためのコントロールロジック９０
０が接続されている。コントロールロジック９００は、
チップイネーブル信号、アウトプットイネーブル信号お
よびプログラム信号に基づいた制御を行なう。

【０００６】図９は、図８に示されたメモリセルマトリ
ックス１００の概略構成を示す等価回路図である。図に
おいて、行方向に延びる複数本のワード線ＷＬ₁，ＷＬ
₂，…，ＷＬｉと、列方向に延びる複数本のビット線Ｂ
Ｌ₁，ＢＬ₂，…，ＢＬ_jとが互いに直交するように配
置され、マトリックスを構成する。各ワード線と各ビッ
ト線の交点には、それぞれフローティングゲートを有す
るメモリトランジスタＱ₁₁，Ｑ₁₂，…Ｑ_ijが配設されて
いる。各メモリトランジスタのドレインは各ビット線に
接続されている。メモリトランジスタのコントロールゲ
ートは各ワード線に接続されている。メモリトランジス
タのソースは各ソース線Ｓ₁，Ｓ₂，…に接続されてい
る。同一行に属するメモリトランジスタのソースは、図
に示されるように相互に接続されている。

【０００７】図１０は、上記のようなフラッシュメモリ
を構成する１つのメモリトランジスタの断面構造を示す
部分断面図である。図１０に示されるフラッシュメモリ
のトランジスタはスタックゲート型と呼ばれる。図１１
は従来のスタックゲート型フラッシュメモリの平面的配
置を示す概略平面図である。図１２は図１１のＡ−Ａ線
に沿う部分断面図である。これらの図を参照して、従来
のフラッシュメモリの構造について説明する。

【０００８】図１０および図１２を参照して、シリコン
基板上に設けられたｐ型不純物領域８３の主表面上にｎ
型の不純物領域、たとえば、ｎ⁺ドレイン領域８４とｎ
⁺ソース領域８５とが間隔を隔てて形成されている。こ
れらのｎ⁺ドレイン領域８４とｎ⁺ソース領域８５との
間に挟まれた領域には、チャネル領域が形成されるよう
にコントロールゲート８６とフローティングゲート８７
が形成されている。フローティングゲート８７はｐ型の
不純物領域８３の上に膜厚１００Å程度の薄いゲート酸
化膜９０を介在して形成されている。コントロールゲー
ト８６はフローティングゲート８７から電気的に分離さ
れるように、フローティングゲート８７の上に層間絶縁
膜８８を介在して形成されている。フローティングゲー
ト８７は多結晶シリコン層から形成されている。コント
ロールゲート８６は多結晶シリコン層あるいは多結晶シ
リコン層と高融点金属の積層膜から形成されている。酸
化膜８９は、シリコン基板１とフローティングゲート８
７やコントロールゲート８６を構成する多結晶シリコン
層の表面にＣＶＤ法により堆積させることによって形成
されている。さらに、フローティングゲート８７やコン
トロールゲート８６を被覆するようにスムースコート膜
９５が形成されている。

【０００９】図１１に示すように、コントロールゲート
８６は相互に接続されて横方向（行方向）に延びるよう
にワード線として形成されている。ビット線９１はワー
ド線８６と直交するように配置され、縦方向（列方向）
に並ぶｎ⁺ドレイン領域８４を相互に接続する。ビット
線９１はドレインコンタクト９６を通じて各ｎ⁺ドレイ
ン領域８４に電気的に接続する。図１２に示すように、
ビット線９１はスムースコート膜９５の上に形成されて
いる。図１１に示すように、ｎ⁺ソース領域８５は、ワ
ード線８６が延びる方向に沿って延在し、ワード線８６
とフィールド酸化膜９２とに囲まれた領域に形成されて
いる。各ｎ⁺ドレイン領域８４もワード線８６とフィー
ルド酸化膜９２とによって囲まれた領域に形成されてい
る。

【００１０】上記のように構成されたフラッシュメモリ
の動作について図１０を参照して説明する。

【００１１】まず、書込動作においては、ｎ⁺ドレイン
領域８４に６〜８Ｖ程度の電圧Ｖ_D、コントロールゲー
ト８６に１０〜１５Ｖ程度の電圧Ｖ_Gが印加される。そ
してｎ⁺ソース領域８５とｐ型不純物領域８３は接地電
位に保たれる。このとき、メモリトランジスタのチャネ
ルには数百μＡの電流が流れる。ソースからドレインに
流れた電子のうちドレイン近傍で加速された電子は、こ
の近傍で高いエネルギーを有する電子、いわゆるチャネ
ルホットエレクトロンとなる。この電子は、コントロー
ルゲート８６に印加された電圧Ｖ_Gによる電界により、
矢印に示されるように、フローティングゲート８７に
注入される。このようにして、フローティングゲート８
７に電子の蓄積が行なわれ、メモリトランジスタのしき
い値電圧Ｖ_thが高くなる。このしきい値電圧Ｖ_thが所定
の値よりも高くなった状態が書込まれた状態、“０”と
呼ばれる。

【００１２】次に、消去動作においては、ｎ⁺ソース領
域８５に１０〜１２Ｖ程度の電圧Ｖ _Sが印加され、コン
トロールゲート８６とｐ型不純物領域８３は接地電位に
保持される。そして、ｎ⁺ドレイン領域８４は開放され
る。ｎ⁺ソース領域８５に印加された電圧Ｖ_Sによる電
界により、矢印に示されるように、フローティングゲ
ート８７中の電子は、薄いゲート酸化膜９０をトンネル
現象によって通過する。このようにして、フローティン
グゲート８７中の電子が引抜かれることによって、メモ
リトランジスタのしきい値電圧Ｖ_thが低くなる。このし
きい値電圧Ｖ_thが所定の値より低い状態が、消去された
状態、“１”と呼ばれる。各メモリトランジスタのソー
スは図９に示されるように接続されているので、この消
去動作によって、すべてのメモリセルを一括消去でき
る。

【００１３】さらに、読出動作において、コントロール
ゲート８６に５Ｖ程度の電圧Ｖ_G′、ｎ⁺ドレイン領域
８４に１〜２Ｖ程度の電圧Ｖ_D′が印加される。そのと
き、メモリトランジスタのチャネル領域に電流が流れる
かどうか、すなわちメモリトランジスタがオン状態かオ
フ状態かによって上記の“１”、“０”の判定が行なわ
れる。

【００１４】従来のフラッシュメモリの製造方法を図１
３〜図３２を用いて説明する。図の左側が周辺領域を示
し、右側がメモリセル領域を示している。

【００１５】図１３に示すように、ｐ型で＜１００＞の
シリコン基板１の主表面上に厚さ３００Åのシリコン酸
化膜３を形成する。次にシリコン酸化膜３の上に減圧Ｃ
ＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉ
ｔｉｏｎ）法により厚さ５００Åのシリコン窒化膜５を
形成する。そしてシリコン窒化膜５の上にレジスト７を
形成し、通常のフォトリソグラフィによりＮウェルを形
成すべき領域上のシリコン窒化膜５を除去する。そして
レジスト７をマスクとしてシリコン基板１にリンをイオ
ン注入する。条件は６０ｋｅＶ、１．０×１０¹³／ｃｍ
²である。レジスト７を除去し、シリコン窒化膜５をマ
スクとして図１４に示す厚さ５０００Åの酸化膜９を形
成する。そしてシリコン窒化膜５を除去する。この後酸
化膜９をマスクとしてＰウェルを形成する領域上にボロ
ンをイオン注入する。条件は１００ｋｅＶ、１．０×１
０¹³／ｃｍ²である。この状態が図１４である。

【００１６】次に図１５に示すように、シリコン基板１
に注入した不純物を拡散しＮウェル１１およびＰウェル
１３を形成する。条件は１２００℃で６時間である。そ
してフィールド酸化膜９を除去する。

【００１７】図１６に示すように、シリコン基板１の主
表面上に順に厚さ３００Åのシリコン酸化膜１５、厚さ
１０００Åの多結晶シリコン膜１７、厚さ２０００Åの
シリコン窒化膜１９、レジスト２１を形成する。そして
通常のフォトリソグラフィを用いてフィールド酸化膜を
形成すべき領域上にあるシリコン窒化膜１９を選択的に
除去する。

【００１８】図１７に示すように、シリコン基板１の主
表面上にレジスト２３を形成し、レジスト２３に所定の
パターニングを施す。そしてレジスト２３をマスクにし
てＰウェル１３のフィールド酸化膜を形成すべき領域に
ボロンをイオン注入する。条件は８０ｋｅＶ、２．５×
１０¹³／ｃｍ²である。

【００１９】レジスト２１およびレジスト２３を除去
し、シリコン窒化膜１９をマスクとして、厚さ７０００
Åのフィールド酸化膜２７を形成する。このとき同時に
Ｐ⁺チャネルストッパ２５も形成される。そしてシリコ
ン窒化膜１９、多結晶シリコン膜１７を除去し図１８に
示す状態にする。なおＰ⁺チャネルストッパ２５は以下
図示を省略する。次に図１８に示すシリコン基板１の主
表面全面上にレジスト（図示せず）を形成し、メモリセ
ル領域のみレジストを除去する。そしてレジストをマス
クとしてメモリセルのしきい値電圧制御のためのボロン
をイオン注入する。

【００２０】図１９に示すように、シリコン酸化膜１５
を除去しシリコン基板１の主表面全面上に熱酸化法を用
いて厚さ１００Åのシリコン酸化膜２９を形成する。シ
リコン酸化膜２９の全面上にＣＶＤ法を用いて厚さ約１
０００Åの多結晶シリコン膜３１を形成する。多結晶シ
リコン膜３１がフローティングゲートとなる。多結晶シ
リコン膜３１の全面上にレジスト３３を形成し、周辺領
域にあるレジスト３３を除去する。

【００２１】レジスト３３をマスクとして多結晶シリコ
ン膜３１をエッチング除去し図２０に示す状態にする。
図２１は図２０に示すメモリセル領域をＢ方向から切断
した状態の断面図である。

【００２２】図２２に示すように、シリコン基板１の主
表面全面上にＣＶＤ法によって厚さ１５０Åのシリコン
酸化膜３５を形成する。シリコン酸化膜３５の上にＣＶ
Ｄ法を用いて厚さ１５０Åのシリコン窒化膜３７を形成
する。このシリコン窒化膜をレジストプロセスにより選
択的に除去するとともに周辺領域のトランジスタのしき
い値電圧を制御するための不純物を注入する。

【００２３】図２３に示すように、ＣＶＤ法により形成
したシリコン酸化膜３５と熱酸化法により形成したシリ
コン酸化膜２９を除去した後、熱酸化法によって厚さ約
３００Åのシリコン酸化膜３９（図２４参照）と厚さ約
１５０Åのシリコン酸化膜４１を各々形成する。図２４
は図２３と同一の製造工程において３００Åのシリコン
酸化膜３９を形成した部分の断面図である。

【００２４】周辺領域に形成されたシリコン酸化膜３９
とシリコン酸化膜４１は各々トランジスタのゲート酸化
膜となる。したがって周辺領域には２種類のゲート酸化
膜厚の異なるトランジスタが形成される。またこの酸化
によりメモリセル領域の上面に形成されているシリコン
窒化膜３７の最表面は置換され約２０Åのシリコン酸化
膜４２が形成される。

【００２５】図２５に示すようにシリコン酸化膜４１お
よびシリコン酸化膜４２上にＣＶＤ法を用いて厚さ２５
００Åの多結晶シリコン膜４３を形成する。多結晶シリ
コン膜４３はメモリセル領域においてはコントロールゲ
ートとなり、周辺領域においてはゲート電極となる。多
結晶シリコン膜４３の上にレジスト４５を形成し、レジ
スト４５に所定のパターニングを施す。レジスト４５を
マスクとして多結晶シリコン膜４３をエッチング除去
し、ゲート電極４７（図２６参照）を形成しレジスト４
５を除去する。この状態が図２６である。

【００２６】図２７に示すように、シリコン基板１の主
表面全面上にレジスト５３を形成する。レジスト５３に
所定のパターニングを施し、メモリセル領域にある多結
晶シリコン膜４３、シリコン酸化膜４２、シリコン窒化
膜３７、シリコン酸化膜３５、多結晶シリコン膜３１を
エッチング除去する。以後多結晶シリコン膜４３をコン
トロールゲート５１と呼び、多結晶シリコン膜３１をフ
ローティングゲート４９と呼ぶ。図２８は図２７に示す
メモリセル領域をＣ方向から切断した状態の断面図であ
る。

【００２７】図２７に示すレジスト５３を除去し、図２
９に示すようにサイドウォール絶縁膜５５、メモリセル
領域用のソース領域とドレイン領域５７、周辺領域用の
ソース領域とドレイン領域５９、シリコン酸化膜６１、
シリコン窒化膜６２、スムースコート膜６３を形成す
る。

【００２８】図２９に示すスムースコート膜６３、シリ
コン窒化膜６２、シリコン酸化膜６１、シリコン酸化膜
２９、シリコン酸化膜４１にコンタクトホール６６を形
成する。スムースコート膜６３上にアルミニウム配線膜
６５をスパッタリングにより形成し、コンタクトホール
６６を介して、アルミニウム配線膜６５とメモリセル領
域内のソース領域とドレイン領域５７およびアルミニウ
ム配線膜６５と周辺領域内のソース領域とドレイン領域
５９とを電気的に接続する。そしてアルミニウム配線膜
６５に所定のパターニングを施す。この状態が図３０で
ある。

【００２９】図３１に示すようにシリコン基板１の主表
面全面上にスムースコート膜６７を形成する。スムース
コート膜６７にスルーホール７０を形成する。そしてス
ムースコート膜６７の上にアルミニウム配線膜６９を形
成する。アルミニウム配線膜６９とアルミニウム配線膜
６５とはスルーホール７０を介して電気的に接続されて
いる。図３２に示すようにアルミニウム配線膜６９に所
定のパターニングを施す。以上により従来のフラッシュ
メモリの製造方法工程が完了する。

【００３０】図２７に示すように、コントロールゲート
５１とフローティングゲート４９との間には、シリコン
酸化膜３５、シリコン窒化膜３７、シリコン酸化膜４２
の積層構造が形成されている。この積層構造はＯＮＯ膜
と呼ばれている。フローティングゲート４９とコントロ
ールゲート５１との間に形成される膜に要求される特性
として以下の３つがある。

【００３１】コントロールゲート５１とフローティ
ングゲート４９との間の絶縁性が良いこと。

【００３２】リークに強いこと。すなわち、フロー
ティングゲート４９に貯えられた電荷を逃さないこと。

【００３３】非誘電率が高いこと。の理由は次の
とおりである。フローティングゲート４９に多量の電荷
が貯えられるようにするには、電荷をフローティングゲ
ート４９に供給する際に、フローティングゲート４９の
電圧を高くする必要がある。したがって、コントロール
ゲート５１に電圧を印加したとき、フローティングゲー
ト４９の電圧もコントロールゲート５１の電圧に近いほ
うがよい。そのためにはフローティングゲート４９とコ
ントロールゲート５１との間の膜の非誘電率が高いほう
がよい。

【００３４】シリコン酸化膜は上記が優れている
が、が悪い。これに対しシリコン窒化膜はが優れて
いるが、が悪い。ＯＮＯ膜はシリコン酸化膜の優れ
た面およびシリコン窒化膜の優れた面を採用したもので
ある。

【００３５】ところでＯＮＯ膜の一番上の膜であるシリ
コン酸化膜４２はＴｏｐＯｘｉｄｅと呼ばれ、リーク防
止のためにできるだけ厚いほうがよい。このことは１９
９０ＩＥＥＥ／ＩＲＰＳｐｐ１４５〜１４９Ａ
ＭＯＤＥＬＦＯＲＥＰＲＯＭＩＮＴＲＩＮＳＩＣ
ＣＨＡＲＧＥＬＯＳＳＴＨＲＯＵＧＨＯＸＩＤ
Ｅ−ＮＩＴＲＩＤＥ−ＯＸＩＤＥ（ＯＮＯ）ＩＮＴＥＲ
ＰＯＬＹＤＩＥＬＥＣＴＲＩＣにも開示されている。
なお、ＯＮＯ膜の一番下の膜であるシリコン酸化膜３５
はＢｏｔｔｏｍＯｘｉｄｅと呼ばれている。

【００３６】

【発明が解決しようとする課題】図２３に示すように、
ＯＮＯ膜の一番上の膜であるシリコン酸化膜４２は周辺
領域に形成されるゲート酸化膜４１と同時に形成され
る。シリコン基板の酸化レートよりもシリコン窒化膜の
酸化レートが非常に小さいので、周辺トランジスタのゲ
ート酸化膜としてシリコン酸化膜４１で所望の膜厚１５
０Åを得ようとするとこのときシリコン酸化膜４２は約
２０Åしか得られない。逆にシリコン酸化膜４２で所望
の膜厚１００Åを得ようとすると非常に長い熱酸化時間
を要し、ゲート酸化膜４１が所望の膜厚１５０Åよりも
かなり厚くなるだけでなく不純物領域が拡散しすぎ不揮
発性半導体記憶装置の性能が劣化する。

【００３７】ＯＮＯ膜の一番上の膜であるシリコン酸化
膜を厚くする方法として、シリコン酸化膜をＣＶＤ法で
形成することが考えられる。この方法を図３３〜図３５
を用いて説明する。図２０までは先程説明した従来例と
同じである。図２０に示すレジスト３３を除去し、図３
３に示すようにＣＶＤ法によりシリコン酸化膜３５、シ
リコン窒化膜３７を形成し、この上面全面上にＣＶＤ法
によりシリコン酸化膜７１を形成する。

【００３８】このシリコン酸化膜７１とシリコン窒化膜
３７をレジストプロセスにより選択的に除去するととも
に周辺領域のトランジスタのしきい値電圧を制御するた
めの不純物を注入した後、レジストプロセスで用いたレ
ジストを除去し、図３３に示す構造となる。レジスト７
３をマスクとしてシリコン酸化膜２９とシリコン酸化膜
３５を除去し図３４に示す状態にする。次にレジスト７
３を除去し、シリコン基板１にフッ酸処理を施す。これ
はこの後形成されるゲート絶縁膜の膜質を良くするため
である。このフッ酸処理によってシリコン酸化膜７１の
一部が削られたり、場合によっては全部が削られる。

【００３９】そして図３５に示すように熱酸化によって
シリコン基板１の主表面上にゲート絶縁膜となるシリコ
ン酸化膜４１を形成する。この後の製造工程は先程説明
した従来例の図２５以降の工程と同じである。

【００４０】この方法によれば、シリコン酸化膜７１が
ＴｏｐＯｘｉｄｅになる。しかし、この方法によれば
シリコン酸化膜７１は削られるので、ＴｏｐＯｘｉｄ
ｅの厚みを設計値どおりにすることが難しい。

【００４１】この発明は係る従来の問題点を解決するた
めになされたものである。請求項１に記載の発明の目的
は、不揮発性半導体記憶装置の性能を損なうことなく、
コントロールゲートとシリコン窒化膜との間に形成され
るシリコン酸化膜の厚みを所望値にすることが可能な不
揮発性半導体記憶装置の製造方法を提供することであ
る。

【００４２】

【００４３】

【課題を解決するための手段】請求項１に記載の不揮発
性半導体記憶装置の製造方法は以下の工程を備える。半
導体基板の主表面上に絶縁膜を形成する。絶縁膜上にフ
ローティングゲートとなる層を形成する。フローティン
グゲートとなる層の上に第１のシリコン酸化膜を形成す
る。第１のシリコン酸化膜上にシリコン窒化膜を形成す
る。シリコン窒化膜上に多結晶シリコン膜またはアモル
ファスシリコン膜のうち少なくともいずれか一方からな
るシリコン層を形成する。シリコン層を熱酸化して、第
２のシリコン酸化膜にする。第２のシリコン酸化膜上に
コントロールゲートとなる層を形成する。コントロール
ゲートとなる層の上に、レジストパターンを形成する。
そのレジストパターンをマスクとして、コントロールゲ
ートとなる層、第２のシリコン酸化膜、シリコン窒化
膜、第１のシリコン酸化膜およびフローティングゲート
となる層に異方性エッチングを施すことにより、第１の
シリコン酸化膜、シリコン窒化膜および第２のシリコン
酸化膜を介在して対向するフローティングゲートおよび
コントロールゲートを形成する。

【００４４】

【００４５】

【作用】請求項１に記載の発明によれば、多結晶シリコ
ン膜またはアモルファスシリコン膜のうち少なくともい
ずれか一方からなるシリコン層を熱酸化することによ
り、第２のシリコン酸化膜を形成している。シリコン窒
化膜を熱酸化することによりシリコン酸化膜を形成する
方法に比べて、この方法では熱酸化の時間を短くするこ
とができる。

【００４６】また、熱酸化によって形成された第２のシ
リコン酸化膜は、ＣＶＤ法で形成されたシリコン酸化膜
に比べて、一般にエッチング速度が遅い。このため、エ
ッチングの制御がしやすく、第２のシリコン酸化膜の厚
みを所望値にすることが可能である。

【００４７】

【００４８】

【００４９】

【実施例】この発明に従った不揮発性半導体装置の製造
方法の一実施例について以下説明する。なお、従来例と
同一のものについては同一番号を付してある。まず従来
例と同じように図１３から図２２の工程を経た。そして
図１に示すように、シリコン基板１の主表面全面上にＣ
ＶＤ法を用いて厚さ５０Åの多結晶シリコン膜７７を形
成した。多結晶シリコン膜の代わりにアモルファスシリ
コン膜であってもよい。３７はシリコン窒化膜であり、
厚みは１００Åである。３５はＢｏｔｔｏｍＯｘｉｄｅ
となるシリコン酸化膜である。厚みは１００Åである。

【００５０】多結晶シリコン膜７７を８２０℃湿式で約
１０分熱酸化し、図２に示すようにシリコン酸化膜７９
にした。このときシリコン酸化膜７９の膜厚は多結晶シ
リコン膜７７の膜厚の約２倍になった。このことを以下
説明する。図７は、多結晶シリコン膜を熱酸化し、シリ
コン酸化膜を形成したときにおける多結晶シリコン膜の
膜厚とシリコン酸化膜の膜厚との関係を示すグラフを表
わす図である。グラフを見ればわかるようにシリコン酸
化膜の膜厚は多結晶シリコン膜の膜厚の約２倍になって
いる。

【００５１】この後、周辺領域に形成する５Ｖ系Ｎチャ
ネルトランジスタ、１２Ｖ系Ｎチャネルトランジスタ、
５Ｖ系Ｐチャネルトランジスタ、１２Ｖ系Ｐチャネルト
ランジスタの４種のトランジスタのしきい値電圧をそれ
ぞれ制御するために、レジストプロセスを用いて、まず
５Ｖ系トランジスタの活性領域のみレジストを除去し、
このレジストをマスクにシリコン酸化膜７９とシリコン
窒化膜３７をエッチングし、ボロンを５０ｋｅＶ、５×
１０¹²／ｃｍ²の条件で注入し、さらにシリコン酸化膜
３５とシリコン酸化膜２９をエッチング除去する。同様
の工程を残り３種のトランジスタについて各々行ない図
３に示す状態となる。そして、良好なゲート酸化膜を形
成するためにシリコン基板１の主表面全面をフッ酸処理
した。このときシリコン酸化膜７９もエッチングされる
が、シリコン酸化膜７９は熱酸化によって形成されてい
るので、シリコン酸化膜をＣＶＤ法で形成した場合に比
べエッチング量が少ない。このことを以下説明する。図
６はフッ酸を用いてシリコン酸化膜をエッチングした場
合におけるエッチング時間とシリコン酸化膜のエッチン
グ膜厚との関係を示すグラフを表わす図である。○が熱
酸化を用いてシリコン酸化膜を形成した場合である。●
がＣＶＤ法を用いてシリコン酸化膜を形成した場合であ
る。図６を見ればわかるようにエッチング時間が同じ場
合、シリコン酸化膜を熱酸化で形成した場合のほうがシ
リコン酸化膜をＣＶＤ法で形成した場合に比べ、エッチ
ング膜厚の量が少ない。すなわち、シリコン酸化膜を熱
酸化で形成した場合のほうが、ＣＶＤ法で形成した場合
よりもエッチング速度が遅く、エッチングの制御が容易
である。エッチング速度が速いとたとえばエッチング時
間が設定時間よりも長くなった場合、エッチングされる
シリコン酸化膜の量が多くなり、シリコン酸化膜の膜厚
の設計値と実際の膜厚とのずれが大きくなる。

【００５２】図４に示すように、シリコン基板１の主表
面全面上にシリコン酸化膜４１を熱酸化によって形成し
た。周辺領域におけるシリコン酸化膜４１はゲート酸化
膜となる。シリコン酸化膜４１の上にＣＶＤ法を用いて
厚さ２５００Åの多結晶シリコン膜４３を形成した。周
辺領域においては多結晶シリコン膜４３はゲート電極と
なり、メモリセル領域においては多結晶シリコン膜４３
はコントロールゲートとなる。この後は従来例と同じよ
うに図２５〜図３１の工程を経て、図５に示す不揮発性
半導体記憶装置を完成した。

【００５３】

【表１】

【００５４】表１は、シリコン窒化膜を熱酸化する方
法、ＣＶＤ法を用いる方法、多結晶シリコン（またはア
モルファスシリコン）を熱酸化する方法を用いてＴｏｐ
Ｏｘｉｄｅを形成した場合におけるＴｏｐＯｘｉｄ
ｅの膜厚を示す表である。シリコン窒化膜を熱酸化する
方法におけるシリコン酸化膜の膜厚とは、図２３のシリ
コン酸化膜４２の膜厚である。ＣＶＤ法におけるシリコ
ン酸化膜の膜厚とは図３５のシリコン酸化膜７１の膜厚
である。多結晶シリコン（ｏｒアモルファスシリコン）
を熱酸化する方法におけるシリコン酸化膜の膜厚とは、
図４に示すシリコン酸化膜７９の膜厚である。理想値を
２０Å以上としたのは、２０Å未満だとフローティング
ゲートに貯えられた電荷のリーク量が多くなるからであ
る。理想値を１５０Å以下としたのは、１５０Åを超え
るとフローティングゲートとコントロールゲート間の電
気容量が低くなり過ぎるからである。表１を見ればわか
るように、多結晶シリコン（ｏｒアモルファスシリコ
ン）を熱酸化する方法を用いると、エッチングの制御が
容易なのでシリコン酸化膜の膜厚を理想値にすることが
可能となる。これに対しシリコン窒化膜を熱酸化する方
法においては、シリコン窒化膜の酸化レートはシリコン
基板の酸化レートよりも非常に小さいがゲート酸化膜と
ＴｏｐＯｘｉｄｅとを同時に形成するので、Ｔｏｐ
Ｏｘｉｄｅの膜厚はゲート酸化膜の膜厚よりも小さくな
る。ＣＶＤ法を用いる方法において、エッチングの制御
は難しいのでＴｏｐＯｘｉｄｅの膜厚が理想値から外
れることがある。

【００５５】なおこの実施例においてはコントロールゲ
ートとフローティングゲートとの間の絶縁膜をＯＮＯ膜
としているが、この発明においてはこれに限定されるわ
けでなく、ＴｏｐＯｘｉｄｅとシリコン窒化膜とから
なる構造でもよい。

【００５６】

【発明の効果】請求項１に記載の不揮発性半導体記憶装
置の製造方法によれば、コントロールゲートとなる層と
シリコン窒化膜との間に形成される第２のシリコン酸化
膜を熱酸化によって形成しても、熱酸化の時間を短くす
ることができる。このため、熱酸化の時間が長いことが
原因で不揮発性半導体記憶装置の性能が劣化するという
ことがなくなる。また、この第２のシリコン酸化膜の膜
厚の制御が容易なので、第２のシリコン酸化膜の厚みを
所望値にすることが可能となる。

【００５７】

【図面の簡単な説明】

【図１】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第１工程を示すシリコン基板の部分
断面図である。

【図２】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第２工程を示すシリコン基板の部分
断面図である。

【図３】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第３工程を示すシリコン基板の部分
断面図である。

【図４】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第４工程を示すシリコン基板の部分
断面図である。

【図５】この発明に従った不揮発性半導体記憶装置の製
造方法の一実施例の第５工程を示すシリコン基板の部分
断面図である。

【図６】フッ酸を用いてシリコン酸化膜をエッチングし
た場合におけるエッチング時間とシリコン酸化膜のエッ
チング膜厚との関係を示すグラフを表わす図である。

【図７】多結晶シリコン膜を熱酸化し、シリコン酸化膜
を形成した場合における多結晶シリコン膜の膜厚とシリ
コン酸化膜の膜厚との関係を示すグラフを表わす図であ
る。

【図８】フラッシュメモリの一般的な構成を示すブロッ
ク図である。

【図９】図８に示されたメモリセルマトリックスの概略
構成を示す等価回路図である。

【図１０】フラッシュメモリを構成する１つのメモリト
ランジスタの断面構造を示す部分断面図である。

【図１１】従来のスタックゲート型フラッシュメモリの
平面的配置を示す概略平面図である。

【図１２】図１１のＡ−Ａ線に沿う部分断面図である。

【図１３】従来の不揮発性半導体記憶装置の製造方法の
一例の第１工程を示すシリコン基板の部分断面図であ
る。

【図１４】従来の不揮発性半導体記憶装置の製造方法の
一例の第２工程を示すシリコン基板の部分断面図であ
る。

【図１５】従来の不揮発性半導体記憶装置の製造方法の
一例の第３工程を示すシリコン基板の部分断面図であ
る。

【図１６】従来の不揮発性半導体記憶装置の製造方法の
一例の第４工程を示すシリコン基板の部分断面図であ
る。

【図１７】従来の不揮発性半導体記憶装置の製造方法の
一例の第５工程を示すシリコン基板の部分断面図であ
る。

【図１８】従来の不揮発性半導体記憶装置の製造方法の
一例の第６工程を示すシリコン基板の部分断面図であ
る。

【図１９】従来の不揮発性半導体記憶装置の製造方法の
一例の第７工程を示すシリコン基板の部分断面図であ
る。

【図２０】従来の不揮発性半導体記憶装置の製造方法の
一例の第８工程を示すシリコン基板の部分断面図であ
る。

【図２１】図２０のＢ−Ｂ線に沿うシリコン基板の部分
断面図である。

【図２２】従来の不揮発性半導体記憶装置の製造方法の
一例の第９工程を示すシリコン基板の部分断面図であ
る。

【図２３】従来の不揮発性半導体記憶装置の製造方法の
一例の第１０工程を示すシリコン基板の部分断面図であ
る。

【図２４】従来の不揮発性半導体記憶装置の製造方法の
一例の第１０工程を示すシリコン基板のその他の部分断
面図である。

【図２５】従来の不揮発性半導体記憶装置の製造方法の
一例の第１１工程を示すシリコン基板の部分断面図であ
る。

【図２６】従来の不揮発性半導体記憶装置の製造方法の
一例の第１２工程を示すシリコン基板の部分断面図であ
る。

【図２７】従来の不揮発性半導体記憶装置の製造方法の
一例の第１３工程を示すシリコン基板の部分断面図であ
る。

【図２８】図２７のＣ−Ｃ線に沿うシリコン基板の部分
断面図である。

【図２９】従来の不揮発性半導体記憶装置の製造方法の
一例の第１４工程を示すシリコン基板の部分断面図であ
る。

【図３０】従来の不揮発性半導体記憶装置の製造方法の
一例の第１５工程を示すシリコン基板の部分断面図であ
る。

【図３１】従来の不揮発性半導体記憶装置の製造方法の
一例の第１６工程を示すシリコン基板の部分断面図であ
る。

【図３２】従来の不揮発性半導体記憶装置の製造方法の
一例の第１７工程を示すシリコン基板の部分断面図であ
る。

【図３３】従来の不揮発性半導体記憶装置の製造方法の
他の例の第１工程を示すシリコン基板の部分断面図であ
る。

【図３４】従来の不揮発性半導体記憶装置の製造方法の
他の例の第２工程を示すシリコン基板の部分断面図であ
る。

【図３５】従来の不揮発性半導体記憶装置の製造方法の
他の例の第３工程を示すシリコン基板の部分断面図であ
る。

【符号の説明】１シリコン基板２９シリコン酸化膜３１多結晶シリコン膜（フローティングゲート４９）３５シリコン酸化膜３７シリコン窒化膜７９シリコン酸化膜４３多結晶シリコン膜（コントロールゲート５１）７７多結晶シリコン膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板の主表面上に絶縁膜を形成す
る工程と、前記絶縁膜上にフローティングゲートとなる層を形成す
る工程と、前記フローティングゲートとなる層の上に第１のシリコ
ン酸化膜とシリコン窒化膜を順に形成する工程と、前記シリコン窒化膜上に多結晶シリコン膜またはアモル
ファスシリコン膜のうち少なくともいずれか一方からな
るシリコン層を形成する工程と、前記シリコン層を熱酸化して、第２のシリコン酸化膜に
する工程と、前記第２のシリコン酸化膜上にコントロールゲートとな
る層を形成する工程と、前記コントロールゲートとなる層の上に、レジストパタ
ーンを形成する工程と、前記レジストパターンをマスクとして、前記コントロー
ルゲートとなる層、前記第２のシリコン酸化膜、前記シ
リコン窒化膜、前記第１のシリコン酸化膜および前記フ
ローティングゲートとなる層に異方性エッチングを施す
ことにより、前記第１のシリコン酸化膜、前記シリコン
窒化膜および前記第２のシリコン酸化膜を介在して対向
するフローティングゲートおよびコントロールゲートを
形成する工程とを備えた、不揮発性半導体記憶装置の製
造方法。