JPH08125042A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH08125042A JPH08125042A JP6260844A JP26084494A JPH08125042A JP H08125042 A JPH08125042 A JP H08125042A JP 6260844 A JP6260844 A JP 6260844A JP 26084494 A JP26084494 A JP 26084494A JP H08125042 A JPH08125042 A JP H08125042A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【目的】 浮遊ゲートを有するＮＡＮＤセル構造のフラ
ッシュメモリにおいて、各メモリセルのチャネル電流特
性を向上させつつメモリセルアレイの高集積度化を可能
とする。 【構成】 絶縁基板２上のシリコン膜３をメモリセルの
ソースドレイン領域となる部分以外の素子間領域を除去
して島状シリコン膜３とする。この島状シリコン膜３の
側壁部分に、メモリセルに並列の制御ＭＯＳトランジス
タＴを形成する。 【効果】 島状シリコン膜の両側壁に制御トランジスタ
が形成されるので、この制御トランジスタのチャネル幅
はシリコン膜の側壁の深さのみで規定され、浮遊ゲート
のフオトリゾグラフィーの位置合せずれの影響を受け
ず、特性が一定になる。島状シリコン膜にメモリセルを
形成しているので、素子分離が不要となり、高集積化可
能となる。
ッシュメモリにおいて、各メモリセルのチャネル電流特
性を向上させつつメモリセルアレイの高集積度化を可能
とする。 【構成】 絶縁基板２上のシリコン膜３をメモリセルの
ソースドレイン領域となる部分以外の素子間領域を除去
して島状シリコン膜３とする。この島状シリコン膜３の
側壁部分に、メモリセルに並列の制御ＭＯＳトランジス
タＴを形成する。 【効果】 島状シリコン膜の両側壁に制御トランジスタ
が形成されるので、この制御トランジスタのチャネル幅
はシリコン膜の側壁の深さのみで規定され、浮遊ゲート
のフオトリゾグラフィーの位置合せずれの影響を受け
ず、特性が一定になる。島状シリコン膜にメモリセルを
形成しているので、素子分離が不要となり、高集積化可
能となる。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
及びその製造方法に関し、特に浮遊ゲート電極と制御ゲ
ート電極とが積層されて構成されたメモリセルが複数個
直列接続されたＮＡＮＤセルを有し、このＮＡＮＤセル
がマトリックス状に配列されてメモリアレイが構成され
た不揮発性半導体記憶装置及びその製造方法に関するも
のである。
及びその製造方法に関し、特に浮遊ゲート電極と制御ゲ
ート電極とが積層されて構成されたメモリセルが複数個
直列接続されたＮＡＮＤセルを有し、このＮＡＮＤセル
がマトリックス状に配列されてメモリアレイが構成され
た不揮発性半導体記憶装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】不揮発性メモリの分野で、浮遊ゲートを
持つＭＯＳＦＥＴ構造のメモリセルを用いた電気的書き
換え可能な不揮発性メモリ装置として、最近、メモリセ
ルを直列接続したＮＡＮＤセルを構成し、コンタクト部
を大幅に減らすことを可能にしたＮＡＮＤ型フラッシュ
メモリが開発されている。このＮＡＮＤセルでは、デー
タの消去は一括して浮遊ゲートに電子を注入してセルの
しきい値電圧を高くする全面消去で行い、その後データ
の書き込みとして選択したメモリセルの浮遊ゲートだけ
から電子を放出してセルのしきい値電圧を０Ｖ以下にす
る選択書き込みを行う。
持つＭＯＳＦＥＴ構造のメモリセルを用いた電気的書き
換え可能な不揮発性メモリ装置として、最近、メモリセ
ルを直列接続したＮＡＮＤセルを構成し、コンタクト部
を大幅に減らすことを可能にしたＮＡＮＤ型フラッシュ
メモリが開発されている。このＮＡＮＤセルでは、デー
タの消去は一括して浮遊ゲートに電子を注入してセルの
しきい値電圧を高くする全面消去で行い、その後データ
の書き込みとして選択したメモリセルの浮遊ゲートだけ
から電子を放出してセルのしきい値電圧を０Ｖ以下にす
る選択書き込みを行う。
【０００３】このＮＡＮＤ型フラッシュメモリでは、制
御ゲートを“Ｈ”レベルにし、ドレインは“Ｌ”レベル
にしてトンネル電流により浮遊ゲートに電子を注入す
る。また、データの選択書き込み時には、ソース側のセ
ルからドレイン側のセルへと順番に書き込んでいく。そ
の場合、選択されたセルの電位は、ドレインが“Ｈ”レ
ベル、制御ゲートは“Ｌ”レベルとなり、この結果、選
択したメモリセルの浮遊ゲートだけから電子を放出をす
ることができる。
御ゲートを“Ｈ”レベルにし、ドレインは“Ｌ”レベル
にしてトンネル電流により浮遊ゲートに電子を注入す
る。また、データの選択書き込み時には、ソース側のセ
ルからドレイン側のセルへと順番に書き込んでいく。そ
の場合、選択されたセルの電位は、ドレインが“Ｈ”レ
ベル、制御ゲートは“Ｌ”レベルとなり、この結果、選
択したメモリセルの浮遊ゲートだけから電子を放出をす
ることができる。
【０００４】選択されたメモリセルよりもドレイン側
（ＮＡＮＤセルのドレイン）にある非選択セルでは、ド
レインに印加された電位が選択されたセルまで伝達する
ために、制御ゲートの電位をドレインの電位と同程度に
する。この時、ドレインに印加された電圧は、制御ゲー
トに印加された電圧からセルのしきい値電圧を差し引い
た電圧までしかソース側に伝達されない。前述したとお
り、セルのしきい値電圧は浮遊ゲートに蓄積され電荷量
により決まる。
（ＮＡＮＤセルのドレイン）にある非選択セルでは、ド
レインに印加された電位が選択されたセルまで伝達する
ために、制御ゲートの電位をドレインの電位と同程度に
する。この時、ドレインに印加された電圧は、制御ゲー
トに印加された電圧からセルのしきい値電圧を差し引い
た電圧までしかソース側に伝達されない。前述したとお
り、セルのしきい値電圧は浮遊ゲートに蓄積され電荷量
により決まる。
【０００５】また、一括消去をした際には、メモリセル
アレイ内のセルのしきい値電圧は、ある程度ばらつきを
持つ。それゆえ、一括消去によりセルのしきい値電圧を
高くした場合、セルしきい値ばらつきの結果、あるメモ
リセルのしきい値電圧が高くなりすぎ、選択書き込みを
行うときの非選択セルの制御ゲート電圧ではドレイン電
圧を十分に転送できなくなる可能性が生じる。
アレイ内のセルのしきい値電圧は、ある程度ばらつきを
持つ。それゆえ、一括消去によりセルのしきい値電圧を
高くした場合、セルしきい値ばらつきの結果、あるメモ
リセルのしきい値電圧が高くなりすぎ、選択書き込みを
行うときの非選択セルの制御ゲート電圧ではドレイン電
圧を十分に転送できなくなる可能性が生じる。
【０００６】また、データの書き換えを行うと、浮遊ゲ
ートに電子が注入されたままのセルではさらに一括消去
が繰り返されることになり、その結果、セルのしきい値
電圧は上昇して、選択書き込み時のドレイン電圧の転送
ができなくなる。
ートに電子が注入されたままのセルではさらに一括消去
が繰り返されることになり、その結果、セルのしきい値
電圧は上昇して、選択書き込み時のドレイン電圧の転送
ができなくなる。
【０００７】この問題を解決すべく特開平１−２３５２
７８号公報において、図４，５に示したＮＡＮＤセルが
提案されている。図４（ａ）はその平面図、（ｂ）はそ
の等価回路図であり、図５（ａ）は図４（ａ）のＢ−
Ｂ’線断面図、（ｂ）は制御ゲート電圧対チャネル電流
との関係を示す図である。
７８号公報において、図４，５に示したＮＡＮＤセルが
提案されている。図４（ａ）はその平面図、（ｂ）はそ
の等価回路図であり、図５（ａ）は図４（ａ）のＢ−
Ｂ’線断面図、（ｂ）は制御ゲート電圧対チャネル電流
との関係を示す図である。
【０００８】図５（ａ）の断面図に示す様に、メモリセ
ルＭ１〜Ｍ８の浮遊ゲート５がチャネル領域をそのチャ
ネル幅方向に部分的に覆う構造になっている。その結
果、等価回路的には、図４（ｂ）に示す如く、制御ゲー
ト７をゲート電極とする制御用ＭＯＳトランジスタＴ１
〜Ｔ８が夫々メモリセルＭ１〜Ｍ８に対して並列に接続
された状態となる。
ルＭ１〜Ｍ８の浮遊ゲート５がチャネル領域をそのチャ
ネル幅方向に部分的に覆う構造になっている。その結
果、等価回路的には、図４（ｂ）に示す如く、制御ゲー
ト７をゲート電極とする制御用ＭＯＳトランジスタＴ１
〜Ｔ８が夫々メモリセルＭ１〜Ｍ８に対して並列に接続
された状態となる。
【０００９】尚、図５（ａ）において、１０は半導体基
板、１１はゲート酸化膜、１２はフィールド酸化膜であ
り、ＬＯＣＯＳ技術による素子分離用酸化膜である。ま
た、図４において、９はＮＡＮＤセルのソース線、１３
はＮＡＮＤセルのドレインであり、ビット線となる。Ｓ
Ｇ１，ＳＧ２は制御トランジスタの各ゲート線、ＷＬ１
〜ＷＬ８はメモリセルＭ１〜Ｍ８の各制御ゲート線であ
り、ワード線となる。
板、１１はゲート酸化膜、１２はフィールド酸化膜であ
り、ＬＯＣＯＳ技術による素子分離用酸化膜である。ま
た、図４において、９はＮＡＮＤセルのソース線、１３
はＮＡＮＤセルのドレインであり、ビット線となる。Ｓ
Ｇ１，ＳＧ２は制御トランジスタの各ゲート線、ＷＬ１
〜ＷＬ８はメモリセルＭ１〜Ｍ８の各制御ゲート線であ
り、ワード線となる。
【００１０】この制御トランジスタＴ１〜Ｔ８のしきい
値電圧は浮遊ゲートに蓄積され電荷量には左右されな
い。それゆえ、図５（ｂ）の制御ゲート電圧とチャネル
電流の特性（Ｉd −Ｖcg特性）に示すように、一括消去
後に、メモリセルＭ１〜Ｍ８のしきい値のばらつきによ
り、いずれかのメモリセルのしきい値電圧が高くなりす
ぎてメモリセル部のＩd −Ｖcg特性が図中の曲線Ｂの様
になり、そのメモリセル自身ではドレイン電圧を転送で
きない状態になったとしても、そのメモリセルと並列接
続された制御トランジスタではしきい値電圧は低いまま
である。
値電圧は浮遊ゲートに蓄積され電荷量には左右されな
い。それゆえ、図５（ｂ）の制御ゲート電圧とチャネル
電流の特性（Ｉd −Ｖcg特性）に示すように、一括消去
後に、メモリセルＭ１〜Ｍ８のしきい値のばらつきによ
り、いずれかのメモリセルのしきい値電圧が高くなりす
ぎてメモリセル部のＩd −Ｖcg特性が図中の曲線Ｂの様
になり、そのメモリセル自身ではドレイン電圧を転送で
きない状態になったとしても、そのメモリセルと並列接
続された制御トランジスタではしきい値電圧は低いまま
である。
【００１１】そのために、メモリセルと制御トランジス
タとを一対として考えた場合のＩd−Ｖcg特性は図中の
曲線Ａの様に、チャネル電流が十分流れる状態に設定で
きるので、ドレイン電圧は次段のメモリセルおよび制御
トランジスタに転送される。それゆえ、前述の問題点で
ある一括消去後のセルしきい値ばらつきによるドレイン
電圧の転送不良といった問題が解決できるようになって
いる。
タとを一対として考えた場合のＩd−Ｖcg特性は図中の
曲線Ａの様に、チャネル電流が十分流れる状態に設定で
きるので、ドレイン電圧は次段のメモリセルおよび制御
トランジスタに転送される。それゆえ、前述の問題点で
ある一括消去後のセルしきい値ばらつきによるドレイン
電圧の転送不良といった問題が解決できるようになって
いる。
【００１２】
【発明が解決しようとする課題】しかしながら、実際に
はメモリセルＭ１〜Ｍ８と制御トランジスタＴ１〜Ｔ８
のそれぞれの特性は、浮遊ゲートパターン５のチャネル
領域からのずれ量で規定されるチャネル幅に依存する。
そのため、素子分離後の浮遊ゲートパターン５位置を決
めるためのフオトリソグラフィー時の位置ずれにより、
メモリセルＭ１〜Ｍ８と制御トランジスタＴ１〜Ｔ８の
それぞれのＩd −Ｖcg特性は変動し、その制御は容易で
はない。
はメモリセルＭ１〜Ｍ８と制御トランジスタＴ１〜Ｔ８
のそれぞれの特性は、浮遊ゲートパターン５のチャネル
領域からのずれ量で規定されるチャネル幅に依存する。
そのため、素子分離後の浮遊ゲートパターン５位置を決
めるためのフオトリソグラフィー時の位置ずれにより、
メモリセルＭ１〜Ｍ８と制御トランジスタＴ１〜Ｔ８の
それぞれのＩd −Ｖcg特性は変動し、その制御は容易で
はない。
【００１３】また、ＬＯＣＯＳ分離をしているので、実
際の設計の際には、素子分離酸化膜上に寄生的に形成さ
れる、メモリセルＭ１〜Ｍ８の制御ゲート７をゲート電
極とする寄生トランジスタの素子分離特性を考慮する必
要がある。すなわち、十分な素子分離特性を実現するた
めに隣のＮＡＮＤセルのメモリセルとの間は十分広くと
る必要があり、そのためセル領域の微細化が困難であ
る。
際の設計の際には、素子分離酸化膜上に寄生的に形成さ
れる、メモリセルＭ１〜Ｍ８の制御ゲート７をゲート電
極とする寄生トランジスタの素子分離特性を考慮する必
要がある。すなわち、十分な素子分離特性を実現するた
めに隣のＮＡＮＤセルのメモリセルとの間は十分広くと
る必要があり、そのためセル領域の微細化が困難であ
る。
【００１４】本発明の目的は、メモリセルに並列に接続
される制御トランジスタのチャネル幅を一義的に規定し
て制御トランジスタのＩd −Ｖcg特性の変動をなくした
不揮発性半導体記憶装置及びその製造方法を提供するこ
とである。
される制御トランジスタのチャネル幅を一義的に規定し
て制御トランジスタのＩd −Ｖcg特性の変動をなくした
不揮発性半導体記憶装置及びその製造方法を提供するこ
とである。
【００１５】本発明の他の目的は、メモリセル間の素子
分離用酸化膜をなくして寄生トランジスタの生成を防止
し、セル領域の微細化を図った不揮発性半導体記憶装置
及びその製造方法を提供することである。
分離用酸化膜をなくして寄生トランジスタの生成を防止
し、セル領域の微細化を図った不揮発性半導体記憶装置
及びその製造方法を提供することである。
【００１６】
【課題を解決するための手段】本発明によれば、浮遊ゲ
ート電極と制御ゲート電極とが積層されて構成されたメ
モリセルが複数個直列接続されたＮＡＮＤセルを有し、
このＮＡＮＤセルがマトリックス状に配列されてメモリ
アレイが構成された不揮発性半導体記憶装置であって、
絶縁基板と、この絶縁基板の一主表面上に選択的に設け
られて前記メモリセルのソース及びドレイン領域となる
島状の半導体薄膜と、この島状の半導体薄膜の側壁に形
成され前記メモリセルに並列接続されたＭＯＳ型トラン
ジスタ素子とを含むことを特徴とする不揮発性半導体記
憶装置が得られる。
ート電極と制御ゲート電極とが積層されて構成されたメ
モリセルが複数個直列接続されたＮＡＮＤセルを有し、
このＮＡＮＤセルがマトリックス状に配列されてメモリ
アレイが構成された不揮発性半導体記憶装置であって、
絶縁基板と、この絶縁基板の一主表面上に選択的に設け
られて前記メモリセルのソース及びドレイン領域となる
島状の半導体薄膜と、この島状の半導体薄膜の側壁に形
成され前記メモリセルに並列接続されたＭＯＳ型トラン
ジスタ素子とを含むことを特徴とする不揮発性半導体記
憶装置が得られる。
【００１７】更に本発明によれば、前記の不揮発性半導
体記憶装置の製造方法であって、前記絶縁基板の一主表
面に前記半導体薄膜を形成する工程と、この半導体薄膜
上に導電膜を形成する工程と、この導電膜を選択的に除
去して前記浮遊ゲート電極を形成すると同時に前記半導
体薄膜をも選択的に除去して島状の半導体薄膜に加工す
る工程と、前記島状の半導体薄膜の側壁に前記ＭＯＳ型
トランジスタ素子を形成する工程とを含むことを特徴と
する不揮発性半導体記憶装置の製造方法が得られる。
体記憶装置の製造方法であって、前記絶縁基板の一主表
面に前記半導体薄膜を形成する工程と、この半導体薄膜
上に導電膜を形成する工程と、この導電膜を選択的に除
去して前記浮遊ゲート電極を形成すると同時に前記半導
体薄膜をも選択的に除去して島状の半導体薄膜に加工す
る工程と、前記島状の半導体薄膜の側壁に前記ＭＯＳ型
トランジスタ素子を形成する工程とを含むことを特徴と
する不揮発性半導体記憶装置の製造方法が得られる。
【００１８】
【作用】一主表面上に半導体薄膜を有する絶縁基板を用
い、メモリセルのソース、ドレイン領域はこの半導体薄
膜中に形成し、かつ素子分離は各メモリセルの素子領域
以外の部分半導体薄膜を除去して行い、その結果露出し
た島状の半導体薄膜の側壁に各メモリセルに並列のＭＯ
Ｓトランジスタ素子を形成するものである。
い、メモリセルのソース、ドレイン領域はこの半導体薄
膜中に形成し、かつ素子分離は各メモリセルの素子領域
以外の部分半導体薄膜を除去して行い、その結果露出し
た島状の半導体薄膜の側壁に各メモリセルに並列のＭＯ
Ｓトランジスタ素子を形成するものである。
【００１９】
【実施例】以下、本発明について実施例を図面を用いて
説明する。尚、以下の実施例において用いたメモリセル
では、半導体膜としてシリコン膜、絶縁膜としてシリコ
ン酸化膜、半導体基板としてシリコン基板を用いてい
る。
説明する。尚、以下の実施例において用いたメモリセル
では、半導体膜としてシリコン膜、絶縁膜としてシリコ
ン酸化膜、半導体基板としてシリコン基板を用いてい
る。
【００２０】図１（ａ）〜（ｆ）は本発明の一実施例の
製造工程順の各断面図であり、図２は図１（ａ）〜
（ｆ）の製造工程により得られた不揮発性半導体記憶装
置の平面図（ａ）及び等価回路図（ｂ）である。尚、図
１（ａ）〜（ｅ）の各工程図は図２（ａ）のＢ−Ｂ’線
断面図であり、図１（ｆ）は図２（ａ）のＡ−Ａ’線断
面図である。図１，２において、図４，５と同等部分は
同一符号により示されている。
製造工程順の各断面図であり、図２は図１（ａ）〜
（ｆ）の製造工程により得られた不揮発性半導体記憶装
置の平面図（ａ）及び等価回路図（ｂ）である。尚、図
１（ａ）〜（ｅ）の各工程図は図２（ａ）のＢ−Ｂ’線
断面図であり、図１（ｆ）は図２（ａ）のＡ−Ａ’線断
面図である。図１，２において、図４，５と同等部分は
同一符号により示されている。
【００２１】使用基板には、図１（ａ）に示すように、
シリコン基板１上にシリコン酸化膜２、シリコン薄膜３
が形成されているＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板を用いる。この基板１の一主表面
上において、まず、図１（ｂ）に示すように、フオトリ
ソグラフィーとシリコンのエッチングの技術により、シ
リコン薄膜３を素子領域のみ残して、その他の領域を除
去する。その後、ゲート酸化膜４を介して浮遊ゲート用
ポリシリコン膜５をシリコンのＣＶＤにより堆積する
（図１（ｃ）参照）。
シリコン基板１上にシリコン酸化膜２、シリコン薄膜３
が形成されているＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板を用いる。この基板１の一主表面
上において、まず、図１（ｂ）に示すように、フオトリ
ソグラフィーとシリコンのエッチングの技術により、シ
リコン薄膜３を素子領域のみ残して、その他の領域を除
去する。その後、ゲート酸化膜４を介して浮遊ゲート用
ポリシリコン膜５をシリコンのＣＶＤにより堆積する
（図１（ｃ）参照）。
【００２２】引き続き、図１（ｄ）に示すように、浮遊
ゲート用ポリシリコン膜５の不要部分を、フオトリソグ
ラフィーとシリコンのエッチングの技術により除去す
る。さらに、島状に分離されたシリコン薄膜３の露出部
分（シリコン薄膜３の側壁部を含める）と浮遊ゲート用
ポリシリコン５の表面に、ゲート間絶縁膜としてシリコ
ン酸化膜６を形成した後、素子表面に制御ゲート用ポリ
シリコン膜７を形成する（図１（ｅ）参照）。
ゲート用ポリシリコン膜５の不要部分を、フオトリソグ
ラフィーとシリコンのエッチングの技術により除去す
る。さらに、島状に分離されたシリコン薄膜３の露出部
分（シリコン薄膜３の側壁部を含める）と浮遊ゲート用
ポリシリコン５の表面に、ゲート間絶縁膜としてシリコ
ン酸化膜６を形成した後、素子表面に制御ゲート用ポリ
シリコン膜７を形成する（図１（ｅ）参照）。
【００２３】その後、制御ゲート用ポリシリコン膜７を
ゲート形状に加工した後、メモリセルおよびその他のＭ
ＯＳＦＥＴのソース・ドレイン拡散層を形成するための
不純物をＳＯＩ基板の一主表面に対して垂直にイオン注
入し、シリコン薄膜３に拡散層を形成する（図１（ｆ）
参照）。最後に、通常の配線形成工程等の後処理を実施
して不揮発性記憶素子を作製する。
ゲート形状に加工した後、メモリセルおよびその他のＭ
ＯＳＦＥＴのソース・ドレイン拡散層を形成するための
不純物をＳＯＩ基板の一主表面に対して垂直にイオン注
入し、シリコン薄膜３に拡散層を形成する（図１（ｆ）
参照）。最後に、通常の配線形成工程等の後処理を実施
して不揮発性記憶素子を作製する。
【００２４】この形成工程を経て作製されるメモリセル
の等価回路を図２（ｂ）に示す。通常のＮＡＮＤセル
は、浮遊ゲート５と制御ゲート７で構成される２層構造
ゲートを有するメモリセルＭ１〜Ｍ８と、ソース・ドレ
イン両端に位置する選択トランジスタＳ１，Ｓ２で構成
されるが、本実施例ではその他に、制御ゲート７と島状
に分離されたシリコン薄膜３の側壁とを含めた露出部Ｔ
で形成される制御トランジスタＴ１〜Ｔ８が各メモリセ
ルＭ１〜Ｍ８に並列に接続する様に形成されることにな
る。
の等価回路を図２（ｂ）に示す。通常のＮＡＮＤセル
は、浮遊ゲート５と制御ゲート７で構成される２層構造
ゲートを有するメモリセルＭ１〜Ｍ８と、ソース・ドレ
イン両端に位置する選択トランジスタＳ１，Ｓ２で構成
されるが、本実施例ではその他に、制御ゲート７と島状
に分離されたシリコン薄膜３の側壁とを含めた露出部Ｔ
で形成される制御トランジスタＴ１〜Ｔ８が各メモリセ
ルＭ１〜Ｍ８に並列に接続する様に形成されることにな
る。
【００２５】なお、本実施例では、制御トランジスタＴ
１〜Ｔ８は島状に分離されたシリコン薄膜３の両側壁に
形成されるので、１個のメモリセルに対して２個の制御
トランジスタが形成されるが、図２（ｂ）に示した等価
回路中では２個の制御トランジスタを１つにまとめて示
している。それゆえ、図２（ｂ）中の制御トランジスタ
のチャネル幅はシリコン薄膜３の側壁を含めた露出部の
広さの２倍で規定される。
１〜Ｔ８は島状に分離されたシリコン薄膜３の両側壁に
形成されるので、１個のメモリセルに対して２個の制御
トランジスタが形成されるが、図２（ｂ）に示した等価
回路中では２個の制御トランジスタを１つにまとめて示
している。それゆえ、図２（ｂ）中の制御トランジスタ
のチャネル幅はシリコン薄膜３の側壁を含めた露出部の
広さの２倍で規定される。
【００２６】このＮＡＮＤセルにおいても従来例と同様
に、各メモリセルＭ１〜Ｍ８に並列接続された制御トラ
ンジスタＴ１〜Ｔ８のしきい値電圧はメモリセルＭ１〜
Ｍ８の浮遊ゲート５に蓄積され電荷量には左右されれな
い。それゆえ、一括消去後に、メモリセルＭ１〜Ｍ８の
しきい値ばらつきにより、メモリセルＭ１〜Ｍ８のしき
い値電圧が高くなりすぎて、メモリセル自身ではドレイ
ン電圧を転送できない状態になったとしても、ドレイン
電圧はメモリセルと並列接続された制御トランジスタＴ
１〜Ｔ８を介して、次段のメモリセルおよび制御トラン
ジスタに転送される。
に、各メモリセルＭ１〜Ｍ８に並列接続された制御トラ
ンジスタＴ１〜Ｔ８のしきい値電圧はメモリセルＭ１〜
Ｍ８の浮遊ゲート５に蓄積され電荷量には左右されれな
い。それゆえ、一括消去後に、メモリセルＭ１〜Ｍ８の
しきい値ばらつきにより、メモリセルＭ１〜Ｍ８のしき
い値電圧が高くなりすぎて、メモリセル自身ではドレイ
ン電圧を転送できない状態になったとしても、ドレイン
電圧はメモリセルと並列接続された制御トランジスタＴ
１〜Ｔ８を介して、次段のメモリセルおよび制御トラン
ジスタに転送される。
【００２７】次に本発明の他の実施例のＮＡＮＤセルの
製造工程を図３を用いて説明するが、図３（ａ）〜
（ｄ）までは図２中のＢ−Ｂ’線の断面図、図３（ｅ）
は図２中のＡ−Ａ’線の断面図である。
製造工程を図３を用いて説明するが、図３（ａ）〜
（ｄ）までは図２中のＢ−Ｂ’線の断面図、図３（ｅ）
は図２中のＡ−Ａ’線の断面図である。
【００２８】使用基板には、図３（ａ）に示すように、
シリコン基板１上にシリコン酸化膜２、シリコン薄膜３
が形成されているＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板を用いる。この基板において、ま
ず、図３（ｂ）に示すように、この基板表面にゲート酸
化膜４を介して浮遊ゲート用ポリシリコン膜５をシリコ
ンのＣＶＤにより堆積する。
シリコン基板１上にシリコン酸化膜２、シリコン薄膜３
が形成されているＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板を用いる。この基板において、ま
ず、図３（ｂ）に示すように、この基板表面にゲート酸
化膜４を介して浮遊ゲート用ポリシリコン膜５をシリコ
ンのＣＶＤにより堆積する。
【００２９】引き続き、シリコン薄膜３中に作製する素
子領域に必要となる領域を残して、ポリシリコン膜５の
不要部分を、フオトリソグラフィーとシリコンのエッチ
ングの技術により除去する。さらに引き続いてシリコン
酸化膜４とシリコン薄膜３のエッチングを行う（図３
（ｃ）参照）。その結果、シリコン薄膜３は素子領域以
外の部分が除去され、島状に分離されたシリコン薄膜３
の側壁が露出する。
子領域に必要となる領域を残して、ポリシリコン膜５の
不要部分を、フオトリソグラフィーとシリコンのエッチ
ングの技術により除去する。さらに引き続いてシリコン
酸化膜４とシリコン薄膜３のエッチングを行う（図３
（ｃ）参照）。その結果、シリコン薄膜３は素子領域以
外の部分が除去され、島状に分離されたシリコン薄膜３
の側壁が露出する。
【００３０】次に、島状に分離されたシリコン薄膜３の
側壁の露出部分と浮遊ゲート・ポリシリコン５の表面
に、ゲート間絶縁膜としてリシコン酸化膜６を形成した
後、素子表面に制御ゲート用ポリシリコン膜７を形成す
る（図３（ｄ）参照）。その後、制御ゲート用ポリシリ
コン膜７をゲート形状に加工する。これに引き続いて浮
遊ゲート用ポリシリコン膜５の内浮遊ゲートとして不必
要な部分のシリコン膜をエッチングにより除去し、制御
ゲート７と浮遊ゲート５が２層積層した構造のゲート電
極を形成する。
側壁の露出部分と浮遊ゲート・ポリシリコン５の表面
に、ゲート間絶縁膜としてリシコン酸化膜６を形成した
後、素子表面に制御ゲート用ポリシリコン膜７を形成す
る（図３（ｄ）参照）。その後、制御ゲート用ポリシリ
コン膜７をゲート形状に加工する。これに引き続いて浮
遊ゲート用ポリシリコン膜５の内浮遊ゲートとして不必
要な部分のシリコン膜をエッチングにより除去し、制御
ゲート７と浮遊ゲート５が２層積層した構造のゲート電
極を形成する。
【００３１】その後、メモリセルおよびその他のＭＯＳ
ＦＥＴのソース・ドレイン拡散層を形成するための不純
物をＳＯＩ基板の一主表面に対して垂直にイオン注入
し、シリコン薄膜３に拡散層を形成する（図３（ｅ）参
照）。最後に、通常の配線形成工程等の後処理を実施し
て不揮発性記憶素子を作製する。
ＦＥＴのソース・ドレイン拡散層を形成するための不純
物をＳＯＩ基板の一主表面に対して垂直にイオン注入
し、シリコン薄膜３に拡散層を形成する（図３（ｅ）参
照）。最後に、通常の配線形成工程等の後処理を実施し
て不揮発性記憶素子を作製する。
【００３２】この形成工程を経て作製されるメモリセル
の等価回路は図２（ｂ）である。通常のＮＡＮＤセル
は、浮遊ゲート５と制御ゲート７で構成される２層構造
ゲートを有するメモリセルＭ１〜Ｍ８と、ソース・ドレ
イン両端に位置する選択トランジスタＳ１，Ｓ２で構成
されるが、本実施例ではその他に、制御ゲート７と島状
に分離されたシリコン薄膜３側壁の露出部Ｔで形成され
る制御トランジスタＴ１〜Ｔ８が各メモリセルＭ１〜Ｍ
８に並列に接続する様に形成される。
の等価回路は図２（ｂ）である。通常のＮＡＮＤセル
は、浮遊ゲート５と制御ゲート７で構成される２層構造
ゲートを有するメモリセルＭ１〜Ｍ８と、ソース・ドレ
イン両端に位置する選択トランジスタＳ１，Ｓ２で構成
されるが、本実施例ではその他に、制御ゲート７と島状
に分離されたシリコン薄膜３側壁の露出部Ｔで形成され
る制御トランジスタＴ１〜Ｔ８が各メモリセルＭ１〜Ｍ
８に並列に接続する様に形成される。
【００３３】なお、本実施例では、制御トランジスタＴ
１〜Ｔ８は島状に分離されたシリコン薄膜３の両側壁に
形成されるので、１個のメモリセルに対して２個の制御
トランジスタが形成されるが、図２（ｂ）に示した等価
回路中では２個の制御トランジスタを１つにまとめて示
している。それゆえ、図２（ｂ）中の制御トランジスタ
のチャネル幅はシリコン薄膜３側壁の深さ方向の長さの
２倍で規定されることは図１の実施例と同じである。
１〜Ｔ８は島状に分離されたシリコン薄膜３の両側壁に
形成されるので、１個のメモリセルに対して２個の制御
トランジスタが形成されるが、図２（ｂ）に示した等価
回路中では２個の制御トランジスタを１つにまとめて示
している。それゆえ、図２（ｂ）中の制御トランジスタ
のチャネル幅はシリコン薄膜３側壁の深さ方向の長さの
２倍で規定されることは図１の実施例と同じである。
【００３４】このＮＡＮＤセルにおいても従来例と同様
に、各メモリセルＭ１〜Ｍ８に並列接続された制御トラ
ンジスタＴ１〜Ｔ８のしきい値電圧は、メモリセルの浮
遊ゲート５に蓄積され電荷量には左右されない。それゆ
え、一括消去後に、メモリセルのしきい値ばらつきによ
り、メモリセルのしきい値電圧が高くなりすぎて、メモ
リセル自身ではドレイン電圧を転送できない状態になっ
たとしても、ドレイン電圧はメモリセルと並列接続した
制御トランジスタを介して、次段のメモリセルおよび制
御トランジスタに転送される。
に、各メモリセルＭ１〜Ｍ８に並列接続された制御トラ
ンジスタＴ１〜Ｔ８のしきい値電圧は、メモリセルの浮
遊ゲート５に蓄積され電荷量には左右されない。それゆ
え、一括消去後に、メモリセルのしきい値ばらつきによ
り、メモリセルのしきい値電圧が高くなりすぎて、メモ
リセル自身ではドレイン電圧を転送できない状態になっ
たとしても、ドレイン電圧はメモリセルと並列接続した
制御トランジスタを介して、次段のメモリセルおよび制
御トランジスタに転送される。
【００３５】上述した第１および第２の実施例において
は、メモリセルを構成する半導体膜としてシリコン膜、
絶縁膜としてシリコン酸化膜、半導体基板としてシリコ
ン基板、配線材料としてアルミニウムを用いたが、他の
種類の半導体膜、他の種類の絶縁膜、他の種類の半導体
基板、他の種類の導電性配線材料を用いても良い。
は、メモリセルを構成する半導体膜としてシリコン膜、
絶縁膜としてシリコン酸化膜、半導体基板としてシリコ
ン基板、配線材料としてアルミニウムを用いたが、他の
種類の半導体膜、他の種類の絶縁膜、他の種類の半導体
基板、他の種類の導電性配線材料を用いても良い。
【００３６】
【発明の効果】以上説明したように本発明によれば、前
述したように制御トランジスタのチャネル幅はシリコン
薄膜の側壁を含めた露出部の広さの２倍で規定されるの
で、制御トランジスタのＩd −Ｖcg特性は、素子分離後
の浮遊ゲート・パターン位置を決めるためのフオトリソ
グラフィー時の位置ずれには無関係であり、その制御は
容易になる。
述したように制御トランジスタのチャネル幅はシリコン
薄膜の側壁を含めた露出部の広さの２倍で規定されるの
で、制御トランジスタのＩd −Ｖcg特性は、素子分離後
の浮遊ゲート・パターン位置を決めるためのフオトリソ
グラフィー時の位置ずれには無関係であり、その制御は
容易になる。
【００３７】また、素子領域以外のシリコン薄膜を完全
に除去しているため、素子分離領域に寄生トランジスタ
は形成されないので、実際の設計の際には、素子分離特
性を考慮する必要がない。すなわち、その結果ＮＡＮＤ
セルを近接して配置することが可能であるため、従来例
よりさらにセルアレイ領域の微細化が実現できる。
に除去しているため、素子分離領域に寄生トランジスタ
は形成されないので、実際の設計の際には、素子分離特
性を考慮する必要がない。すなわち、その結果ＮＡＮＤ
セルを近接して配置することが可能であるため、従来例
よりさらにセルアレイ領域の微細化が実現できる。
【００３８】さらに、第２の実施例で示したように、浮
遊ゲートポリシリコン薄膜をフオトリソグラフィーとエ
ッチングにより加工すると同時に、ソース・ドレインを
形成するシリコン薄膜も素子領域状に加工して素子分離
を行うことで、製造工程の簡略化が実現できる。その結
果、製造コストの低減化と製造歩留まり向上を実現でき
る。
遊ゲートポリシリコン薄膜をフオトリソグラフィーとエ
ッチングにより加工すると同時に、ソース・ドレインを
形成するシリコン薄膜も素子領域状に加工して素子分離
を行うことで、製造工程の簡略化が実現できる。その結
果、製造コストの低減化と製造歩留まり向上を実現でき
る。
【図１】（ａ）〜（ｆ）は本発明の一実施例の製造工程
順の各断面図である。
順の各断面図である。
【図２】（ａ）は本発明の実施例の平面図、（ｂ）はそ
の等価回路図である。
の等価回路図である。
【図３】（ａ）〜（ｅ）は本発明の他の実施例の製造工
程順の各断面図である。
程順の各断面図である。
【図４】（ａ）は従来の不揮発性半導体記憶装置の平面
図、（ｂ）はその等価回路図である。
図、（ｂ）はその等価回路図である。
【図５】（ａ）は図４（ａ）のＢ−Ｂ’線の断面図、
（ｂ）は制御ゲート電圧対チャネル電流の特性図であ
る。
（ｂ）は制御ゲート電圧対チャネル電流の特性図であ
る。
１ シリコン基板 ２ シリコン酸化膜 ３ シリコン薄膜 ４，６ ゲートシリコン酸化膜 ５ 浮遊ゲートポリシリコン ７ 制御ゲートポリシリコン ９ ソース線 Ｍ１〜Ｍ８ メモリセル Ｓ１，Ｓ２ 選択トランジスタ Ｔ１〜Ｔ８ 制御トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】 浮遊ゲート電極と制御ゲート電極とが積
層されて構成されたメモリセルが複数個直列接続された
ＮＡＮＤセルを有し、このＮＡＮＤセルがマトリックス
状に配列されてメモリアレイが構成された不揮発性半導
体記憶装置であって、絶縁基板と、この絶縁基板の一主
表面上に選択的に設けられて前記メモリセルのソース及
びドレイン領域となる島状の半導体薄膜と、この島状の
半導体薄膜の側壁に形成され前記メモリセルに並列接続
されたＭＯＳ型トランジスタ素子とを含むことを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 データの消去は前記浮遊ゲート電極に電
子を注入する一括消去とし、データの書込みは選択メモ
リセルの前記浮遊ゲート電極からの電子放出とするよう
にしたことを特徴とする請求項１記載の不揮発性半導体
記憶装置。 - 【請求項３】 前記請求項１記載の不揮発性半導体記憶
装置の製造方法であって、前記絶縁基板の一主表面に前
記半導体薄膜を形成する工程と、この半導体薄膜上に導
電膜を形成する工程と、この導電膜を選択的に除去して
前記浮遊ゲート電極を形成すると同時に前記半導体薄膜
をも選択的に除去して島状の半導体薄膜に加工する工程
と、前記島状の半導体薄膜の側壁に前記ＭＯＳ型トラン
ジスタ素子を形成する工程とを含むことを特徴とする不
揮発性半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6260844A JP2630278B2 (ja) | 1994-10-26 | 1994-10-26 | 不揮発性半導体記憶装置及びその製造方法 |
| US08/547,629 US5691552A (en) | 1994-10-26 | 1995-10-24 | Nonvolatile semiconductor memory formed with silicon-on-insulator structure |
| KR1019950036999A KR0183486B1 (ko) | 1994-10-26 | 1995-10-25 | 절연체 상의 실리콘 구조로 형성된 불휘발성 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6260844A JP2630278B2 (ja) | 1994-10-26 | 1994-10-26 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125042A true JPH08125042A (ja) | 1996-05-17 |
| JP2630278B2 JP2630278B2 (ja) | 1997-07-16 |
Family
ID=17353547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6260844A Expired - Fee Related JP2630278B2 (ja) | 1994-10-26 | 1994-10-26 | 不揮発性半導体記憶装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5691552A (ja) |
| JP (1) | JP2630278B2 (ja) |
| KR (1) | KR0183486B1 (ja) |
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| US7943984B2 (en) | 2008-03-19 | 2011-05-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory apparatus |
| US8592892B2 (en) | 2006-12-08 | 2013-11-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
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| US6667506B1 (en) | 1999-04-06 | 2003-12-23 | Peregrine Semiconductor Corporation | Variable capacitor with programmability |
| US6690056B1 (en) * | 1999-04-06 | 2004-02-10 | Peregrine Semiconductor Corporation | EEPROM cell on SOI |
| US6551898B1 (en) * | 2001-11-01 | 2003-04-22 | The United States Of America As Represented By The Secretary Of The Navy | Creation of a polarizable layer in the buried oxide of silicon-on-insulator substrates for the fabrication of non-volatile memory |
| US7115949B2 (en) * | 2002-05-30 | 2006-10-03 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device in a semiconductor layer and structure thereof |
| DE10241170A1 (de) * | 2002-09-05 | 2004-03-18 | Infineon Technologies Ag | Hochdichter NROM-FINFET |
| US6858899B2 (en) * | 2002-10-15 | 2005-02-22 | Matrix Semiconductor, Inc. | Thin film transistor with metal oxide layer and method of making same |
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| JP2006073939A (ja) * | 2004-09-06 | 2006-03-16 | Toshiba Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| US7280290B2 (en) * | 2004-09-16 | 2007-10-09 | Sony Corporation | Movable lens mechanism |
| DE102005017071B4 (de) * | 2004-12-29 | 2011-09-15 | Hynix Semiconductor Inc. | Schwebe-Gate-Speichereinrichtung |
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| KR100856701B1 (ko) * | 2006-12-04 | 2008-09-04 | 경북대학교 산학협력단 | 고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법 |
| US20090080258A1 (en) * | 2007-09-21 | 2009-03-26 | Walker Andrew J | Erase method in thin film nonvolatile memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2724150B2 (ja) * | 1988-03-15 | 1998-03-09 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| US5493140A (en) * | 1993-07-05 | 1996-02-20 | Sharp Kabushiki Kaisha | Nonvolatile memory cell and method of producing the same |
-
1994
- 1994-10-26 JP JP6260844A patent/JP2630278B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-24 US US08/547,629 patent/US5691552A/en not_active Expired - Lifetime
- 1995-10-25 KR KR1019950036999A patent/KR0183486B1/ko not_active IP Right Cessation
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| US8592892B2 (en) | 2006-12-08 | 2013-11-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
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|---|---|
| KR0183486B1 (ko) | 1999-03-20 |
| US5691552A (en) | 1997-11-25 |
| JP2630278B2 (ja) | 1997-07-16 |
| KR960015922A (ko) | 1996-05-22 |
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