JP3244067B2 - 不揮発性半導体記憶装置とその製造方法 - Google Patents
不揮発性半導体記憶装置とその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置とその製造方法に係わり、特に、チップの小型化
を可能にした不揮発性半導体記憶装置とその製造方法に
関する。
憶装置とその製造方法に係わり、特に、チップの小型化
を可能にした不揮発性半導体記憶装置とその製造方法に
関する。
【０００２】
【従来の技術】図８〜１０は、従来技術を示す図であ
る。図において、５１は不揮発性半導体記憶装置（以
下、メモリセルという）のフローティングゲート、５２
はフローティングゲート５１上のコントロールゲート、
５３はフローティングゲート５１とコントロールゲート
５２との絶縁膜、５４はメモリセルのドレイン、５５は
メモリセルのソースである。
る。図において、５１は不揮発性半導体記憶装置（以
下、メモリセルという）のフローティングゲート、５２
はフローティングゲート５１上のコントロールゲート、
５３はフローティングゲート５１とコントロールゲート
５２との絶縁膜、５４はメモリセルのドレイン、５５は
メモリセルのソースである。
【０００３】叉、６１はメモリセルを選択するための選
択トランジスタ（セレクタ）であり、この選択トランジ
スタ６１は選択信号線６２で制御されるようになってい
る。このように構成された不揮発性半導体記憶装置にお
いて、メモリセルと選択トランジスタとを形成する際、
マスクの目ずれから、図９（ａ）のように、メモリセル
領域と選択トランジスタ領域との間に、エッチングの残
り６４が生じ、この残り６４が後工程で倒れ、この為、
歩留まりを悪くするような不具合があった。
択トランジスタ（セレクタ）であり、この選択トランジ
スタ６１は選択信号線６２で制御されるようになってい
る。このように構成された不揮発性半導体記憶装置にお
いて、メモリセルと選択トランジスタとを形成する際、
マスクの目ずれから、図９（ａ）のように、メモリセル
領域と選択トランジスタ領域との間に、エッチングの残
り６４が生じ、この残り６４が後工程で倒れ、この為、
歩留まりを悪くするような不具合があった。
【０００４】また、マスクの目ずれから、図９（ｂ）の
ように、メモリセルを形成する時及び選択トランジスタ
を形成する時の２回のエッチングで、メモリセル領域と
選択トランジスタ領域との間に、基板やられ６５が発生
するという問題もあった。この為、図１０のように、メ
モリセル領域と選択トランジスタの領域との間に幅の広
いダミーゲート線６６を形成することで上記した問題を
回避していた。
ように、メモリセルを形成する時及び選択トランジスタ
を形成する時の２回のエッチングで、メモリセル領域と
選択トランジスタ領域との間に、基板やられ６５が発生
するという問題もあった。この為、図１０のように、メ
モリセル領域と選択トランジスタの領域との間に幅の広
いダミーゲート線６６を形成することで上記した問題を
回避していた。
【０００５】しかし、このように構成した場合、チップ
面積が大きくなるという欠点があった。
面積が大きくなるという欠点があった。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、選択信号線が従来
必要であったダミーゲート線を兼ねるように構成するこ
とで、小型化を可能にした新規な不揮発性半導体記憶装
置とその製造方法を提供するものである。
した従来技術の欠点を改良し、特に、選択信号線が従来
必要であったダミーゲート線を兼ねるように構成するこ
とで、小型化を可能にした新規な不揮発性半導体記憶装
置とその製造方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる不
揮発性半導体記憶装置の第１態様は、フローティングゲ
ートとコントロールゲートとを備えたメモリセルと、こ
のメモリセルを選択するための選択トランジスタと、前
記選択トランジスタを制御する選択信号線と、前記メモ
リセルを制御するためのワード線とを少なくとも備え、
前記選択信号線とワード線とが同一方向に並んで配置さ
れている不揮発性半導体記憶装置において、前記選択信
号線であって、前記選択トランジスタのゲート部分に位
置しない部分での選択信号線は、前記フローティングゲ
ートと同じ物質からなる第１の層と、前記コントロール
ゲートと同じ物質からなる第２の層とからなる積層構造
で形成されていることを特徴とするものであり、叉、第
２態様は、前記選択信号線に直交して接続する長さの短
い選択信号線が形成され、選択トランジスタのゲート
は、前記短い選択信号線の端部に形成されるように構成
したことを特徴とするものであり、叉、第３態様は、前
記選択トランジスタのゲートは、前記メモリセルのコン
トロールゲートと同じ物質からなる第２の層で形成され
ることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる不
揮発性半導体記憶装置の第１態様は、フローティングゲ
ートとコントロールゲートとを備えたメモリセルと、こ
のメモリセルを選択するための選択トランジスタと、前
記選択トランジスタを制御する選択信号線と、前記メモ
リセルを制御するためのワード線とを少なくとも備え、
前記選択信号線とワード線とが同一方向に並んで配置さ
れている不揮発性半導体記憶装置において、前記選択信
号線であって、前記選択トランジスタのゲート部分に位
置しない部分での選択信号線は、前記フローティングゲ
ートと同じ物質からなる第１の層と、前記コントロール
ゲートと同じ物質からなる第２の層とからなる積層構造
で形成されていることを特徴とするものであり、叉、第
２態様は、前記選択信号線に直交して接続する長さの短
い選択信号線が形成され、選択トランジスタのゲート
は、前記短い選択信号線の端部に形成されるように構成
したことを特徴とするものであり、叉、第３態様は、前
記選択トランジスタのゲートは、前記メモリセルのコン
トロールゲートと同じ物質からなる第２の層で形成され
ることを特徴とするものである。
【０００８】叉、本発明に係わる不揮発性半導体記憶装
置の製造方法の第１態様は、フローティングゲートとコ
ントロールゲートとを備えたメモリセルと、このメモリ
セルを選択するための選択トランジスタと、前記選択ト
ランジスタを制御する選択信号線と、前記メモリセルを
制御するためのワード線とを少なくとも備え、前記選択
信号線とワード線とが同一方向に並んで配置されている
不揮発性半導体記憶装置の製造方法において、 前記メモ
リセル用のトンネル膜を形成し、このトンネル膜上にフ
ローティングゲートとなる導電膜を形成し、前記導電膜
をエッチングした後、前記トンネル膜とエッチングされ
た導電膜とをマスクにしてソース・ドレイン領域を形成
する第１の工程と、基板全体を酸化膜で覆い、その後、
前記導電膜の上部が露出するようにエッチバックする第
２の工程と、前記選択トランジスタを形成する領域の前
記導電膜を除去する第３の工程と、前記メモリセルのフ
ローティングゲートとコントロールゲートとを絶縁する
絶縁膜を成膜し、前記選択トランジスタを形成する領域
から前記絶縁膜を除去する第４の工程と、前記選択トラ
ンジスタのゲート酸化膜を形成する第５の工程と、全面
にポリシリコン膜を成膜する第６の工程と、前記ポリシ
リコン膜と前記導電膜とをエッチングすると共に、前記
選択信号線の一方の側面をエッチングする第７の工程
と、前記ポリシリコン膜をエッチングして、前記選択ト
ランジスタのゲートを形成すると共に、前記選択信号線
の他方の側面をエッチングする第８の工程と、を含むこ
とを特徴とするものであり、叉、第２態様は、前記第７
の工程で選択信号線の側面をエッチングする際、選択信
号線に含まれる前記導電膜をエッチングすることを特徴
とするものであり、叉、第３態様は、フローティングゲ
ートとコントロールゲートとを備えたメモリセルと、こ
のメモリセルを選択するための選択トランジスタと、前
記選択トランジスタを制御する選択信号線と、前記メモ
リセルを制御するためのワード線とを少なくとも備え、
前記選択信号線とワード線とが同一方向に並んで配置さ
れている不揮発性半導体記憶装置の製造方法において、
前記メモリセル用のトンネル膜を形成し、このトンネル
膜上にフローティングゲートとなる導電膜を形成し、前
記導電膜をエッチングした後、前記トンネル膜とエッチ
ングされた導電膜とをマスクにしてソース・ドレイン領
域を形成する第１の工程と、基板全体を酸化膜で覆い、
その後、前記導電膜の上部が露出するようにエッチバッ
クする第２の工程と、前記選択トランジスタを形成する
領域の前記導電膜を除去する第３の工程と、前記メモリ
セルのフローティングゲートとコントロールゲートとを
絶縁する絶縁膜を成膜し、前記選択トランジスタを形成
する領域から前記絶縁膜を除去する第４の工程と、前記
選択トランジスタのゲート酸化膜を形成する第５の工程
と、全面にポリシリコン膜を成膜する第６の工程と、前
記ポリシリコン膜と前記導電膜とをエッチングしてフロ
ーティングゲートとコントロールゲートとを形成する第
７の工程と、前記ポリシリコン膜をエッチングして、前
記選択トランジスタのゲートを形成すると共に、前記選
択信号線を形成する第８の工程と、を含むことを特徴と
するものである。
置の製造方法の第１態様は、フローティングゲートとコ
ントロールゲートとを備えたメモリセルと、このメモリ
セルを選択するための選択トランジスタと、前記選択ト
ランジスタを制御する選択信号線と、前記メモリセルを
制御するためのワード線とを少なくとも備え、前記選択
信号線とワード線とが同一方向に並んで配置されている
不揮発性半導体記憶装置の製造方法において、 前記メモ
リセル用のトンネル膜を形成し、このトンネル膜上にフ
ローティングゲートとなる導電膜を形成し、前記導電膜
をエッチングした後、前記トンネル膜とエッチングされ
た導電膜とをマスクにしてソース・ドレイン領域を形成
する第１の工程と、基板全体を酸化膜で覆い、その後、
前記導電膜の上部が露出するようにエッチバックする第
２の工程と、前記選択トランジスタを形成する領域の前
記導電膜を除去する第３の工程と、前記メモリセルのフ
ローティングゲートとコントロールゲートとを絶縁する
絶縁膜を成膜し、前記選択トランジスタを形成する領域
から前記絶縁膜を除去する第４の工程と、前記選択トラ
ンジスタのゲート酸化膜を形成する第５の工程と、全面
にポリシリコン膜を成膜する第６の工程と、前記ポリシ
リコン膜と前記導電膜とをエッチングすると共に、前記
選択信号線の一方の側面をエッチングする第７の工程
と、前記ポリシリコン膜をエッチングして、前記選択ト
ランジスタのゲートを形成すると共に、前記選択信号線
の他方の側面をエッチングする第８の工程と、を含むこ
とを特徴とするものであり、叉、第２態様は、前記第７
の工程で選択信号線の側面をエッチングする際、選択信
号線に含まれる前記導電膜をエッチングすることを特徴
とするものであり、叉、第３態様は、フローティングゲ
ートとコントロールゲートとを備えたメモリセルと、こ
のメモリセルを選択するための選択トランジスタと、前
記選択トランジスタを制御する選択信号線と、前記メモ
リセルを制御するためのワード線とを少なくとも備え、
前記選択信号線とワード線とが同一方向に並んで配置さ
れている不揮発性半導体記憶装置の製造方法において、
前記メモリセル用のトンネル膜を形成し、このトンネル
膜上にフローティングゲートとなる導電膜を形成し、前
記導電膜をエッチングした後、前記トンネル膜とエッチ
ングされた導電膜とをマスクにしてソース・ドレイン領
域を形成する第１の工程と、基板全体を酸化膜で覆い、
その後、前記導電膜の上部が露出するようにエッチバッ
クする第２の工程と、前記選択トランジスタを形成する
領域の前記導電膜を除去する第３の工程と、前記メモリ
セルのフローティングゲートとコントロールゲートとを
絶縁する絶縁膜を成膜し、前記選択トランジスタを形成
する領域から前記絶縁膜を除去する第４の工程と、前記
選択トランジスタのゲート酸化膜を形成する第５の工程
と、全面にポリシリコン膜を成膜する第６の工程と、前
記ポリシリコン膜と前記導電膜とをエッチングしてフロ
ーティングゲートとコントロールゲートとを形成する第
７の工程と、前記ポリシリコン膜をエッチングして、前
記選択トランジスタのゲートを形成すると共に、前記選
択信号線を形成する第８の工程と、を含むことを特徴と
するものである。
【０００９】
【発明の実施の形態】本発明に係わる不揮発性半導体記
憶装置は、フローティングゲートとコントロールゲート
とを備えたメモリセルと、このメモリセルを選択するた
めの選択トランジスタと、前記選択トランジスタを制御
する選択信号線と、前記メモリセルを制御するためのワ
ード線とを少なくとも備え、前記選択信号線とワード線
とが同一方向に並んで配置されている不揮発性半導体記
憶装置において、前記選択信号線は、前記フローティン
グゲートと同じ物質からなる第１の層と、前記コントロ
ールゲートと同じ物質からなる第２の層とを含むように
構成したので、選択信号線が従来必要であったダミーゲ
ート線を兼ねるから、チップサイズを小型化することが
出来る。
憶装置は、フローティングゲートとコントロールゲート
とを備えたメモリセルと、このメモリセルを選択するた
めの選択トランジスタと、前記選択トランジスタを制御
する選択信号線と、前記メモリセルを制御するためのワ
ード線とを少なくとも備え、前記選択信号線とワード線
とが同一方向に並んで配置されている不揮発性半導体記
憶装置において、前記選択信号線は、前記フローティン
グゲートと同じ物質からなる第１の層と、前記コントロ
ールゲートと同じ物質からなる第２の層とを含むように
構成したので、選択信号線が従来必要であったダミーゲ
ート線を兼ねるから、チップサイズを小型化することが
出来る。
【００１０】
【実施例】以下に、本発明に係わる不揮発性半導体記憶
装置とその製造方法の具体例を図面を参照しながら詳細
に説明する。図１乃至図６は、本発明に係わる不揮発性
半導体記憶装置とその製造方法の具体例の構造を示す図
であって、これらの図には、フローティングゲート１と
コントロールゲート２とを備えたメモリセル３と、この
メモリセルを選択するための選択トランジスタ４と、前
記選択トランジスタ４を制御する選択信号線５と、前記
メモリセル３を制御するためのワード線６とを少なくと
も備え、前記選択信号線５とワード線６とが同一方向に
並んで配置されている不揮発性半導体記憶装置におい
て、前記選択信号線５は、前記フローティングゲート１
と同じ物質からなる第１の層１１と、前記コントロール
ゲート２と同じ物質からなる第２の層１２とを含む不揮
発性半導体記憶装置が示され、叉、前記選択信号線５に
直交して接続する長さの短い選択信号線１５が形成さ
れ、選択トランジスタ４のゲート１４は、前記短い選択
信号線１５の端部１５ａに形成されるように構成した不
揮発性半導体記憶装置が示されている。
装置とその製造方法の具体例を図面を参照しながら詳細
に説明する。図１乃至図６は、本発明に係わる不揮発性
半導体記憶装置とその製造方法の具体例の構造を示す図
であって、これらの図には、フローティングゲート１と
コントロールゲート２とを備えたメモリセル３と、この
メモリセルを選択するための選択トランジスタ４と、前
記選択トランジスタ４を制御する選択信号線５と、前記
メモリセル３を制御するためのワード線６とを少なくと
も備え、前記選択信号線５とワード線６とが同一方向に
並んで配置されている不揮発性半導体記憶装置におい
て、前記選択信号線５は、前記フローティングゲート１
と同じ物質からなる第１の層１１と、前記コントロール
ゲート２と同じ物質からなる第２の層１２とを含む不揮
発性半導体記憶装置が示され、叉、前記選択信号線５に
直交して接続する長さの短い選択信号線１５が形成さ
れ、選択トランジスタ４のゲート１４は、前記短い選択
信号線１５の端部１５ａに形成されるように構成した不
揮発性半導体記憶装置が示されている。
【００１１】次に、本発明の不揮発性半導体記憶装置
（フラッシュメモリ）の製造方法を説明する。図６は本
発明のフラッシュメモリを示す平面図、図１〜図５は製
造方法を示す断面図であり、図１及び図２はメモリセル
領域と選択トランジスタ領域の境界部分の製造工程を示
す図６のＡ―Ａ’断面図、図３はメモリセル領域の製造
工程を示す図６のＢ―Ｂ’断面図、図４及び図５は選択
トランジスタ領域の境界部分の製造工程を示す図６のＣ
―Ｃ’断面図である。
（フラッシュメモリ）の製造方法を説明する。図６は本
発明のフラッシュメモリを示す平面図、図１〜図５は製
造方法を示す断面図であり、図１及び図２はメモリセル
領域と選択トランジスタ領域の境界部分の製造工程を示
す図６のＡ―Ａ’断面図、図３はメモリセル領域の製造
工程を示す図６のＢ―Ｂ’断面図、図４及び図５は選択
トランジスタ領域の境界部分の製造工程を示す図６のＣ
―Ｃ’断面図である。
【００１２】先ず、既知の方法で素子分離膜２１を形成
した後、トンネル膜２２及びフローティングゲート１を
形成し、それをマスクにソース・ドレイン領域２３を形
成する（図１（ａ）、図３（ａ）、図４（ａ））。次
に、ソース・ドレイン領域２３上を厚い酸化膜（１００
０Å）２４で覆って埋込んだ後、フローティングゲート
１の上部が露出するようにエッチバックする（図１
（ａ）、図３（ｂ）、図４（ｂ））。なお、エッチバッ
ク後でもソース・ドレイン領域２３上に厚い酸化膜２４
が残っていることが必要である。このソース・ドレイン
領域上の埋込み方法は他の方法をとっても良い。また、
メモリセルの容量比を稼ぐために、第２のフローティン
グゲートを形成してコントロールゲートと重なる面積を
大きくしても良い。
した後、トンネル膜２２及びフローティングゲート１を
形成し、それをマスクにソース・ドレイン領域２３を形
成する（図１（ａ）、図３（ａ）、図４（ａ））。次
に、ソース・ドレイン領域２３上を厚い酸化膜（１００
０Å）２４で覆って埋込んだ後、フローティングゲート
１の上部が露出するようにエッチバックする（図１
（ａ）、図３（ｂ）、図４（ｂ））。なお、エッチバッ
ク後でもソース・ドレイン領域２３上に厚い酸化膜２４
が残っていることが必要である。このソース・ドレイン
領域上の埋込み方法は他の方法をとっても良い。また、
メモリセルの容量比を稼ぐために、第２のフローティン
グゲートを形成してコントロールゲートと重なる面積を
大きくしても良い。
【００１３】次に、選択トランジスタ領域上のフローテ
ィングゲート１を除去する（図１（ｂ）、図３（ｂ）、
図４（ｃ））。この時、図１（ｂ）に示すように、フロ
ーティングゲート１は、後に形成する選択信号線５の中
央部からメモリセル領域までの部分１ａが残るようにエ
ッチングし、メモリセル領域で、基板上にトンネル膜２
２しかない領域は作らないようにする。次に、コントロ
ールゲート２とフローティングゲート１とを絶縁するた
めのＯＮＯ膜３０を全面に形成し（図１（ｃ）、図３
（ｃ）、図４（ｄ））、選択トランジスタ領域からこの
ＯＮＯ膜３０を除去する（図１（ｃ）、図３（ｃ）、図
５（ａ））。そして、選択トランジスタ４のゲート酸化
膜３２を形成した後（図１（ｃ）、図３（ｃ）、図５
（ｂ））、次に、コントロールゲート２及び選択トラン
ジスタ４のゲート１４及び選択信号線５となるポリシリ
コン膜３３を成膜する（図１（ｄ）、図３（ｄ）、図５
（ｃ））。この後、ワード線６等の低抵抗化のため、Ｗ
Ｓｉなどをスパッタしても良い。
ィングゲート１を除去する（図１（ｂ）、図３（ｂ）、
図４（ｃ））。この時、図１（ｂ）に示すように、フロ
ーティングゲート１は、後に形成する選択信号線５の中
央部からメモリセル領域までの部分１ａが残るようにエ
ッチングし、メモリセル領域で、基板上にトンネル膜２
２しかない領域は作らないようにする。次に、コントロ
ールゲート２とフローティングゲート１とを絶縁するた
めのＯＮＯ膜３０を全面に形成し（図１（ｃ）、図３
（ｃ）、図４（ｄ））、選択トランジスタ領域からこの
ＯＮＯ膜３０を除去する（図１（ｃ）、図３（ｃ）、図
５（ａ））。そして、選択トランジスタ４のゲート酸化
膜３２を形成した後（図１（ｃ）、図３（ｃ）、図５
（ｂ））、次に、コントロールゲート２及び選択トラン
ジスタ４のゲート１４及び選択信号線５となるポリシリ
コン膜３３を成膜する（図１（ｄ）、図３（ｄ）、図５
（ｃ））。この後、ワード線６等の低抵抗化のため、Ｗ
Ｓｉなどをスパッタしても良い。
【００１４】次に、メモリセル領域のコントロールゲー
ト及びフローティングゲートを形成すると共に、選択ト
ランジスタ領域とメモリセル領域の境界に当たる選択信
号線を形成するため、レジスト４０をパターニングした
後のエッチングを行う（図２（ａ）、図３（ｅ）、図５
（ｄ））。従って、この時、メモリセル領域では、フロ
ーティングゲート１とポリシリコン膜３３がエッチング
され、一方、選択トランジスタ領域はレジスト４０で全
面が覆われているから、エッチングは行われない。そし
て、この時、選択信号線のメモリ領域側がエッチングさ
れ、側面５ａが形成される。
ト及びフローティングゲートを形成すると共に、選択ト
ランジスタ領域とメモリセル領域の境界に当たる選択信
号線を形成するため、レジスト４０をパターニングした
後のエッチングを行う（図２（ａ）、図３（ｅ）、図５
（ｄ））。従って、この時、メモリセル領域では、フロ
ーティングゲート１とポリシリコン膜３３がエッチング
され、一方、選択トランジスタ領域はレジスト４０で全
面が覆われているから、エッチングは行われない。そし
て、この時、選択信号線のメモリ領域側がエッチングさ
れ、側面５ａが形成される。
【００１５】次に、全面をレジスト４１で覆いパターニ
ングした後、選択トランジスタのゲートエッチングを行
うと共に選択信号線のエッチングを行い、選択信号線の
側面５ｂを形成する（図２、図５（ｅ））。この時、同
時に、周辺トランジスタも同時にエッチングするのが好
ましい。この後は既知のプロセスを用いて、コンタクト
や配線を形成することにより、フラッシュメモリセルア
レイを完成させる。
ングした後、選択トランジスタのゲートエッチングを行
うと共に選択信号線のエッチングを行い、選択信号線の
側面５ｂを形成する（図２、図５（ｅ））。この時、同
時に、周辺トランジスタも同時にエッチングするのが好
ましい。この後は既知のプロセスを用いて、コンタクト
や配線を形成することにより、フラッシュメモリセルア
レイを完成させる。
【００１６】また、選択トランジスタのエッチングとメ
モリセルのエッチングは順序を変えても問題ない。上記
した具体例では、選択信号線下部のメモリセル側にフロ
ーチングゲート膜の一部分１ａが残されていたが、選択
信号線下部のメモリセル側に残していたフローティング
ゲート膜をなくすように構成しても良い。図７（ａ）、
（ｂ）は、このように製造する工程を説明する図であ
る。この場合、選択信号線の下部にメモリセルのチャネ
ル領域と同じ構造を取る領域がないことが必要である。
モリセルのエッチングは順序を変えても問題ない。上記
した具体例では、選択信号線下部のメモリセル側にフロ
ーチングゲート膜の一部分１ａが残されていたが、選択
信号線下部のメモリセル側に残していたフローティング
ゲート膜をなくすように構成しても良い。図７（ａ）、
（ｂ）は、このように製造する工程を説明する図であ
る。この場合、選択信号線の下部にメモリセルのチャネ
ル領域と同じ構造を取る領域がないことが必要である。
【００１７】この場合の製造方法は、前記した方法と大
体において同じであるが、メモリセルのコントロールゲ
ートのエッチング時は、選択信号線のエッチングを行わ
ず、メモリセル領域のみのエッチングを行う（図７
（ａ））。そして、選択信号線のエッチングは、選択ト
ランジスタのゲートのエッチングの際に行う（図７
（ｂ））。
体において同じであるが、メモリセルのコントロールゲ
ートのエッチング時は、選択信号線のエッチングを行わ
ず、メモリセル領域のみのエッチングを行う（図７
（ａ））。そして、選択信号線のエッチングは、選択ト
ランジスタのゲートのエッチングの際に行う（図７
（ｂ））。
【００１８】この時、メモリセルのコントロールゲート
及びチャネル領域と、選択トランジスタのエッチング領
域がリソグラフィの重なりマージンに対して十分大きく
する。また、逆に、選択信号線のエッチングを先に行っ
て、コントロールゲートのエッチングをその次に行って
も良い。このように、本発明の不揮発性半導体記憶装置
の製造方法は、フローティングゲートとコントロールゲ
ートとを備えたメモリセルと、このメモリセルを選択す
るための選択トランジスタと、前記選択トランジスタを
制御する選択信号線と、前記メモリセルを制御するため
のワード線とを少なくとも備え、前記選択信号線とワー
ド線とが同一方向に並んで配置されている不揮発性半導
体記憶装置の製造方法において、素子分離膜を形成し、
前記メモリセル用のトンネル膜を形成し、その上にフロ
ーティングゲートとなるフローティングゲート膜を形成
し、前記フローティングゲート膜をエッチングした後、
前記トンネル膜とエッチングされたフローティングゲー
ト膜とをマスクにしてソース・ドレイン領域を形成する
第１の工程と、基板全体を酸化膜で覆い、その後、前記
フローティングゲート膜の上部が露出するようにエッチ
バックする第２の工程と、前記選択トランジスタを形成
する領域の前記フローティングゲート膜を除去する第３
の工程と、前記メモリセルのフローティングゲートとコ
ントロールゲートとを絶縁する絶縁膜を成膜し、前記選
択トランジスタを形成する領域から前記絶縁膜を除去す
る第４の工程と、前記選択トランジスタのゲート酸化膜
を形成する第５の工程と、全面にポリシリコン膜を成膜
する第６の工程と、前記ポリシリコン膜と前記フローテ
ィングゲート膜とをエッチングすると共に、前記選択信
号線の一方の側面をエッチングする第７の工程と、前記
ポリシリコン膜をエッチングして、前記選択トランジス
タのゲートを形成すると共に、前記選択信号線の他方の
側面をエッチングする第８の工程と、を含むことを特徴
とするものであり、叉、素子分離膜を形成し、前記メモ
リセル用のトンネル膜を形成し、その上にフローティン
グゲートとなるフローティングゲート膜を形成し、前記
フローティングゲート膜をエッチングした後、前記トン
ネル膜とエッチングされたフローティングゲート膜とを
マスクにしてソース・ドレイン領域を形成する第１の工
程と、基板全体を酸化膜で覆い、その後、前記フローテ
ィングゲート膜の上部が露出するようにエッチバックす
る第２の工程と、前記選択トランジスタを形成する領域
の前記フローティングゲート膜を除去する第３の工程
と、前記メモリセルのフローティングゲートとコントロ
ールゲートとを絶縁する絶縁膜を成膜し、前記選択トラ
ンジスタを形成する領域から前記絶縁膜を除去する第４
の工程と、前記選択トランジスタのゲート酸化膜を形成
する第５の工程と、全面にポリシリコン膜を成膜する第
６の工程と、前記ポリシリコン膜と前記フローティング
ゲート膜とをエッチングしてフローティングゲートとコ
ントロールゲートとを形成する第７の工程と、前記ポリ
シリコン膜をエッチングして、前記選択トランジスタの
ゲートを形成すると共に、前記選択信号線を形成する第
８の工程と、を含むことを特徴とするものである。
及びチャネル領域と、選択トランジスタのエッチング領
域がリソグラフィの重なりマージンに対して十分大きく
する。また、逆に、選択信号線のエッチングを先に行っ
て、コントロールゲートのエッチングをその次に行って
も良い。このように、本発明の不揮発性半導体記憶装置
の製造方法は、フローティングゲートとコントロールゲ
ートとを備えたメモリセルと、このメモリセルを選択す
るための選択トランジスタと、前記選択トランジスタを
制御する選択信号線と、前記メモリセルを制御するため
のワード線とを少なくとも備え、前記選択信号線とワー
ド線とが同一方向に並んで配置されている不揮発性半導
体記憶装置の製造方法において、素子分離膜を形成し、
前記メモリセル用のトンネル膜を形成し、その上にフロ
ーティングゲートとなるフローティングゲート膜を形成
し、前記フローティングゲート膜をエッチングした後、
前記トンネル膜とエッチングされたフローティングゲー
ト膜とをマスクにしてソース・ドレイン領域を形成する
第１の工程と、基板全体を酸化膜で覆い、その後、前記
フローティングゲート膜の上部が露出するようにエッチ
バックする第２の工程と、前記選択トランジスタを形成
する領域の前記フローティングゲート膜を除去する第３
の工程と、前記メモリセルのフローティングゲートとコ
ントロールゲートとを絶縁する絶縁膜を成膜し、前記選
択トランジスタを形成する領域から前記絶縁膜を除去す
る第４の工程と、前記選択トランジスタのゲート酸化膜
を形成する第５の工程と、全面にポリシリコン膜を成膜
する第６の工程と、前記ポリシリコン膜と前記フローテ
ィングゲート膜とをエッチングすると共に、前記選択信
号線の一方の側面をエッチングする第７の工程と、前記
ポリシリコン膜をエッチングして、前記選択トランジス
タのゲートを形成すると共に、前記選択信号線の他方の
側面をエッチングする第８の工程と、を含むことを特徴
とするものであり、叉、素子分離膜を形成し、前記メモ
リセル用のトンネル膜を形成し、その上にフローティン
グゲートとなるフローティングゲート膜を形成し、前記
フローティングゲート膜をエッチングした後、前記トン
ネル膜とエッチングされたフローティングゲート膜とを
マスクにしてソース・ドレイン領域を形成する第１の工
程と、基板全体を酸化膜で覆い、その後、前記フローテ
ィングゲート膜の上部が露出するようにエッチバックす
る第２の工程と、前記選択トランジスタを形成する領域
の前記フローティングゲート膜を除去する第３の工程
と、前記メモリセルのフローティングゲートとコントロ
ールゲートとを絶縁する絶縁膜を成膜し、前記選択トラ
ンジスタを形成する領域から前記絶縁膜を除去する第４
の工程と、前記選択トランジスタのゲート酸化膜を形成
する第５の工程と、全面にポリシリコン膜を成膜する第
６の工程と、前記ポリシリコン膜と前記フローティング
ゲート膜とをエッチングしてフローティングゲートとコ
ントロールゲートとを形成する第７の工程と、前記ポリ
シリコン膜をエッチングして、前記選択トランジスタの
ゲートを形成すると共に、前記選択信号線を形成する第
８の工程と、を含むことを特徴とするものである。
【００１９】なお、上記具体例では、前記選択信号線４
は、前記フローティングゲート１と同じ物質からなる第
１の層１１と、前記コントロールゲート２と同じ物質か
らなる第２の層１２とを含むように構成したが、選択信
号線が、フローティングゲートとコントロールゲートと
を絶縁する絶縁膜３０からなる第１の層と、コントロー
ルゲート２と同じ物質からなる第２の層とを含むように
構成しても良い。
は、前記フローティングゲート１と同じ物質からなる第
１の層１１と、前記コントロールゲート２と同じ物質か
らなる第２の層１２とを含むように構成したが、選択信
号線が、フローティングゲートとコントロールゲートと
を絶縁する絶縁膜３０からなる第１の層と、コントロー
ルゲート２と同じ物質からなる第２の層とを含むように
構成しても良い。
【００２０】次に、このように構成したメモリセルの動
作について説明する。データ書込時には、書込を行うメ
モリセルの含まれる副ビット線と主ビット線を電気的に
接続するため、選択トランジスタ４のゲートに正電圧
（約７Ｖ）を印加する。この時、正電圧が加えられた選
択トランジスタと、選択信号線を共有する全ての選択ト
ランジスタのゲートには同時に正電圧（約７Ｖ）が掛か
る。
作について説明する。データ書込時には、書込を行うメ
モリセルの含まれる副ビット線と主ビット線を電気的に
接続するため、選択トランジスタ４のゲートに正電圧
（約７Ｖ）を印加する。この時、正電圧が加えられた選
択トランジスタと、選択信号線を共有する全ての選択ト
ランジスタのゲートには同時に正電圧（約７Ｖ）が掛か
る。
【００２１】また、書込を行うメモリセルのワード線に
負電圧（約−１０Ｖ）を印加し、ドレイン（副ビット
線）に選択トランジスタの拡散層を経由して正電圧（約
５Ｖ）を印加する。これによってメモリセルのフローテ
ィングゲートとドレインとの間に電界が発生してＦＮト
ンネル電流が流れ、フローティングゲートからドレイン
へ電子が引き抜かれる。通常は、書込速度を上げるた
め、ワード線を共有する複数のメモリセル（選択トラン
ジスタで制限される）の副ビット線に正電圧を印加して
同時に書込を行う。
負電圧（約−１０Ｖ）を印加し、ドレイン（副ビット
線）に選択トランジスタの拡散層を経由して正電圧（約
５Ｖ）を印加する。これによってメモリセルのフローテ
ィングゲートとドレインとの間に電界が発生してＦＮト
ンネル電流が流れ、フローティングゲートからドレイン
へ電子が引き抜かれる。通常は、書込速度を上げるた
め、ワード線を共有する複数のメモリセル（選択トラン
ジスタで制限される）の副ビット線に正電圧を印加して
同時に書込を行う。
【００２２】叉、データ消去時には、消去を行うメモリ
セルのワード線に正電圧（１２Ｖ）を印加し、ソースと
ウェルに負電圧（−５Ｖ）を印加する。通常ドレインに
は電圧を与えず浮遊状態にして置くため、選択信号線は
全て接地する。これによって発生するフローティングゲ
ートとチャネル間の電界により、ＦＮトンネル電流が流
れ、チャネルからフローティングゲートへ電子が注入さ
れる。
セルのワード線に正電圧（１２Ｖ）を印加し、ソースと
ウェルに負電圧（−５Ｖ）を印加する。通常ドレインに
は電圧を与えず浮遊状態にして置くため、選択信号線は
全て接地する。これによって発生するフローティングゲ
ートとチャネル間の電界により、ＦＮトンネル電流が流
れ、チャネルからフローティングゲートへ電子が注入さ
れる。
【００２３】データ読み出しは、選択トランジスタに正
電圧（約７Ｖ）、メモリセルのワード線に正電圧（約５
Ｖ）、ドレイン（副ビット線）に正電圧（約１Ｖ）を印
加した時に、メモリセル内を流れる電流を検出すること
によって行う。フローティングゲートに電子が蓄積され
ている場合（消去状態）は、メモリセルに電流が流れ
ず、蓄積されていない場合（書込状態）は電流が流れる
ことを利用して、読み出されたデータの判別が行われ
る。
電圧（約７Ｖ）、メモリセルのワード線に正電圧（約５
Ｖ）、ドレイン（副ビット線）に正電圧（約１Ｖ）を印
加した時に、メモリセル内を流れる電流を検出すること
によって行う。フローティングゲートに電子が蓄積され
ている場合（消去状態）は、メモリセルに電流が流れ
ず、蓄積されていない場合（書込状態）は電流が流れる
ことを利用して、読み出されたデータの判別が行われ
る。
【００２４】なお、最近では、フローティングゲート内
に蓄積される電子の数を調整して、４段階以上のレベル
に分け、それぞれの状態での読み出し電流を区別するこ
とにより、１つのメモリセルに２ビット以上のデータを
記憶させる方式も使われるようになっているが、本発明
のメモリセルでもそのように制御することが可能であ
る。
に蓄積される電子の数を調整して、４段階以上のレベル
に分け、それぞれの状態での読み出し電流を区別するこ
とにより、１つのメモリセルに２ビット以上のデータを
記憶させる方式も使われるようになっているが、本発明
のメモリセルでもそのように制御することが可能であ
る。
【００２５】
【発明の効果】本発明に係わる不揮発性半導体記憶装置
とその製造方法は、選択信号線が従来必要であったダミ
ーゲート線を兼ねるように構成したので、チップサイズ
を小型化することを可能にした。
とその製造方法は、選択信号線が従来必要であったダミ
ーゲート線を兼ねるように構成したので、チップサイズ
を小型化することを可能にした。
【図１】本発明に係わる不揮発性半導体記憶装置その製
造方法を示す図であり、選択トランジスタ領域とメモリ
セル形成領域の境界部分に形成される選択信号線の形成
工程を示す図である。
造方法を示す図であり、選択トランジスタ領域とメモリ
セル形成領域の境界部分に形成される選択信号線の形成
工程を示す図である。
【図２】図１の続きの工程を示す図である。
【図３】メモリセル形成領域の形成工程を示す図であ
る。
る。
【図４】選択トランジスタ形成領域の形成工程を示す図
である。
である。
【図５】図４の続きの工程を示す図である。
【図６】本発明の揮発性半導体記憶装置の平面図であ
る。
る。
【図７】本発明の他の具体例を示す断面図である。
【図８】従来の揮発性半導体記憶装置の平面図である。
【図９】従来の問題点を示す図である。
【図１０】図８のＤ―Ｄ’断面図である。
１ フローティングゲート ２ コントロールゲート ３ メモリセル ４ 選択トランジスタ ５ 選択信号線 ７ 不揮発性半導体記憶装置 １１ 第１の層 １２ 第２の層 １４ 選択トランジスタのゲート １５ 長さの短い選択信号線 １５ａ 長さの短い選択信号線の端部 ２１ 素子分離膜 ２２ トンネル膜 ２３ ソース・ドレイン領域 ２４ 酸化膜 ３０ ＯＮＯ膜 ３２ ゲート酸化膜 ３３ ポリシリコン膜 ４０、４１ レジスト
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (6)
- 【請求項１】 フローティングゲートとコントロールゲ
ートとを備えたメモリセルと、このメモリセルを選択す
るための選択トランジスタと、前記選択トランジスタを
制御する選択信号線と、前記メモリセルを制御するため
のワード線とを少なくとも備え、前記選択信号線とワー
ド線とが同一方向に並んで配置されている不揮発性半導
体記憶装置において、 前記選択信号線であって、前記選択トランジスタのゲー
ト部分に位置しない部分での選択信号線は、前記フロー
ティングゲートと同じ物質からなる第１の層と、前記コ
ントロールゲートと同じ物質からなる第２の層とからな
る積層構造で形成されていることを特徴とする不揮発性
半導体記憶装置。 - 【請求項２】 前記選択信号線に直交して接続する長さ
の短い選択信号線が形成され、選択トランジスタのゲー
トは、前記短い選択信号線の端部に形成されるように構
成したことを特徴とする請求項１記載の不揮発性半導体
記憶装置。 - 【請求項３】 前記選択トランジスタのゲートは、前記
メモリセルのコントロールゲートと同じ物質からなる第
２の層で形成されることを特徴とする請求項２記載の不
揮発性半導体記憶装置。 - 【請求項４】 フローティングゲートとコントロールゲ
ートとを備えたメモリセルと、このメモリセルを選択す
るための選択トランジスタと、前記選択トランジスタを
制御する選択信号線と、前記メモリセルを制御するため
のワード線とを少なくとも備え、前記選択信号線とワー
ド線とが同一方向に並んで配置されている不揮発性半導
体記憶装置の製造方法において、 前 記メモリセル用のトンネル膜を形成し、このトンネル
膜上にフローティングゲートとなる導電膜を形成し、前
記導電膜をエッチングした後、前記トンネル膜とエッチ
ングされた導電膜とをマスクにしてソース・ドレイン領
域を形成する第１の工程と、 基板全体を酸化膜で覆い、その後、前記導電膜の上部が
露出するようにエッチバックする第２の工程と、 前記選択トランジスタを形成する領域の前記導電膜を除
去する第３の工程と、 前記メモリセルのフローティングゲートとコントロール
ゲートとを絶縁する絶縁膜を成膜し、前記選択トランジ
スタを形成する領域から前記絶縁膜を除去する第４の工
程と、 前記選択トランジスタのゲート酸化膜を形成する第５の
工程と、 全面にポリシリコン膜を成膜する第６の工程と、 前記ポリシリコン膜と前記導電膜とをエッチングすると
共に、前記選択信号線の一方の側面をエッチングする第
７の工程と、 前記ポリシリコン膜をエッチングして、前記選択トラン
ジスタのゲートを形成すると共に、前記選択信号線の他
方の側面をエッチングする第８の工程と、 を含むことを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項５】 前記第７の工程で選択信号線の側面をエ
ッチングする際、選択信号線に含まれる前記導電膜をエ
ッチングすることを特徴とする請求項４記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項６】 フローティングゲートとコントロールゲ
ートとを備えたメモリセルと、このメモリセルを選択す
るための選択トランジスタと、前記選択トランジスタを
制御する選択信号線と、前記メモリセルを制御するため
のワード線とを少なくとも備え、前記選択信号線とワー
ド線とが同一方向に並んで配置されている不揮発性半導
体記憶装置の製造方法において、 前 記メモリセル用のトンネル膜を形成し、このトンネル
膜上にフローティングゲートとなる導電膜を形成し、前
記導電膜をエッチングした後、前記トンネル膜とエッチ
ングされた導電膜とをマスクにしてソース・ドレイン領
域を形成する第１の工程と、 基板全体を酸化膜で覆い、その後、前記導電膜の上部が
露出するようにエッチバックする第２の工程と、 前記選択トランジスタを形成する領域の前記導電膜を除
去する第３の工程と、 前記メモリセルのフローティングゲートとコントロール
ゲートとを絶縁する絶縁膜を成膜し、前記選択トランジ
スタを形成する領域から前記絶縁膜を除去する第４の工
程と、 前記選択トランジスタのゲート酸化膜を形成する第５の
工程と、 全面にポリシリコン膜を成膜する第６の工程と、 前記ポリシリコン膜と前記導電膜とをエッチングしてフ
ローティングゲートとコントロールゲートとを形成する
第７の工程と、 前記ポリシリコン膜をエッチングして、前記選択トラン
ジスタのゲートを形成すると共に、前記選択信号線を形
成する第８の工程と、 を含むことを特徴とする不揮発性半導体記憶装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33517198A JP3244067B2 (ja) | 1998-11-26 | 1998-11-26 | 不揮発性半導体記憶装置とその製造方法 |
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| US10/056,015 US6492230B2 (en) | 1998-11-26 | 2002-01-28 | Process for fabricating nonvolatile semiconductor memory with a selection transistor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|---|---|
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| KR101346294B1 (ko) | 2007-03-12 | 2014-01-02 | 삼성전자주식회사 | 반도체 소자의 형성 방법 |
| KR20160004069A (ko) * | 2014-07-02 | 2016-01-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| CN105374822B (zh) * | 2014-09-02 | 2018-10-23 | 中芯国际集成电路制造(上海)有限公司 | Otp存储单元、otp存储单元的制作方法及芯片 |
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| JPH0774326A (ja) | 1993-09-01 | 1995-03-17 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPH0774328A (ja) | 1993-09-06 | 1995-03-17 | Toshiba Corp | Ｓｏｉ基板 |
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| US5623443A (en) * | 1994-03-11 | 1997-04-22 | Waferscale Integration, Inc. | Scalable EPROM array with thick and thin non-field oxide gate insulators |
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| US5856691A (en) * | 1996-02-23 | 1999-01-05 | Nippon Steel Corporation | Element-to-element interconnection in semiconductor device |
| JPH10308502A (ja) * | 1997-05-01 | 1998-11-17 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| IT1294312B1 (it) * | 1997-08-07 | 1999-03-24 | Sgs Thomson Microelectronics | Processo per la fabbricazione di un dispositivo di memoria non volatile programmabile elettricamente |
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1998
- 1998-11-26 JP JP33517198A patent/JP3244067B2/ja not_active Expired - Fee Related
-
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- 1999-11-26 US US09/449,760 patent/US6359304B2/en not_active Expired - Fee Related
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2002
- 2002-01-28 US US10/056,015 patent/US6492230B2/en not_active Expired - Fee Related
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|---|---|
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| JP2000164734A (ja) | 2000-06-16 |
| US20020008274A1 (en) | 2002-01-24 |
| KR100385334B1 (ko) | 2003-05-27 |
| US6359304B2 (en) | 2002-03-19 |
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