JPH0774326A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0774326A JPH0774326A JP5217549A JP21754993A JPH0774326A JP H0774326 A JPH0774326 A JP H0774326A JP 5217549 A JP5217549 A JP 5217549A JP 21754993 A JP21754993 A JP 21754993A JP H0774326 A JPH0774326 A JP H0774326A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】ＮＯＲ型スタック構造フラッシュＥＥＰＲＯＭ
のメモリーセルのソース及びドレインのコンタクト構造
の工夫によりセルの微細化をはかる 【構成】ソース・ドレイン部にプラグ状コンタクトを形
成し、ソースドレインともプラグ状コンタクトにより結
線して、データ線上の２個のトランジスタ毎に能動素子
領域を分離したことを特徴とする半導体装置及びその製
造方法。 【効果】ソース線の接続が拡散層配線から金属配線に変
更されたことより、データ線上のトランジスタが２個づ
つ分離されるようになった為に、能動素子領域とポリシ
リコン配線層の合わせ余裕が不用となる。自己整合的に
コンタクトを形成できるために、コンタクトの合わせ余
裕の必要がない。ソース線が金属配線層で接続されるた
めに微細化しても低抵抗が実現できる。コンタクト孔形
成時、側壁保護膜形成工程で兼用するために、工程が省
略できるためコストが低減できる。
のメモリーセルのソース及びドレインのコンタクト構造
の工夫によりセルの微細化をはかる 【構成】ソース・ドレイン部にプラグ状コンタクトを形
成し、ソースドレインともプラグ状コンタクトにより結
線して、データ線上の２個のトランジスタ毎に能動素子
領域を分離したことを特徴とする半導体装置及びその製
造方法。 【効果】ソース線の接続が拡散層配線から金属配線に変
更されたことより、データ線上のトランジスタが２個づ
つ分離されるようになった為に、能動素子領域とポリシ
リコン配線層の合わせ余裕が不用となる。自己整合的に
コンタクトを形成できるために、コンタクトの合わせ余
裕の必要がない。ソース線が金属配線層で接続されるた
めに微細化しても低抵抗が実現できる。コンタクト孔形
成時、側壁保護膜形成工程で兼用するために、工程が省
略できるためコストが低減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の構造及びそ
の製造方法に関し、特にＮＯＲ型スタック構造フラッシ
ュＥＥＰＲＯＭのセルの微細化に関する。
の製造方法に関し、特にＮＯＲ型スタック構造フラッシ
ュＥＥＰＲＯＭのセルの微細化に関する。
【０００２】
【従来の技術】ＮＯＲ型スタック構造フラッシュＥＥＰ
ＲＯＭのセル構造は図３に示す平面図のような構造であ
った。図３について詳細に説明すれば、１つのトランジ
スタで構成されるセルがＬＯＣＯＳ素子分離膜３００で
２個のセル毎に分離されている。 また、ＬＯＣＯＳ上
にワード線となるコントロールゲート３０１と各セルに
対して配置されるフローティングゲート３０２は図３に
示すように配置され、データ線の金属配線３０５はドレ
イン上のコンタクトホール３０４でそれぞれ接続されて
いる。尚、図中３０３で示すのはゲート電極の側壁保護
絶縁膜である。
ＲＯＭのセル構造は図３に示す平面図のような構造であ
った。図３について詳細に説明すれば、１つのトランジ
スタで構成されるセルがＬＯＣＯＳ素子分離膜３００で
２個のセル毎に分離されている。 また、ＬＯＣＯＳ上
にワード線となるコントロールゲート３０１と各セルに
対して配置されるフローティングゲート３０２は図３に
示すように配置され、データ線の金属配線３０５はドレ
イン上のコンタクトホール３０４でそれぞれ接続されて
いる。尚、図中３０３で示すのはゲート電極の側壁保護
絶縁膜である。
【０００３】以上から分かるように、効率的なセル配置
をする為にソース線は拡散層を用いて共通とし、データ
線はソース線に対して垂直方向のドレインを金属配線で
結ぶという配置を取っていた。これにより、ワード線の
コントロールゲートのラインである配線とソースライン
配線とドレイン群のデータライン配線が効率的に配置さ
れていた。
をする為にソース線は拡散層を用いて共通とし、データ
線はソース線に対して垂直方向のドレインを金属配線で
結ぶという配置を取っていた。これにより、ワード線の
コントロールゲートのラインである配線とソースライン
配線とドレイン群のデータライン配線が効率的に配置さ
れていた。
【０００４】
【発明が解決しようとする課題】メモリー素子には、時
代とともにより大容量の記憶容量が要求されていくため
に、さらなる微細化が要求される宿命にある。図３に示
すようによく知られている従来のセル構造では効率的に
配線の配置がなされていたが、ソース線は拡散層を用い
るために、十分小さな抵抗値とするために拡散層幅を大
きく取る必要があり、データ線は各々コンタクトホール
を形成する必要があるために製造上の合わせ余裕を設け
る必要がある。これは、より小さなサイズを要求される
メモリーデバイスであるフラッシュＥＥＰＲＯＭの微細
化に対して非常な困難として立ちはだかる問題となる。
代とともにより大容量の記憶容量が要求されていくため
に、さらなる微細化が要求される宿命にある。図３に示
すようによく知られている従来のセル構造では効率的に
配線の配置がなされていたが、ソース線は拡散層を用い
るために、十分小さな抵抗値とするために拡散層幅を大
きく取る必要があり、データ線は各々コンタクトホール
を形成する必要があるために製造上の合わせ余裕を設け
る必要がある。これは、より小さなサイズを要求される
メモリーデバイスであるフラッシュＥＥＰＲＯＭの微細
化に対して非常な困難として立ちはだかる問題となる。
【０００５】ＮＯＲ型スタック構造フラッシュＥＥＰＲ
ＯＭに於て、さらに集積度を上げるためには当然ながら
ソース線・データ線・ワード線の面積を縮小する必要が
ある。
ＯＭに於て、さらに集積度を上げるためには当然ながら
ソース線・データ線・ワード線の面積を縮小する必要が
ある。
【０００６】データ線としてのポリシリコン配線はトラ
ンジスタのゲート配線を兼ねているためにその微細化に
はＭＯＳトランジスタのパンチスルーによって制限され
る限界がある。従って拡散層の抵抗を下げることとコン
タクト抵抗を下げることが微細化の大きな鍵となると言
える。
ンジスタのゲート配線を兼ねているためにその微細化に
はＭＯＳトランジスタのパンチスルーによって制限され
る限界がある。従って拡散層の抵抗を下げることとコン
タクト抵抗を下げることが微細化の大きな鍵となると言
える。
【０００７】拡散層の抵抗を下げる手段としては、サリ
サイド技術等を用いて拡散層の抵抗を下げる方法が考え
られるが、サリサイド技術を用いた場合シリサイド化の
為のアニールが必要であったり、シリサイドからのスト
レス等のために非常に薄いトンネルゲート絶縁膜を持つ
ＥＥＰＲＯＭの形成工程としては素子の信頼性の観点か
ら馴染まない。
サイド技術等を用いて拡散層の抵抗を下げる方法が考え
られるが、サリサイド技術を用いた場合シリサイド化の
為のアニールが必要であったり、シリサイドからのスト
レス等のために非常に薄いトンネルゲート絶縁膜を持つ
ＥＥＰＲＯＭの形成工程としては素子の信頼性の観点か
ら馴染まない。
【０００８】ところで、従来型のセルではソース線は拡
散層を用いているために、微細化を進め拡散層が浅くな
ってくるとシート抵抗が急激に上昇していく。
散層を用いているために、微細化を進め拡散層が浅くな
ってくるとシート抵抗が急激に上昇していく。
【０００９】例えば拡散層深さを０．３μｍ程度以下に
すると、拡散層のシート抵抗は８０Ω・□以上となり、
ソース拡散層の幅が１μｍ程度まで微細化されると、セ
ル間の抵抗値が非常に高くなりトランジスタ−ソース抵
抗を介し電荷をソース線に流すことによりデータを読み
とるＮＯＲ型スタック構造フラッシュＥＥＰＲＯＭに於
ては高速動作に支障をきたすこととなる。
すると、拡散層のシート抵抗は８０Ω・□以上となり、
ソース拡散層の幅が１μｍ程度まで微細化されると、セ
ル間の抵抗値が非常に高くなりトランジスタ−ソース抵
抗を介し電荷をソース線に流すことによりデータを読み
とるＮＯＲ型スタック構造フラッシュＥＥＰＲＯＭに於
ては高速動作に支障をきたすこととなる。
【００１０】また図３から判るように、この構造ではゲ
ート電極と拡散層のラインの位置関係として合わせ余裕
と側壁絶縁膜幅の余裕が必要となることが判る。このう
ち、合わせ余裕は素子の動作と関係がないために縮小さ
れること、若しくは無いことが望ましい。ちなみに、従
来の構造で合わせ余裕はフォトリソグラフィー工程・エ
ッチング工程の現実的な実力として０．８μｍルールの
プロセス技術では約０．２〜０．３μｍは必要であると
思われる。
ート電極と拡散層のラインの位置関係として合わせ余裕
と側壁絶縁膜幅の余裕が必要となることが判る。このう
ち、合わせ余裕は素子の動作と関係がないために縮小さ
れること、若しくは無いことが望ましい。ちなみに、従
来の構造で合わせ余裕はフォトリソグラフィー工程・エ
ッチング工程の現実的な実力として０．８μｍルールの
プロセス技術では約０．２〜０．３μｍは必要であると
思われる。
【００１１】また、ソース部のコンタクトホールについ
て考えれば、１μｍ幅の拡散層の中にコンタクトホール
を形成しようとすると、ゲート電極側面に形成される側
壁絶縁膜の幅が約０．１〜０．２μｍ必要な上に、フォ
トリソグラフィーの合わせ余裕及びエッチング寸法ばら
つきを吸収するための寸法余裕が厳しくとっても０．２
μｍは必要なために１μｍの拡散層幅から合わせ余裕を
差し引くと最大０．４μｍしか残らない。
て考えれば、１μｍ幅の拡散層の中にコンタクトホール
を形成しようとすると、ゲート電極側面に形成される側
壁絶縁膜の幅が約０．１〜０．２μｍ必要な上に、フォ
トリソグラフィーの合わせ余裕及びエッチング寸法ばら
つきを吸収するための寸法余裕が厳しくとっても０．２
μｍは必要なために１μｍの拡散層幅から合わせ余裕を
差し引くと最大０．４μｍしか残らない。
【００１２】ここでコンタクトの面積を減らす方法を考
えてみると、コンタクト径を小さくする方法と合わせ余
裕を小さくする方法の２通りが考えられるが、コンタク
ト径を小さくして行くとコンタクト抵抗が増大したり
（現実的には０．８μｍルールのプロセス技術では充分
な低抵抗を実現するには０．６μｍ□の面積が必要であ
ると思われる。）、コンタクトでの断線が発生したりす
るために限界がある。
えてみると、コンタクト径を小さくする方法と合わせ余
裕を小さくする方法の２通りが考えられるが、コンタク
ト径を小さくして行くとコンタクト抵抗が増大したり
（現実的には０．８μｍルールのプロセス技術では充分
な低抵抗を実現するには０．６μｍ□の面積が必要であ
ると思われる。）、コンタクトでの断線が発生したりす
るために限界がある。
【００１３】また、ただ合わせ余裕を厳しくすることは
製造コストを著しく上昇させたり、歩留りの低下を生じ
させることとなる。
製造コストを著しく上昇させたり、歩留りの低下を生じ
させることとなる。
【００１４】従ってソース線の拡散層の幅は最低でも従
来の０．８μｍルールのプロセス技術では１．２μｍ以
上必要になる。
来の０．８μｍルールのプロセス技術では１．２μｍ以
上必要になる。
【００１５】また、ワード線のドレイン領域の面積を減
らす方法についてはコンタクト部分の面積で決まってい
るためにやはりコンタクト領域の面積を減らすのが一番
の方法となる。
らす方法についてはコンタクト部分の面積で決まってい
るためにやはりコンタクト領域の面積を減らすのが一番
の方法となる。
【００１６】本発明は、ＮＯＲ型スタック構造フラッシ
ュＥＥＰＲＯＭのメモリーセルのソース及びドレインの
コンタクト構造の工夫により領域面積を最少にし、セル
の微細化をはかる事を目的とする。
ュＥＥＰＲＯＭのメモリーセルのソース及びドレインの
コンタクト構造の工夫により領域面積を最少にし、セル
の微細化をはかる事を目的とする。
【００１７】
【課題を解決するための手段】課題を解決するために、
構造としてはＮＯＲ型スタック構造フラッシュＥＥＰＲ
ＯＭに於て、その製造方法として、（ａ）コントロール
ゲートとなる電極材の上部に絶縁体膜を形成する工程
と、（ｂ）コントロールゲート上に前記絶縁膜を残した
ままコントロールゲートに加工する工程と、（ｃ）フロ
ーティング及びコントロールゲートに対してゲート上部
絶縁膜をデポジションする工程と、（ｄ）エッチバック
により側壁絶縁膜をフローティング及びコントロールゲ
ートに対して形成する工程と、（ｅ）側壁絶縁膜に挟ま
れた領域をコンタクトホールとして電極材を形成する工
程と、（ｆ）エッチバックにより電極材をプラグ状コン
タクトに形成する工程と、（ｇ）データ線の埋め込まれ
たプラグ状コンタクト部をフォトリソグラフィー工程と
エッチング工程により分離する工程と、（ｈ）層間絶縁
膜を形成する工程と、（ｉ）フォトリソグラフィー工程
とエッチング工程により層間絶縁膜にヴィアホールを形
成する工程と、（ｊ）金属配線によりデータ線を接続す
る工程、からなる方法を用いて、その構造としてソース
・ドレイン部にプラグ状コンタクトを形成することによ
りドレイン部の面積を低減し、ソース領域もプラグ状コ
ンタクトにより結線することによりソースラインを小面
積かつ低抵抗とし、データ線上の２個のトランジスタ毎
に能動素子領域を分離することで更なる微細化を図る。
構造としてはＮＯＲ型スタック構造フラッシュＥＥＰＲ
ＯＭに於て、その製造方法として、（ａ）コントロール
ゲートとなる電極材の上部に絶縁体膜を形成する工程
と、（ｂ）コントロールゲート上に前記絶縁膜を残した
ままコントロールゲートに加工する工程と、（ｃ）フロ
ーティング及びコントロールゲートに対してゲート上部
絶縁膜をデポジションする工程と、（ｄ）エッチバック
により側壁絶縁膜をフローティング及びコントロールゲ
ートに対して形成する工程と、（ｅ）側壁絶縁膜に挟ま
れた領域をコンタクトホールとして電極材を形成する工
程と、（ｆ）エッチバックにより電極材をプラグ状コン
タクトに形成する工程と、（ｇ）データ線の埋め込まれ
たプラグ状コンタクト部をフォトリソグラフィー工程と
エッチング工程により分離する工程と、（ｈ）層間絶縁
膜を形成する工程と、（ｉ）フォトリソグラフィー工程
とエッチング工程により層間絶縁膜にヴィアホールを形
成する工程と、（ｊ）金属配線によりデータ線を接続す
る工程、からなる方法を用いて、その構造としてソース
・ドレイン部にプラグ状コンタクトを形成することによ
りドレイン部の面積を低減し、ソース領域もプラグ状コ
ンタクトにより結線することによりソースラインを小面
積かつ低抵抗とし、データ線上の２個のトランジスタ毎
に能動素子領域を分離することで更なる微細化を図る。
【００１８】
【実施例】以下本発明の実施例について詳細に説明す
る。
る。
【００１９】図１に本発明による１実施例であるシリコ
ン基板上に形成されたＮＯＲ型スタック構造フラッシュ
ＥＥＰＲＯＭメモリーセルの上から見た平面図を示し、
図２には図１中Ａ−Ｂで示す線分に沿った断面を示す。
以下、図１・図２に従い本発明の半導体装置の構造につ
いて比較して説明する。
ン基板上に形成されたＮＯＲ型スタック構造フラッシュ
ＥＥＰＲＯＭメモリーセルの上から見た平面図を示し、
図２には図１中Ａ−Ｂで示す線分に沿った断面を示す。
以下、図１・図２に従い本発明の半導体装置の構造につ
いて比較して説明する。
【００２０】セルの平面構造について説明すれば、３〜
５Ｅ１６ｃｍ-3の不純物濃度のＰ形ウエル２００中に２
個のトランジスタ形成領域毎に分離された能動素子領域
１００を形成し、その上に厚さ＝８〜１０ｎｍのトンネ
ルゲート絶縁膜２０１を介してチャネル長＝０．８μｍ
で層間に２０〜３０ｎｍのゲート層間絶縁膜２０２を挟
んだフローティングゲート１０１・２０３及びコントロ
ールゲート１０２・２０４がピッチ＝１．６μｍで形成
してあり、ゲート電極脇の能動素子領域にはドレイン拡
散層２０５，ソース拡散層２０６を形成してある。そし
てゲート電極上部には厚さ＝３００ｎｍのゲート上部絶
縁膜２０７、またゲート電極側壁には幅＝０．２μｍ側
壁絶縁膜１０３・２０８がある。
５Ｅ１６ｃｍ-3の不純物濃度のＰ形ウエル２００中に２
個のトランジスタ形成領域毎に分離された能動素子領域
１００を形成し、その上に厚さ＝８〜１０ｎｍのトンネ
ルゲート絶縁膜２０１を介してチャネル長＝０．８μｍ
で層間に２０〜３０ｎｍのゲート層間絶縁膜２０２を挟
んだフローティングゲート１０１・２０３及びコントロ
ールゲート１０２・２０４がピッチ＝１．６μｍで形成
してあり、ゲート電極脇の能動素子領域にはドレイン拡
散層２０５，ソース拡散層２０６を形成してある。そし
てゲート電極上部には厚さ＝３００ｎｍのゲート上部絶
縁膜２０７、またゲート電極側壁には幅＝０．２μｍ側
壁絶縁膜１０３・２０８がある。
【００２１】側壁絶縁膜間にはタングステンのデポジシ
ョンとエッチバックを用いて形成されたプラグ状コンタ
クト１０４・１０５・２０９が形成されていてソースラ
インの配線はプラグ状コンタクト１０４で裏打ち配線さ
れている形となっている。また、データ線が配線される
ドレイン部のプラグ状コンタクト１０５は各々エッチン
グされることにより分離されている。
ョンとエッチバックを用いて形成されたプラグ状コンタ
クト１０４・１０５・２０９が形成されていてソースラ
インの配線はプラグ状コンタクト１０４で裏打ち配線さ
れている形となっている。また、データ線が配線される
ドレイン部のプラグ状コンタクト１０５は各々エッチン
グされることにより分離されている。
【００２２】さらにプラグ状コンタクトの上を層間絶縁
膜２１０で絶縁分離しヴィアホール１０６を介してデー
タ線となる上層のアルミ配線１０７・２１１が形成し、
その上にパシベーション膜２１２を形成してある。
膜２１０で絶縁分離しヴィアホール１０６を介してデー
タ線となる上層のアルミ配線１０７・２１１が形成し、
その上にパシベーション膜２１２を形成してある。
【００２３】本構造によれば、ソース領域の幅が０．８
μｍ（実質的には側壁絶縁膜により０．４μｍ）と狭く
なってもソース線抵抗は金属配線層で結線されるために
低く抑えられ、さらにデータ線上の２個のトランジスタ
毎に能動素子領域が分離されているために、ソース拡散
層とワード線となるポリシリコン配線の合わせ余裕を取
る必要もない。また、従来の技術のフォトリソグラフィ
ー工程を用いてソース線領域の結線を行なおうとすると
フォトリソグラフィー工程の合わせ余裕の０．２μｍ確
保のためにポリシリコン配線間ピッチが２μｍ（コンタ
クト形成領域では２．４μｍ）必要となるために本構造
は従来構造に比べてセルの必要面積が３５％節約できる
ことが判る。
μｍ（実質的には側壁絶縁膜により０．４μｍ）と狭く
なってもソース線抵抗は金属配線層で結線されるために
低く抑えられ、さらにデータ線上の２個のトランジスタ
毎に能動素子領域が分離されているために、ソース拡散
層とワード線となるポリシリコン配線の合わせ余裕を取
る必要もない。また、従来の技術のフォトリソグラフィ
ー工程を用いてソース線領域の結線を行なおうとすると
フォトリソグラフィー工程の合わせ余裕の０．２μｍ確
保のためにポリシリコン配線間ピッチが２μｍ（コンタ
クト形成領域では２．４μｍ）必要となるために本構造
は従来構造に比べてセルの必要面積が３５％節約できる
ことが判る。
【００２４】次に、図４（ａ）〜（ｄ）に先に示した本
実施例の主要工程毎の断面図を示し本発明の半導体装置
の製造方法について詳細に説明する。
実施例の主要工程毎の断面図を示し本発明の半導体装置
の製造方法について詳細に説明する。
【００２５】図４（ａ）に示すような能動素子領域を形
成するのは従来から良く知られている素子分離形成方
法、例えばトレンチ分離・ＬＯＣＯＳ分離等何を用いて
も良いが、今回はＬＯＣＯＳ素子分離膜４０２を良く知
られている方法により窒化シリコン膜マスクを用いて形
成されたものである。尚、本実施例では厚さ＝７００ｎ
ｍに形成してある。また、セル領域のＰ形ウエル４０１
はボロンをイオン注入法によりドーズ量＝０．８〜１．
０Ｅ１３ｃｍ-2だけシリコン基板４００に注入した後
に、１０００〜１１００℃で１０〜１５時間アニールす
ることで形成した。また、トンネルゲート絶縁膜４０３
は熱酸化により８〜１０ｎｍに形成し、しきい値調整の
ためのイオン注入もボロンをドーズ量＝４Ｅ１２ｃｍ-2
・打ち込みエネルギー＝８０ＫｅＶの条件で行なわれて
いる。図中４０４で示すのはそのチャネルドープ層であ
る。
成するのは従来から良く知られている素子分離形成方
法、例えばトレンチ分離・ＬＯＣＯＳ分離等何を用いて
も良いが、今回はＬＯＣＯＳ素子分離膜４０２を良く知
られている方法により窒化シリコン膜マスクを用いて形
成されたものである。尚、本実施例では厚さ＝７００ｎ
ｍに形成してある。また、セル領域のＰ形ウエル４０１
はボロンをイオン注入法によりドーズ量＝０．８〜１．
０Ｅ１３ｃｍ-2だけシリコン基板４００に注入した後
に、１０００〜１１００℃で１０〜１５時間アニールす
ることで形成した。また、トンネルゲート絶縁膜４０３
は熱酸化により８〜１０ｎｍに形成し、しきい値調整の
ためのイオン注入もボロンをドーズ量＝４Ｅ１２ｃｍ-2
・打ち込みエネルギー＝８０ＫｅＶの条件で行なわれて
いる。図中４０４で示すのはそのチャネルドープ層であ
る。
【００２６】次に、図４（ｂ）に示すように、はじめフ
ローティングゲート４０５となるＮ形ポリシリコンを膜
厚＝０．１〜０．２μｍだけデポジション後フォトリソ
グラフィー工程・エッチング工程を介して２辺をエッチ
ング後、酸化工程により２０〜３０ｎｍのゲート層間絶
縁膜４０６を形成し、コントロールゲート４０７となる
２層目のＮ型ポリシリコンを厚さ＝０．１〜０．２μｍ
だけデポジションする。その上にゲート上部絶縁膜４０
８を０．３μｍデポジションした後に、フォトリソグラ
フィー工程・エッチング工程によりフローティングゲー
トと共にコントロールゲートの形成を行なう。この時セ
ル外周部にダミーのゲート電極パタン４０９を形成する
と後の工程のプラグ状コンタクト形成に都合がよい。
ローティングゲート４０５となるＮ形ポリシリコンを膜
厚＝０．１〜０．２μｍだけデポジション後フォトリソ
グラフィー工程・エッチング工程を介して２辺をエッチ
ング後、酸化工程により２０〜３０ｎｍのゲート層間絶
縁膜４０６を形成し、コントロールゲート４０７となる
２層目のＮ型ポリシリコンを厚さ＝０．１〜０．２μｍ
だけデポジションする。その上にゲート上部絶縁膜４０
８を０．３μｍデポジションした後に、フォトリソグラ
フィー工程・エッチング工程によりフローティングゲー
トと共にコントロールゲートの形成を行なう。この時セ
ル外周部にダミーのゲート電極パタン４０９を形成する
と後の工程のプラグ状コンタクト形成に都合がよい。
【００２７】その後、図４（ｃ）に示すようにソース・
ドレイン拡散層４１０を砒素・打ち込みエネルギー＝６
０〜１００ＫｅＶ・ドーズ量＝６Ｅ１５ｃｍ-2の条件で
イオン注入により形成した後、酸化シリコン膜を０．５
μｍデポジションし、エッチバックする事で側壁絶縁膜
４１１を形成する。その後、９００℃で２０分程アニー
ルを行いソース・ドレイン拡散層の活性化を行なう。
ドレイン拡散層４１０を砒素・打ち込みエネルギー＝６
０〜１００ＫｅＶ・ドーズ量＝６Ｅ１５ｃｍ-2の条件で
イオン注入により形成した後、酸化シリコン膜を０．５
μｍデポジションし、エッチバックする事で側壁絶縁膜
４１１を形成する。その後、９００℃で２０分程アニー
ルを行いソース・ドレイン拡散層の活性化を行なう。
【００２８】そして、バリアメタルとしてＴｉＮ層を形
成後、タングステンをＣＶＤ法によりデポジションし、
エッチバック工程にてプラグ状コンタクト４１２を形成
する。
成後、タングステンをＣＶＤ法によりデポジションし、
エッチバック工程にてプラグ状コンタクト４１２を形成
する。
【００２９】さらに、フォトリソグラフィー工程・エッ
チング工程により、タングステン層は配線に必要なパタ
ン形状に分離される。
チング工程により、タングステン層は配線に必要なパタ
ン形状に分離される。
【００３０】最後に、図４（ｄ）に示すように層間絶縁
膜４１３形成後、ヴィアホールをフォトリソグラフィー
工程・エッチング工程により形成し、その上にアルミニ
ュウム層をスパッタ法により形成しフォトリソグラフィ
ー工程・エッチング工程によりアルミニュウム配線４１
４を形成し、窒化シリコン膜をＣＶＤ法でデポジション
しパシベーション膜４１５とする。
膜４１３形成後、ヴィアホールをフォトリソグラフィー
工程・エッチング工程により形成し、その上にアルミニ
ュウム層をスパッタ法により形成しフォトリソグラフィ
ー工程・エッチング工程によりアルミニュウム配線４１
４を形成し、窒化シリコン膜をＣＶＤ法でデポジション
しパシベーション膜４１５とする。
【００３１】この方法を用いればコンタクトホールは自
己整合的にソース・ドレイン拡散層上に配置され、その
ために形成される素子の面積は格段に微細化される。ま
た、ソース拡散層はタングステン配線により裏打ちされ
ているために抵抗が低く抑えられ、さらに従来方法で生
じていたようなセルの両端で大きな抵抗が乗らないため
に回路の動作も安定している。
己整合的にソース・ドレイン拡散層上に配置され、その
ために形成される素子の面積は格段に微細化される。ま
た、ソース拡散層はタングステン配線により裏打ちされ
ているために抵抗が低く抑えられ、さらに従来方法で生
じていたようなセルの両端で大きな抵抗が乗らないため
に回路の動作も安定している。
【００３２】
【発明の効果】本発明により、つぎの４点の大きな効果
が得られた。
が得られた。
【００３３】ソース線の接続が拡散層配線から金属配
線に変更されたことより、データ線上のトランジスタが
２個づつ分離されるようになった為に、能動素子領域と
ポリシリコン配線層の合わせ余裕が不用となったこと。
線に変更されたことより、データ線上のトランジスタが
２個づつ分離されるようになった為に、能動素子領域と
ポリシリコン配線層の合わせ余裕が不用となったこと。
【００３４】ソース線が金属配線層で接続されるため
に微細化しても低抵抗が実現できる様になったこと。本
構造の場合、通常の拡散層を用いた場合の約１／５の抵
抗が得られるため、ソース領域幅を半分にしても抵抗値
は従来の拡散層よりも低いものが得られた。また、従来
の構造では金属配線の裏打ちを行うと各トランジスタ毎
にコンタクトを形成する必要があったために面積の増加
が生じたが、本構造では面積の増加が無い。
に微細化しても低抵抗が実現できる様になったこと。本
構造の場合、通常の拡散層を用いた場合の約１／５の抵
抗が得られるため、ソース領域幅を半分にしても抵抗値
は従来の拡散層よりも低いものが得られた。また、従来
の構造では金属配線の裏打ちを行うと各トランジスタ毎
にコンタクトを形成する必要があったために面積の増加
が生じたが、本構造では面積の増加が無い。
【００３５】また、更なる微細化が行なわれるようにな
ると拡散層の抵抗がトランジスタのＯＮ抵抗を越えるよ
うになってくることが予想されるが、そのとき金属配線
のソース配線となっていればソース抵抗が原因の動作速
度の低下は拡散層配線に比べて非常に小さい。
ると拡散層の抵抗がトランジスタのＯＮ抵抗を越えるよ
うになってくることが予想されるが、そのとき金属配線
のソース配線となっていればソース抵抗が原因の動作速
度の低下は拡散層配線に比べて非常に小さい。
【００３６】自己整合的にコンタクトを形成できるた
めに、コンタクトの合わせ余裕の必要がなくなったこ
と。
めに、コンタクトの合わせ余裕の必要がなくなったこ
と。
【００３７】また、本発明の半導体装置の製造方法に
よれば、コンタクト孔形成時、側壁保護膜形成工程で兼
用するために、層間膜形成工程と、コンタクト孔のフォ
トリソグラフィー工程と、エッチング工程の３工程が省
略できるためコストの低減も可能である。
よれば、コンタクト孔形成時、側壁保護膜形成工程で兼
用するために、層間膜形成工程と、コンタクト孔のフォ
トリソグラフィー工程と、エッチング工程の３工程が省
略できるためコストの低減も可能である。
【００３８】・・の３点より、ＮＯＲ型スタック
構造フラッシュＥＥＰＲＯＭのセルが従来の方法による
セルに比べて面積比で０．８μｍルールの製造プロセス
技術を用いた場合に約３５％もの微細化が可能となった
上に動作も安定するようになった。
構造フラッシュＥＥＰＲＯＭのセルが従来の方法による
セルに比べて面積比で０．８μｍルールの製造プロセス
技術を用いた場合に約３５％もの微細化が可能となった
上に動作も安定するようになった。
【００３９】その上に更なる微細化に対してもソース抵
抗が原因となる速度の低下は無視できるようになり製造
コストの低減も可能となった。
抗が原因となる速度の低下は無視できるようになり製造
コストの低減も可能となった。
【図１】本発明の１実施例のＮＯＲ型スタック構造フラ
ッシュＥＥＰＲＯＭメモリーセルの上から見た平面図。
ッシュＥＥＰＲＯＭメモリーセルの上から見た平面図。
【図２】本発明の１実施例のＮＯＲ型スタック構造フラ
ッシュＥＥＰＲＯＭメモリーセルの図１中Ａ−Ｂで示す
線分に沿った断面図。
ッシュＥＥＰＲＯＭメモリーセルの図１中Ａ−Ｂで示す
線分に沿った断面図。
【図３】従来のＮＯＲ型スタック構造フラッシュＥＥＰ
ＲＯＭのセルを示す平面図。
ＲＯＭのセルを示す平面図。
【図４】本発明の１実施例のＮＯＲ型スタック構造フラ
ッシュＥＥＰＲＯＭメモリーセル形成工程の主要工程毎
の断面図。
ッシュＥＥＰＲＯＭメモリーセル形成工程の主要工程毎
の断面図。
１００ 能動素子領域 １０１ フローティングゲート １０２ コントロールゲート １０３ 側壁絶縁膜 １０４ プラグ状コンタクト １０５ プラグ状コンタクト １０６ ヴィアホール １０７ アルミニュウム配線 ２００ Ｐ型ウエル ２０１ トンネルゲート絶縁膜 ２０２ ゲート層間絶縁膜 ２０３ フローティングゲート ２０４ コントロールゲート ２０５ ドレイン拡散層 ２０６ ソース拡散層 ２０７ ゲート上部絶縁膜 ２０８ 側壁絶縁膜 ２０９ プラグ状コンタクト ２１０ 層間絶縁膜 ２１１ アルミニュウム配線 ２１２ パシベーション膜 ３００ ＬＯＣＯＳ素子分離膜 ３０１ コントロールゲート ３０２ フローティングゲート ３０３ 側壁絶縁膜 ３０４ コンタクトホール ３０５ 金属配線 ４００ シリコン基板 ４０１ Ｐ型ウエル ４０２ ＬＯＣＯＳ素子分離膜 ４０３ トンネルゲート絶縁膜 ４０４ チャネルドープ層 ４０５ フローティングゲート ４０６ ゲート層間絶縁膜 ４０７ コントロールゲート ４０８ ゲート上部絶縁膜 ４０９ ダミーゲート電極パタン ４１０ ソース・ドレイン拡散層 ４１１ 側壁絶縁膜 ４１２ プラグ状コンタクト ４１３ 層間絶縁膜 ４１４ アルミニュウム配線 ４１５ パシベーション膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (8)
- 【請求項１】ＮＯＲ型スタック構造フラッシュＥＥＰＲ
ＯＭに於て、（ａ）コントロールゲートとなる電極材の
上部にゲート上部絶縁膜を形成する工程と、（ｂ）コン
トロールゲート上に前記絶縁膜を残したままコントロー
ルゲートに加工する工程と、（ｃ）フローティング及び
コントロールゲートに対して第２の絶縁膜をデポジショ
ンする工程と、（ｄ）第２の絶縁膜をエッチバックによ
り側壁絶縁膜としてフローティング及びコントロールゲ
ートの側壁に対して形成する工程と、（ｅ）側壁絶縁膜
に挟まれた領域をコンタクトホールとして電極材を形成
する工程と、（ｆ）エッチバックにより電極材をプラグ
状コンタクトに形成する工程と、（ｇ）データ線の埋め
込まれたプラグ状コンタクト部をフォトリソグラフィー
工程とエッチング工程により分離する工程と、（ｈ）層
間絶縁膜を形成する工程と、（ｉ）フォトリソグラフィ
ー工程とエッチング工程により層間絶縁膜にヴィアホー
ルを形成する工程と、（ｊ）金属配線によりデータ線を
接続する工程、からなることを特徴とする半導体装置の
製造方法。 - 【請求項２】側壁絶縁膜に挟まれた領域に形成するコン
タクトが、金属のＣＶＤ法による形成とエッチバックを
組み合わせた方法によりプラグ状コンタクトとすること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】メモリーセル外周部にダミーのゲート電極
パタンを形成することを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】ＮＯＲ型スタック構造フラッシュＥＥＰＲ
ＯＭに於て、側壁絶縁膜で囲まれた領域にプラグ状コン
タクトを形成され、かつソース領域はプラグ状コンタク
トにより裏打ち配線されていることを特徴とする半導体
装置。 - 【請求項５】側壁絶縁膜で囲まれた領域に形成されたプ
ラグ状コンタクトがポリシリコンプラグであることを特
徴とする請求項４記載の半導体装置。 - 【請求項６】側壁絶縁膜で囲まれた領域に形成されたプ
ラグ状コンタクトがタングステンやモリブデン等の高融
点金属プラグであることを特徴とする請求項４記載の半
導体装置。 - 【請求項７】側壁絶縁膜で囲まれた領域に形成されたプ
ラグ状コンタクトがポリサイドプラグであることを特徴
とする請求項４記載の半導体装置。 - 【請求項８】能動素子領域がデータ線上の２個のトラン
ジスタ毎に分離されていることを特徴とする請求項４記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217549A JPH0774326A (ja) | 1993-09-01 | 1993-09-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217549A JPH0774326A (ja) | 1993-09-01 | 1993-09-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774326A true JPH0774326A (ja) | 1995-03-17 |
Family
ID=16706005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5217549A Pending JPH0774326A (ja) | 1993-09-01 | 1993-09-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774326A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999065083A1 (fr) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Dispositif a circuit integre semi-conducteur et son procede de fabrication |
| US6160297A (en) * | 1997-02-10 | 2000-12-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a first source line arranged between a memory cell string and bit lines in the direction crossing the bit lines and a second source line arranged in parallel to the bit lines |
| JP2001189392A (ja) * | 1999-11-30 | 2001-07-10 | Lucent Technol Inc | 半導体集積回路デバイス |
| JP2001196482A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリのソースコンタクトモニタリング方法 |
| US6359304B2 (en) | 1998-11-26 | 2002-03-19 | Nec Corporation | Nonvolatile semiconductor memory and process for fabricating the same |
| US6803268B2 (en) | 1997-07-31 | 2004-10-12 | Nec Electronics Corporation | EEPROM semiconductor device and method of fabricating the same |
| US7064375B2 (en) | 2002-10-29 | 2006-06-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a gate electrode and a diffusion layer and a manufacturing method thereof |
| JP2009158590A (ja) * | 2007-12-25 | 2009-07-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7696555B2 (en) | 2003-08-29 | 2010-04-13 | Fujitsu Microelectronics Ltd. | Semiconductor device and its manufacture method |
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| JP2012033530A (ja) * | 2010-07-28 | 2012-02-16 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-09-01 JP JP5217549A patent/JPH0774326A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160297A (en) * | 1997-02-10 | 2000-12-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a first source line arranged between a memory cell string and bit lines in the direction crossing the bit lines and a second source line arranged in parallel to the bit lines |
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8969942B2 (en) | 1997-07-10 | 2015-03-03 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8698225B2 (en) | 1997-07-10 | 2014-04-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US6803268B2 (en) | 1997-07-31 | 2004-10-12 | Nec Electronics Corporation | EEPROM semiconductor device and method of fabricating the same |
| WO1999065083A1 (fr) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Dispositif a circuit integre semi-conducteur et son procede de fabrication |
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| JP2001196482A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリのソースコンタクトモニタリング方法 |
| JP4651185B2 (ja) * | 1999-12-27 | 2011-03-16 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子のソースコンタクトモニタリング方法 |
| US7064375B2 (en) | 2002-10-29 | 2006-06-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a gate electrode and a diffusion layer and a manufacturing method thereof |
| US7696555B2 (en) | 2003-08-29 | 2010-04-13 | Fujitsu Microelectronics Ltd. | Semiconductor device and its manufacture method |
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| JP2012033530A (ja) * | 2010-07-28 | 2012-02-16 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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