JP2012033530A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】トンネルゲート絶縁膜22上に、第1の幅を有する導電膜24、ONO膜28、コントロールゲート40を形成する。コントロールゲート40をマスクとして導電膜24をエッチングしてフローティングゲート26を形成した後、層間絶縁膜80を形成し、第1の方向の幅が第1の幅よりも広いコンタクトホール84を形成する。その後、コンタクトホール84の内壁に、サイドウォールスペーサ88を形成する。
【選択図】図1
Description
第1実施形態による半導体装置及びその製造方法について図1乃至図24を用いて説明する。
第2実施形態による半導体装置及びその製造方法について図25乃至図48を用いて説明する。図乃至図に示す第1実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
第3実施形態による半導体装置及びその製造方法について図49乃至図56を用いて説明する。図乃至図に示す第1及び第2実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
上記実施形態に限らず種々の変形が可能である。
前記素子領域上に、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、第1の方向に第1の幅を有する第1の導電膜を形成する工程と、
前記第1の導電膜上に、第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に、前記第1の方向に延在するコントロールゲートを形成する工程と、
前記コントロールゲートをマスクとして前記第2の絶縁膜及び前記第1の導電膜をエッチングし、前記コントロールゲートの下に、前記第1の導電膜のフローティングゲートを形成する工程と、
前記コントロールゲート及び前記フローティングゲートが形成された前記半導体基板上に、第3の絶縁膜を形成する工程と、
前記第3の絶縁膜に、前記第1の導電膜を除去した領域の前記素子領域に達し、前記第1の方向に第2の幅を有する第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホールの内壁に、第4の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記第2の幅は、前記第1の幅よりも広い
ことを特徴とする半導体装置の製造方法。
前記コンタクトホールを形成する工程では、前記第1の導電膜の前記第1の方向の端部が位置していた部分を含む領域に、前記第1のコンタクトホールを形成する
ことを特徴とする半導体装置の製造方法。
前記コンタクトホールを形成する工程において、前記第1の導電膜の前記端部が位置していた前記部分に形成された前記第1の導電膜のエッチング残渣を除去する
ことを特徴とする半導体装置の製造方法。
前記素子領域は、前記第1の方向に前記第1の幅よりも狭い第3の幅を有し、
前記第1の導電膜は、前記第1の方向の端部が前記素子分離絶縁膜上に位置している
ことを特徴とする半導体装置の製造方法。
前記第1のコンタクトホールの、前記第1の方向と交差する第2の方向の第4の幅は、前記第2の方向の第4の幅は、前記第2の幅よりも狭い
ことを特徴とする半導体装置の製造方法。
前記第1のコンタクトホールを形成する工程は、前記第3の絶縁膜の構成材料をエッチングするエッチング条件でエッチングを行う工程と、前記第1の導電膜の構成材料をエッチングするエッチング条件でエッチングを行う工程とを有する
ことを特徴とする半導体装置の製造方法。
前記半導体基板は、メモリセル領域と周辺回路領域とを有し、
前記第1のコンタクトホールを形成する工程では、前記周辺回路領域の前記半導体基板に達する第2のコンタクトホールを更に形成し、
前記第4の絶縁膜を形成する工程では、前記第2のコンタクトホールの内壁にも前記第4の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
前記半導体基板は、メモリセル領域と周辺回路領域とを有し、
前記第4の絶縁膜を形成する工程の後、前記周辺回路領域の前記半導体基板に達する第2のコンタクトホールを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記素子分離絶縁膜を形成する工程では、前記第1の方向と交差する第2の方向に延在するストライプ状のパターンを有する前記素子分離絶縁膜を形成し、
前記フローティングゲートを形成する工程の後、前記第3の絶縁膜を形成する工程の前に、前記コントロールゲートに対して前記第2の方向に隣接する前記素子分離絶縁膜の一方を、前記コントロールゲートをマスクとしてエッチングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記素子分離絶縁膜をエッチングする工程では、前記第1の導電膜の前記端部が位置していた前記部分に形成された前記第1の導電膜のエッチング残渣とともに、前記素子分離絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
前記素子分離絶縁膜は、前記半導体基板を局所的に酸化することにより形成する
ことを特徴とする半導体装置の製造方法。
前記素子分離絶縁膜は、前記半導体基板に形成されたトレンチに絶縁膜を埋め込むことにより形成する
ことを特徴とする半導体装置の製造方法。
前記第4の絶縁膜が形成された前記第1のコンタクトホール内にコンタクトプラグを形成する工程と、
前記第3の絶縁膜上に、前記コンタクトプラグに接続され、前記第1の方向と交差する第2の方向に延在するビット線を形成する工程と
を更に有することを特徴とする半導体装置の製造方法。
前記素子領域上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成され、第1の方向に第1の幅を有するフローティングゲートと、前記フローティングゲート上に形成された第2の絶縁膜と、前記フローティングゲート上に、第2の絶縁膜を介して形成され、前記第1の方向に延在するコントロールゲートとを有するメモリセルトランジスタと、
前記メモリセルトランジスタが形成された前記半導体基板上に形成され、前記素子領域に達し、前記第1の方向に第2の幅を有するコンタクトホールが形成された第3の絶縁膜と、
前記コンタクトホールの内壁に形成された第4の絶縁膜と、
前記第4の絶縁膜が形成された前記コンタクトホール内に形成されたコンタクトプラグと、
前記コンタクトプラグに接続され、前記第2の方向に延在するビット線と
を有することを特徴とする半導体装置。
前記第2の幅は、前記第1の幅よりも広い
ことを特徴とする半導体装置。
前記素子領域は、前記第1の方向に前記第1の幅よりも狭い第3の幅を有し、
前記素子領域の前記第1の方向の端部が前記コンタクトホール内に位置している
ことを特徴とする半導体装置。
12,36,44,50,60,76,78,86,102…シリコン酸化膜
14…シリコン窒化膜
16…Nウェル
18…素子分離絶縁膜
20,48,56,58,70,74…不純物拡散領域
22…トンネルゲート絶縁膜
24,32…アモルファスシリコン膜
26…フローティングゲート
28…ONO膜
30…ゲート絶縁膜
34…タングステンシリサイド膜
38,46,52,62,68,72,82,106…フォトレジスト膜
40…コントロールゲート
42…エッチング残渣
54…ゲート電極
64,88…サイドウォールスペーサ
66,104…保護酸化膜
80…層間絶縁膜
84,108…コンタクトホール
90,110…コンタクトプラグ
92…ビット線
94…配線層
100…トレンチ
Claims (12)
- 半導体基板の主表面に、素子領域を画定する素子分離絶縁膜を形成する工程と、
前記素子領域上に、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、第1の方向に第1の幅を有する第1の導電膜を形成する工程と、
前記第1の導電膜上に、第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に、前記第1の方向に延在するコントロールゲートを形成する工程と、
前記コントロールゲートをマスクとして前記第2の絶縁膜及び前記第1の導電膜をエッチングし、前記コントロールゲートの下に、前記第1の導電膜のフローティングゲートを形成する工程と、
前記コントロールゲート及び前記フローティングゲートが形成された前記半導体基板上に、第3の絶縁膜を形成する工程と、
前記第3の絶縁膜に、前記第1の導電膜を除去した領域の前記素子領域に達し、前記第1の方向に第2の幅を有する第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホールの内壁に、第4の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第2の幅は、前記第1の幅よりも広い
ことを特徴とする半導体装置。 - 請求項1又は2記載の半導体装置の製造方法において、
前記コンタクトホールを形成する工程では、前記第1の導電膜の前記第1の方向の端部が位置していた部分を含む領域に、前記第1のコンタクトホールを形成する
ことを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記コンタクトホールを形成する工程において、前記第1の導電膜の前記端部が位置していた前記部分に形成された前記第1の導電膜のエッチング残渣を除去する
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至4のいずれか1項に記載の半導体装置の製造方法において、
前記素子領域は、前記第1の方向に前記第1の幅よりも狭い第3の幅を有し、
前記第1の導電膜は、前記第1の方向の端部が前記素子分離絶縁膜上に位置している
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至5のいずれか1項に記載の半導体装置の製造方法において、
前記第1のコンタクトホールの、前記第1の方向と交差する第2の方向の第4の幅は、前記第2の方向の第4の幅は、前記第2の幅よりも狭い
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至6のいずれか1項に記載の半導体装置の製造方法において、
前記第1のコンタクトホールを形成する工程は、前記第3の絶縁膜の構成材料をエッチングするエッチング条件でエッチングを行う工程と、前記第1の導電膜の構成材料をエッチングするエッチング条件でエッチングを行う工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至7のいずれか1項に記載の半導体装置の製造方法において、
前記素子分離絶縁膜を形成する工程では、前記第1の方向と交差する第2の方向に延在するストライプ状のパターンを有する前記素子分離絶縁膜を形成し、
前記フローティングゲートを形成する工程の後、前記第3の絶縁膜を形成する工程の前に、前記コントロールゲートに対して前記第2の方向に隣接する前記素子分離絶縁膜の一方を、前記コントロールゲートをマスクとしてエッチングする工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記素子分離絶縁膜をエッチングする工程では、前記第1の導電膜の前記端部が位置していた前記部分に形成された前記第1の導電膜のエッチング残渣とともに、前記素子分離絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。 - 半導体基板に形成された素子領域を画定する素子分離絶縁膜と、
前記素子領域上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成され、第1の方向に第1の幅を有するフローティングゲートと、前記フローティングゲート上に形成された第2の絶縁膜と、前記フローティングゲート上に、第2の絶縁膜を介して形成され、前記第1の方向に延在するコントロールゲートとを有するメモリセルトランジスタと、
前記メモリセルトランジスタが形成された前記半導体基板上に形成され、前記素子領域に達し、前記第1の方向に第2の幅を有するコンタクトホールが形成された第3の絶縁膜と、
前記コンタクトホールの内壁に形成された第4の絶縁膜と、
前記第4の絶縁膜が形成された前記コンタクトホール内に形成されたコンタクトプラグと、
前記コンタクトプラグに接続され、前記第2の方向に延在するビット線と
を有することを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第2の幅は、前記第1の幅よりも広い
ことを特徴とする半導体装置。 - 請求項10又は11記載の半導体装置において、
前記素子領域は、前記第1の方向に前記第1の幅よりも狭い第3の幅を有し、
前記素子領域の前記第1の方向の端部が前記コンタクトホール内に位置している
ことを特徴とする半導体装置。
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