JPH06283722A - フローティングゲートを有する半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高集積化が可能で、しかも層間絶縁層に対し
てボイドなどが発生することがなく、さらに中間絶縁層
の劣化がなく、素子特性に優れたフローティングゲート
を有する半導体装置およびその製造方法を提供するこ
と。 【構成】 半導体基板１の表面に素子分離領域２０をス
トライプ状に形成し、フローティングゲート２４ａおよ
びコントロールゲート２８ａを形成した後、トランジス
タの共通ソース領域４０に相当する部分で、素子分離領
域２０の一部をエッチングなどで除去し、分離溝部３６
を形成する。その際に、分離溝部３６の側壁に、サイド
ウォール３８が形成し、深さ方向に沿って幅狭に形成す
る。また、別の観点では、フローティングゲート４４ａ
の少なくとも共通ソース側端部を、コントロールゲート
４８ａにより覆い、エッチングによるダメージを、中間
絶縁層４６にまで作用させない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフローティングゲートを
有する半導体装置およびその製造方法に係わり、さらに
詳しくは、素子分離領域がストライプ状に形成してあ
り、その素子分離領域が共通ソース領域に相当する位置
で除去分離される半導体装置において、高集積が可能
で、しかも素子特性に優れたフローティングゲートを有
する半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】フローティングゲートを有する従来例に
係るＮＯＲ型半導体メモリ装置のレイアウト図を図１８
に示す。図１８に示すように、従来のＮＯＲ型半導体メ
モリ装置では、半導体基板の表面に、所定間隔で行列状
に配置された素子分離領域（ＬＯＣＯＳ）２が形成して
ある。このＬＯＣＯＳ２で分離された半導体基板の表面
には、フローティングゲート６を有するＭＯＳトランジ
スタ５が行列状に形成してある。

【０００３】各トランジスタ５のフローティングゲート
６の上には、中間絶縁層を介してコントロールゲート４
が積層してある。コントロールゲート４は、ＬＯＣＯＳ
４に対して実質的に直交するようなパターンで形成され
る。なお、図１８中、符号８は、トランジスタの共通ソ
ース領域であり、符号１０は、トランジスタのドレイン
に対するコンタクト部分である。

【０００４】このようなＮＯＲ型半導体メモリ装置にお
いて、メモリの集積度を上げるための一手段として、図
１９に示すように、コントロールゲート４間の幅を小さ
くし、コントロールゲート４に対するＬＯＣＯＳ端部２
ａの突出量を小さくすることが考えられる。

【０００５】

【発明が解決しようとする課題】ところが、このような
従来の半導体メモリ装置では、ＬＯＣＯＳ端部２ａの丸
み部分が、トランジスタ５のチャネル部にまで伸び、実
際のチャネル幅が変動するなどの課題を有している。ま
た、ＬＯＣＯＳ２を形成するためのマスクと、フローテ
ィングゲート６およびコントロールゲート４を形成する
ためのマスクとのマスク合わせずれに対するマージンが
ほとんどなくなると言う課題も有している。

【０００６】なお、ＬＯＣＯＳ端部２ａに丸み部分を有
するのは、ＬＯＣＯＳ２が、露光技術と熱酸化技術によ
り形成されることから、ＬＯＣＯＳ２の線幅が小さくな
るほど、その端部に丸みが形成されることによる。そこ
で、図２０，２１に示すように、最初にＬＯＣＯＳ１２
をストライプ状に形成し、その後フローティングゲート
６およびコントロールゲート４を形成した後、共通ソー
ス領域８に相当する部分のＬＯＣＯＳ部分１２ａをエッ
チングなどで除去する方法が提案されている。

【０００７】この方法では、ＬＯＣＯＳ１２の端部に丸
みが形成されず、しかもマスクの合わせずれによるコン
トロールゲート４とＬＯＣＯＳ１２の端部との位置ずれ
もない。しかしながら、この方法では、図２０のＸ−Ｘ
断面である図２１に示すように、ＬＯＣＯＳ１２が選択
的に除去された共通ソース領域８において、段差の厳し
い分離溝部１３が形成され、この溝部１３を層間絶縁層
１４で埋め込む際に、ボイド１６が形成されることにな
り、実際のデバイスでは採用することができないという
課題を有している。

【０００８】また、この提案されている方法では、ＬＯ
ＣＯＳ１２の一部１２ａをエッチングで除去する際に、
図２０のＹ−Ｙ断面である図２２に示すように、レジス
ト膜１６を用いるが、図２０のＹ−Ｙ断面の領域では、
ＬＯＣＯＳ１２が存在せず、半導体基板１の表面には、
ゲート絶縁層３のみが形成されている。このため、図２
０に示すＬＯＣＯＳ１２の一部１２ａを、図２２に示す
レジスト膜１６を用いてエッチング加工する際に、図２
３に示すように、共通ソース領域８上に位置するゲート
絶縁層３もエッチングされると共に、フローティングゲ
ート６とコントロールゲート４との間に介装された中間
絶縁層１８の側部もエッチングされてサイドエッチ部１
９が形成されるおそれがある。また、中間絶縁層１８に
は、ＲＩＥなどのエッチング時に、プラズマによるダメ
ージが加わるおそれがある。

【０００９】この中間絶縁層１８は、フローティングゲ
ートを有するトランジスタ５の信頼性を決定するための
重要な要素であり、薄いことおよびリーク電流の防止な
どが要求される。したがって、中間絶縁層１８に対し
て、サイドエッチ１９が形成されたり、プラズマダメー
ジが加わったりすると、トランジスタ５の信頼性を大き
く低下させるおそれがある。

【００１０】本発明は、このような実状に鑑みてなさ
れ、高集積化が可能で、しかも層間絶縁層に対してボイ
ドなどが発生することがなく、さらに中間絶縁層の劣化
がなく、素子特性に優れたフローティングゲートを有す
る半導体装置およびその製造方法を提供することを目的
とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の半導体装置は、フローティングゲー
トとコントロールゲートとを有する複数のトランジスタ
が、コントロールゲートに対して略直交する方向に延び
るストライプ状の素子分離領域間に形成してあり、各ト
ランジスタの共通ソース領域で、上記素子分離領域が、
エッチングにより形成された分離溝部で除去分離してあ
る半導体装置であって、上記分離溝部が、深さ方向に除
々に幅狭となる略テーパ形状であることを特徴とする。

【００１２】また、本発明の第１の半導体装置の製造方
法は、半導体基板の表面に、ストライプ状に素子分離領
域を形成する工程と、素子分離領域が形成された半導体
基板上に、ゲート絶縁層、フローティングゲート、中間
絶縁層およびコントロールゲートを、上記素子分離領域
とコントロールゲートとが略直交するように形成する工
程と、上記コントロールゲートおよびフローティングゲ
ートの側壁に第１サイドウォールを形成する工程と、上
記第１サイドウォールの形状が転写されるようなパター
ンで、共通ソース領域となる位置に相当する素子分離領
域をエッチングにより除去し、半導体基板の表面を露出
させる分離溝部を形成し、この分離溝部の両側に、分離
溝部が深さ方向に沿って幅狭となるように、略テーパ形
状の第２サイドウォールを形成する工程と、半導体基板
の表面に、ソース・ドレイン領域用不純物拡散層を、コ
ントロールゲートおよび素子分離領域のパターンに対し
て自己整合的に形成する工程と、上記第２サイドウォー
ルで挟まれた分離溝部を埋めるように、上記コントロー
ルゲートの上に層間絶縁層を積層する工程とを有する。

【００１３】本発明の第２の半導体装置は、フローティ
ングゲートとコントロールゲートとを有する複数のトラ
ンジスタが、コントロールゲートに対して略直交する方
向に延びるストライプ状の素子分離領域間に形成してあ
り、しかも各トランジスタの共通ソース領域で、上記素
子分離領域がエッチングにより除去分離してあるフロー
ティングゲートを有する半導体装置であって、上記フロ
ーティングゲートの少なくとも共通ソース側端部が、中
間絶縁層を介して、コントロールゲートにより覆われて
いることを特徴とする。

【００１４】本発明の第２の半導体装置の製造方法は、
半導体基板の表面に、ストライプ状に素子分離領域を形
成する工程と、素子分離領域が形成された半導体基板上
に、ゲート絶縁層、フローティングゲート、中間絶縁層
およびコントロールゲートを、上記素子分離領域とコン
トロールゲートとが略直交するように形成する工程と、
上記コントロールゲートを所定のパターンにエッチング
加工する際に、フローティングゲートの少なくとも共通
ソース側端部を、中間絶縁層を介して、コントロールゲ
ートにより覆うように形成する工程と、共通ソース領域
となる位置に相当する素子分離領域をエッチングにより
除去し、半導体基板の表面を露出させる分離溝部を形成
する工程と、半導体基板の表面に、ソース・ドレイン領
域用不純物拡散層を、コントロールゲートおよび素子分
離領域のパターンに対して自己整合的に形成する工程と
を有する。

【００１５】

【作用】本発明の第１の半導体装置およびその製造方法
では、半導体基板の表面に素子分離領域をストライプ状
に形成し、フローティングゲートおよびコントロールゲ
ートを形成した後、トランジスタの共通ソース領域に相
当する部分で、素子分離領域の一部をエッチングなどで
除去する。その際に、コントロールゲートおよびフロー
ティングゲートの側壁に第１サイドウォールが形成して
あるので、素子分離領域の一部をエッチングなどで除去
して形成される分離溝部の側壁に、第１サイドウォール
の形状が転写された第２サイドウォールが形成される。
その結果、分離溝部は、深さ方向に沿って幅狭となる。
したがって、この分離溝部を層間絶縁層で埋め込む際に
は、ボイドなどが発生することもなく、分離溝部を埋め
込むことが可能になる。したがって、高集積が可能にな
るにもかかわらず、得られる装置の信頼性が向上する。

【００１６】また、本発明の第２の半導体装置およびそ
の製造方法では、トランジスタの共通ソース領域に相当
する部分で、素子分離領域の一部をエッチングなどで除
去する際に、フローティングゲートの少なくとも共通ソ
ース側端部が、中間絶縁層を介して、コントロールゲー
トにより覆われているので、エッチングによるダメージ
が、フローティングゲートとコントロールゲートとの間
に位置する中間絶縁層にまで作用することはない。ま
た、フローティングゲートの直下に位置するゲート絶縁
層に対するダメージもない。

【００１７】その結果、中間絶縁層およびゲート絶縁層
の膜質が向上し、半導体装置の信頼性が向上する。本発
明に係る第１および第２の半導体装置は、フローティン
グゲートを有する半導体装置、たとえばフラッシュＥＥ
ＰＲＯＭなどに対して適用することが可能である。

【００１８】

【実施例】以下、本発明の一実施例に係る半導体装置お
よびその製造方法について、図面を参照しつつ詳細に説
明する。図１〜３は本発明の第１実施例に係る半導体装
置の製造過程を示す要部概略断面図、図４は同実施例に
係る半導体装置の一製造過程の要部平面図、図５は図４
に示すV−V線に沿う要部断面図、図６は図４に示すVI−
VI線に沿う要部断面図、図７は図６の後工程を示す要部
概略断面図、図８は図７に示す工程時の要部平面図、図
９は図８に示すIX−IX線に沿う一部断面斜視図、図１０
は図７に示す工程の後工程を示す要部概略断面図、図１
１〜１５は本発明の第２の実施例に係る半導体装置の製
造過程を示す要部概略断面図、図１６は図１５に示す工
程の後工程を示す要部平面図、図１７は図１５に示す工
程の後工程を示す要部概略断面図である。

【００１９】まず、本発明の第１実施例に係る半導体装
置を、その製造方法に基づき説明する。本実施例では、
まず図１に示すように、単結晶シリコンウェーハなどで
構成される半導体基板１を準備する。次に、半導体基板
１の表面に、ＬＯＣＯＳ法などを用いて、図４に示すよ
うに、ストライプ状の素子分離領域（以下、ＬＯＣＯＳ
と称する）２０を形成する。なお、図１では、ＬＯＣＯ
Ｓ２０の断面が現れない。

【００２０】次に、図１に示すように、ＬＯＣＯＳ２０
間に位置する半導体基板１の表面に、ゲート絶縁層２２
を形成する。ゲート絶縁層２２は、たとえば熱酸化法に
より成膜される酸化シリコン層で形成され、その膜厚は
特に限定されないが、たとえば１０ｎｍ程度である。

【００２１】次に、このゲート絶縁層２２上に、たとえ
ばメモリセル用トランジスタのフローティングゲートと
なる第１導電層２４を成膜する。第１導電層２４は、た
とえばＣＶＤ法で成膜されるポリシリコン膜で構成さ
れ、その膜厚は、特に限定されないが、たとえば１００
ｎｍ程度である。この第１導電層２４は、まず、図４に
示すＬＯＣＯＳ２０と同一方向のストライプ状にエッチ
ング加工される。

【００２２】次に、図２に示すように、第１導電層２４
の上に、中間絶縁層２６を成膜する。中間絶縁層２６と
なる絶縁膜は、ＣＶＤ法で得られる酸化シリコン膜ある
いはＯＮＯ膜（酸化シリコン膜間に窒化シリコン膜が積
層された多層膜）などで構成され、その膜厚は、たとえ
ば３０ｎｍ程度である。

【００２３】この中間絶縁層２６の上には、たとえばメ
モリセル用トランジスタのコントロールゲートとなる第
２導電層２８を成膜する。第２導電層２８は、たとえば
ＣＶＤ法により得られるポリシリコン膜で構成され、そ
の膜厚は、特に限定されないが、たとえば２００ｎｍ程
度である。

【００２４】次に、図３に示すように、第２導電層２８
を、図４に示すＬＯＣＯＳ２０に対して直交するよう
に、ＲＩＥなどでエッチング加工し、コントロールゲー
ト２８ａを得る。その後、同じレジスト膜を用いて、エ
ッチング条件を変えながら、中間絶縁層２６および第１
導電層２４をＲＩＥなどでエッチングし、フローティン
グゲート２４ａを得る。その結果、図４に示すように、
フローティングゲート２４ａとコントロールゲート２８
ａとを有するメモリセル用トランジスタ３０が、半導体
基板上に行列状に配置される。

【００２５】図４に示すV−V線に沿う断面を図５に示
す。次に、図４に示すVI−VI線に沿う断面を示す図６に
示すように、コントロールゲート２８ａおよびフローテ
ィングゲート２４ａの側壁に第１サイドウォール３２を
形成する。フローティングゲート２４ａが存在しない部
分では、コントロールゲート２８ａの側部にのみ第１サ
イドウォール３２が形成される。

【００２６】この第１サイドウォール３２は、たとえば
コントロールゲート２８ａの上に絶縁層を積層し、この
絶縁層を異方性エッチングすることなどにより形成され
る。この第１サイドウォール３２は、その下のＬＯＣＯ
Ｓ２０と同様な酸化シリコン層で構成されることが好ま
しい。ＬＯＣＯＳ２０と共に、後工程でエッチング加工
されるからである。

【００２７】次に、図７，８に示すように、トランジス
タ３０の共通ソース領域４０となる部分に対応する位置
で開口部３５が形成されたレジスト膜３４を、コントロ
ールゲート２８ａおよびＬＯＣＯＳ２０上に成膜する。
レジスト膜３４の開口部３５は、コントロールゲート２
８ａの上部に位置するように形成する。

【００２８】このレジスト膜３４を用いて、共通ソース
領域４０に位置するＬＯＣＯＳ２０の一部をエッチング
除去し、コントロールゲート２８ａに対して自己整合的
に分離溝部３６を形成する。このエッチングに際し、Ｒ
ＩＥなどの異方性エッチングを採用することで、第１サ
イドウォール３２の形状が転写された形状の第２サイド
ウォール３８が、分離溝部３６の側壁に形成される。そ
の結果、分離溝部３６が深さ方向に沿って幅狭に形成さ
れる。

【００２９】なお、ストライプ状のＬＯＣＯＳ２０の一
部を分離除去して分離溝部３６を形成するのは、各トラ
ンジスタ３０のソース領域を共通して接続させるためで
ある。分離溝部３６では、図９に示すように、半導体基
板１の表面に対して窪んだ形状となる。

【００３０】次に、本実施例では、半導体基板１の表面
に、コントロールゲート２８ａおよび分離溝部３６が形
成されたＬＯＣＯＳ２０に対して自己整合的にイオン注
入を行ない、共通ソース領域４０およびドレイン領域の
ための不純物拡散層を形成する。

【００３１】その後、図１０に示すように、分離溝部３
６を埋め込むように、層間絶縁層４２を積層する。層間
絶縁層４２は、特に限定されないが、たとえば酸化シリ
コン層などで構成される。本実施例では、分離溝部３６
を層間絶縁層４２で埋め込む際には、分離溝部３６が深
さ方向に沿って幅狭となることから、ボイドなどが発生
することもなく、分離溝部３６を埋め込むことが可能に
なる。したがって、高集積が可能になるにもかかわら
ず、得られる装置の信頼性が向上する。

【００３２】本実施例の製造方法で得られたフローティ
ングゲート２４ａを有するトランジスタ３０は、たとえ
ばＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセルなどと
して用いることができる。次に、本発明の第２の実施例
に係る半導体装置を、その製造方法に基づき説明する。

【００３３】本実施例では、まず図１１に示すように、
単結晶シリコンウェーハなどで構成される半導体基板１
を準備する。次に、半導体基板１の表面に、ＬＯＣＯＳ
法などを用いて、図４に示す実施例と同様に、ストライ
プ状の素子分離領域（以下、ＬＯＣＯＳと称する）２０
を形成する。なお、図１１では、ＬＯＣＯＳ２０の断面
が現れない。

【００３４】次に、図１１に示すように、ＬＯＣＯＳ２
０間に位置する半導体基板１の表面に、ゲート絶縁層４
２を形成する。ゲート絶縁層４２は、たとえば熱酸化法
により成膜される酸化シリコン層で形成され、その膜厚
は特に限定されないが、たとえば１０ｎｍ程度である。

【００３５】次に、このゲート絶縁層４２上に、たとえ
ばメモリセル用トランジスタのフローティングゲートと
なる第１導電層４４を成膜する。第１導電層４４は、た
とえばＣＶＤ法で成膜されるポリシリコン膜で構成さ
れ、その膜厚は、特に限定されないが、たとえば１００
ｎｍ程度である。この第１導電層４４は、まず、図４に
示すＬＯＣＯＳ２０と同一方向のストライプ状にエッチ
ング加工される。同時に、またはその後の工程で、図１
２に示すように、第１導電層４４は、２メモリセル分の
大きさにパターン加工される。

【００３６】その後、図１２に示すように、第１導電層
４４の上に、中間絶縁層４６を成膜する。中間絶縁層４
６となる絶縁膜は、ＣＶＤ法で得られる酸化シリコン膜
あるいはＯＮＯ膜（酸化シリコン膜間に窒化シリコン膜
が積層された多層膜）などで構成され、その膜厚は、た
とえば３０ｎｍ程度である。

【００３７】この中間絶縁層４６の上には、たとえばメ
モリセル用トランジスタのコントロールゲートとなる第
２導電層４８を成膜する。第２導電層４８は、たとえば
ＣＶＤ法により得られるポリシリコン膜で構成され、そ
の膜厚は、特に限定されないが、たとえば２００ｎｍ程
度である。

【００３８】次に、図１３に示すように、第２導電層４
８の上に、レジスト膜５０を成膜する。このレジスト膜
５０は、第２導電層４８、中間絶縁層４６および第１導
電層４４をエッチング加工するためのレジスト膜であ
る。このレジスト膜５０のパターンは、レジスト膜５０
を用いたＲＩＥなどのエッチング加工により、第２導電
層４８を、図１４に示すコントロールゲート４８のパタ
ーンにエッチング加工するために適したパターンであ
る。

【００３９】すなわち、レジスト膜５０を用いてＲＩＥ
などのエッチング加工を行なうことにより、コントロー
ルゲート４８ａを、図４に示すＬＯＣＯＳ２０に対して
直交するように、しかも、コントロールゲート４８ａの
共通ソース側端部５０が、フローティングゲート４４ａ
の共通ソース側端部を覆うようにエッチング加工する。
コントロールゲート４８ａのドレイン側端部は、フロー
ティングゲート４４ａの端部を必ずしも覆う必要はな
い。

【００４０】コントロールゲート４８ａをパターン加工
した後には、同じレジスト膜５０を用い、中間絶縁層４
６および第１導電層４４を順次パターン加工し、各メモ
リセル後とのフローティングゲート４４ａを得る。その
結果、フローティングゲート４４ａとコントロールゲー
ト４８ａとを有するメモリセル用トランジスタ５１が、
半導体基板１上に行列状に配置される。本実施例では、
各メモリセル用トランジスタ５１のコントロールゲート
４８ａの共通ソース側端部５０が、フローティングゲー
ト４４ａの端部を覆う構造となっている。

【００４１】次に、図１５，１６に示すように、トラン
ジスタ５１の共通ソース領域４０となる部分に対応する
位置で開口部５４が形成されたレジスト膜５２を、コン
トロールゲート４８ａおよびＬＯＣＯＳ２０上に成膜す
る。レジスト膜５２の開口部５４は、コントロールゲー
ト４８ａの上部に位置するように形成する。

【００４２】このレジスト膜５２を用いて、共通ソース
領域４０に位置するＬＯＣＯＳ２０の一部をエッチング
除去し、コントロールゲート４８ａに対して自己整合的
に分離溝部５３（図１６参照）を形成する。このエッチ
ングに際しては、ＲＩＥなどの異方性エッチングを採用
することができる。なお、この分離溝部５３の形成に際
しては、前述した第１実施例の技術を用いて、分離溝部
５３を、深さ方向に沿って幅狭となるように形成するこ
ともできる。後工程における層間絶縁層の埋め込みに際
し、ボイドなどの発生を防止するためである。

【００４３】本実施例では、ＬＯＣＯＳ２０の共通ソー
ス領域相当部分のエッチングに際し（分離溝部５３の形
成）、図１７に示すように、ＬＯＣＯＳ２０が形成され
ていない部分のゲート絶縁層４２の一部もエッチングに
より除去されることになる。しかしながら、従来例と異
なり、フローティングゲート４４ａの共通ソース側端部
は、コントロールゲート４８ａの端部により覆われてい
るため、ＲＩＥなどのエッチング加工時に、エッチング
によるダメージが、フローティングゲート４４ａとコン
トロールゲート４８ａとの間に位置する中間絶縁層４６
にまで作用することはない。また、フローティングゲー
ト４４ａの直下に位置するゲート絶縁層４２に対するダ
メージもない。

【００４４】その結果、中間絶縁層４６およびゲート絶
縁層４２の膜質が向上し、半導体装置の信頼性が向上す
る。図１６に示す分離溝部５３を形成した後の製造プロ
セスは、前述した第１実施例と同様である。

【００４５】本実施例の製造方法で得られたフローティ
ングゲート４４ａを有するトランジスタ５１は、たとえ
ばＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセルなどと
して用いることができる。ただし、本実施例では、コン
トロールゲート４８ａの端部５０でフローティングゲー
ト４４ａの端部を覆う構造としたため、端部５０を形成
しない構造に比較して、セルサイズが大きくなるが、図
１８に示す従来例に比較すればセルサイズが十分小さ
く、図１９に示す従来例に比較して素子特性の安定が得
られるので、十分実用性を有する。

【００４６】また、本実施例のプロセスを用いて製造し
た半導体装置は、分割ゲートタイプ（Split Gate Typ
e ）のデバイスとして用いることも可能である。すなわ
ち、フローティングゲート４４ａのソース側に形成され
たコントロールゲート４８ａの端部５０を、各メモリセ
ル毎の選択ゲートとして用いることも可能である。この
構造を、フラッシュＥＥＰＲＯＭのメモリセルに対して
応用した場合には、フラッシュＥＥＰＲＯＭ特有の過剰
消去現象を、デバイス構造の面から解消することが可能
になり、しかもセル面積の縮小が図れるので都合がよ
い。

【００４７】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、本発明
を、ＮＯＲ型のフラッシュＥＥＰＲＯＭのメモリセル配
列に基づき説明したが、本発明は、これに限定されず、
フローティングゲートを有し、共通ソース領域でＬＯＣ
ＯＳの一部が除去されるプロセスを有する半導体装置全
てに対して適用することが可能である。

【００４８】

【発明の効果】以上説明してきたように、本発明の第１
の半導体装置およびその製造方法によれば、素子分離領
域をストライプ状に形成し、フローティングゲートおよ
びコントロールゲートを形成した後、素子分離領域の共
通ソース領域相当部分に分離溝部を形成し、この分離溝
部を層間絶縁層で埋め込む際には、ボイドなどが発生す
ることもなく、分離溝部を埋め込むことが可能になる。
したがって、高集積が可能になるにもかかわらず、得ら
れる装置の信頼性が向上する。

【００４９】また、本発明の第２の半導体装置およびそ
の製造方法によれば、トランジスタの共通ソース領域に
相当する部分で、素子分離領域の一部をエッチングなど
で除去する際に、フローティングゲートの少なくとも共
通ソース側端部が、中間絶縁層を介して、コントロール
ゲートにより覆われているので、エッチングによるダメ
ージが、フローティングゲートとコントロールゲートと
の間に位置する中間絶縁層にまで作用することはない。
また、フローティングゲートの直下に位置するゲート絶
縁層に対するダメージもない。

【００５０】その結果、中間絶縁層およびゲート絶縁層
の膜質が向上し、半導体装置の信頼性が向上する。本発
明に係る第１および第２の半導体装置は、フローティン
グゲートを有する半導体装置、たとえばフラッシュＥＥ
ＰＲＯＭなどに対して適用することが可能である。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体装置の製造過
程を示す要部概略断面図である。

【図２】本発明の第１実施例に係る半導体装置の製造過
程を示す要部概略断面図である。

【図３】本発明の第１実施例に係る半導体装置の製造過
程を示す要部概略断面図である。

【図４】同実施例に係る半導体装置の一製造過程の要部
平面図である。

【図５】図４に示すV −V 線に沿う要部断面図である。

【図６】図４に示すVI−VI線に沿う要部断面図である。

【図７】図６の後工程を示す要部概略断面図である。

【図８】図７に示す工程時の要部平面図である。

【図９】図８に示すIX−IX線に沿う一部断面斜視図であ
る。

【図１０】図７に示す工程の後工程を示す要部概略断面
図である。

【図１１】本発明の第２の実施例に係る半導体装置の製
造過程を示す要部概略断面図である。

【図１２】本発明の第２の実施例に係る半導体装置の製
造過程を示す要部概略断面図である。

【図１３】本発明の第２の実施例に係る半導体装置の製
造過程を示す要部概略断面図である。

【図１４】本発明の第２の実施例に係る半導体装置の製
造過程を示す要部概略断面図である。

【図１５】本発明の第２の実施例に係る半導体装置の製
造過程を示す要部概略断面図である。

【図１６】図１５に示す工程の後工程を示す要部平面図
である。

【図１７】図１５に示す工程の後工程を示す要部概略断
面図である。

【図１８】従来例に係る半導体装置の要部平面図であ
る。

【図１９】その他の従来例に係る半導体装置の要部平面
図である。

【図２０】最近提案されている半導体装置の要部平面図
である。

【図２１】図２０のＸ−Ｘ線に沿う断面であり、図２０
に示す半導体装置の問題点を示す要部概略平面図であ
る。

【図２２】図２０のＹ−Ｙ線に沿う断面であり、図２０
に示す半導体装置の問題点を示す要部概略断面図であ
る。

【図２３】図２０のＹ−Ｙ線に沿う断面であり、図２０
に示す半導体装置の問題点を示す要部概略断面図であ
る。

【符号の説明】

１… 半導体基板 ２０… ＬＯＣＯＳ（素子分離領域） ２２，４２… ゲート絶縁層 ２４，４４… 第１導電層 ２４ａ，４４ａ… フローティングゲート ２６，４６… 中間絶縁層 ２８，４８… 第２導電層 ２８ａ，４８ａ… コントロールゲート ３０，５１… メモリセル用トランジスタ ３２… 第１サイドウォール ３４，５２… レジスト膜 ３６… 分離溝部 ３８… 第２サイドウォール ４０… 共通ソース領域 ５０… 共通ソース側端部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートとコントロールゲ
   ートとを有する複数のトランジスタが、コントロールゲ
   ートに対して略直交する方向に延びるストライプ状の素
   子分離領域間に形成してあり、各トランジスタの共通ソ
   ース領域で、 上記素子分離領域が、エッチングにより形成された分離
   溝部で除去分離してある半導体装置であって、 上記分離溝部が、深さ方向に除々に幅狭となる略テーパ
   形状であることを特徴とするフローティングゲートを有
   する半導体装置。
2. 【請求項２】 半導体基板の表面に、ストライプ状に素
   子分離領域を形成する工程と、 素子分離領域が形成された半導体基板上に、ゲート絶縁
   層、フローティングゲート、中間絶縁層およびコントロ
   ールゲートを、上記素子分離領域とコントロールゲート
   とが略直交するように形成する工程と、 上記コントロールゲートおよびフローティングゲートの
   側壁に第１サイドウォールを形成する工程と、 上記第１サイドウォールの形状が転写されるようなパタ
   ーンで、共通ソース領域となる位置に相当する素子分離
   領域をエッチングにより除去し、半導体基板の表面を露
   出させる分離溝部を形成し、この分離溝部の両側に、分
   離溝部が深さ方向に沿って幅狭となるように、略テーパ
   形状の第２サイドウォールを形成する工程と、 半導体基板の表面に、ソース・ドレイン領域用不純物拡
   散層を、コントロールゲートおよび素子分離領域のパタ
   ーンに対して自己整合的に形成する工程と、 上記第２サイドウォールで挟まれた分離溝部を埋めるよ
   うに、上記コントロールゲートの上に層間絶縁層を積層
   する工程とを有するフローティングゲートを有する半導
   体装置の製造方法。
3. 【請求項３】 上記エッチングが、異方性エッチングで
   ある請求項２に記載のフローティングゲートを有する半
   導体装置の製造方法。
4. 【請求項４】 フローティングゲートとコントロールゲ
   ートとを有する複数のトランジスタが、コントロールゲ
   ートに対して略直交する方向に延びるストライプ状の素
   子分離領域間に形成してあり、しかも各トランジスタの
   共通ソース領域で、上記素子分離領域がエッチングによ
   り除去分離してあるフローティングゲートを有する半導
   体装置であって、 上記フローティングゲートの少なくとも共通ソース側端
   部が、中間絶縁層を介して、コントロールゲートにより
   覆われていることを特徴とするフローティングゲートを
   有する半導体装置。
5. 【請求項５】 半導体基板の表面に、ストライプ状に素
   子分離領域を形成する工程と、 素子分離領域が形成された半導体基板上に、ゲート絶縁
   層、フローティングゲート、中間絶縁層およびコントロ
   ールゲートを、上記素子分離領域とコントロールゲート
   とが略直交するように形成する工程と、 上記コントロールゲートを所定のパターンにエッチング
   加工する際に、フローティングゲートの少なくとも共通
   ソース側端部を、中間絶縁層を介して、コントロールゲ
   ートにより覆うように形成する工程と、 共通ソース領域となる位置に相当する素子分離領域をエ
   ッチングにより除去し、半導体基板の表面を露出させる
   分離溝部を形成する工程と、 半導体基板の表面に、ソース・ドレイン領域用不純物拡
   散層を、コントロールゲートおよび素子分離領域のパタ
   ーンに対して自己整合的に形成する工程とを有するフロ
   ーティングゲートを有する半導体装置の製造方法。