KR101148177B1 - 불휘발성 반도체 기억장치의 제조방법 및 불휘발성 반도체기억장치 - Google Patents
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Abstract
주변회로의 분리 산화막 위에 에칭 부산물을 발생시키지 않고, 커플링비를 향상시키는 메모리셀을 갖는 불휘발성 반도체 기억장치를 제조한다. 상면이 기판(1)표면보다도 높은 분리 산화막(6)을 기판(1)에 형성한다. 다음에 분리 산화막(6)사이의 기판(1)위에 실리콘 산화막(7)을 형성한다. 그리고, 분리 산화막(6)사이의 실리콘 산화막(7)위에 폴리실리콘막(8)을 자기 정합적으로 형성한다. 주변회로를 덮는 레지스트 패턴(9)을 형성한 후, 메모리셀에 있어서의 분리 산화막(6)을 소정의 막두께 만큼 에칭한다. 기판(1)전면에 ONO막을 형성하고, 메모리셀을 덮는 제 2 레지스트 패턴을 형성한 후, 주변회로에 있어서의 ONO막과 폴리실리콘막(8)과 실리콘 산화막(7)을 제거한다.
기판, 분리 산화막, 실리콘 산화막, 레지스트 패턴, ONO막, 폴리실리콘막
Description
도 1은 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 2는 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 3은 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 4는 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 5는 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 6은 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 7은 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 8은 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 9는 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 10은 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 11은 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 12는 본 발명의 실시예에 있어서, 메모리 셀 어레이에 있어서의 활성영역을 나타내는 상면도,
도 13은 본 발명의 실시예에 있어서, 메모리셀의 활성영역과, 주변회로를 덮는 레지스트 패턴의 위치 관계를 나타내는 상면도,
도 14는 도 13에 있어서의 C-C단면도,
도 15는 본 발명의 실시예에 대한 비교예에 있어서, 메모리셀의 활성영역과, 주변회로를 덮는 레지스트 패턴과의 위치 관계를 나타내는 상면도,
도 16은 본 발명의 실시예에 대한 비교예에 있어서의 문제점을 나타내는 단면도,
도 17은 종래의 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도다,
도 18은 종래의 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 19는 종래의 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 20은 종래의 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 21은 종래의 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 22는 종래의 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 23은 종래의 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 24는 종래의 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 단면도,
도 25는 메모리 셀 어레이에 있어서의 활성영역을 나타내는 상면도이다.
※도면의 주요부분에 대한 부호의 설명※
1: 기판(실리콘 기판) 2: 열산화막
3: 실리콘 질화막 4: 레지스트 패턴
5: 트랜치 6: 분리산화막(실리콘 산화막)
7: 터널 산화막(실리콘 산화막)
8: 플로팅 게이트 전극(폴리실리콘막)
9: 레지스트 패턴 10: ONO막
11: 레지스트 패턴 12: 게이트 절연막(실리콘 산화막)
13: 폴리실리콘막 14: WSi막
15: 실리콘 질화막 16: 레지스트 패턴
19: 실리콘 질화막 20: 사이드월
21: 소스/드레인 영역 22: 층간 절연막(BPSG막)
23: 레지스트 패턴
24,25,26: 콘택트 홀 27: 플러그
28: 층간 절연막(BPSG막)
본 발명은, 불휘발성 반도체 기억장치 및 그 제조 방법에 관한 것으로, 특히 메모리셀에 인접하는 주변회로의 소자분리 영역에 있어서의 에칭 부산물의 발생 방지에 관한 것이다.
불휘발성 반도체 기억장치의 메모리셀의 커플링비를 향상시키는 방법이 제안되고 있다(예를 들면 특허문헌 1참조).
또한 공지기술이 아닌, 출원인이 알고 있는 메모리셀의 커플링비를 향상시키 는 방법으로서, 소자분리로서의 분리 산화막을 소정의 두께 만큼 에칭함으로써 컨트롤 전극의 측면을 노출시키고, 컨트롤 게이트 전극에 대향하는 플로팅 게이트 전극의 표면적을 증대시키는 방법이 있다. 이하, 이 방법에 대하여 설명한다.
도 17～도 24는, 종래의 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 도 17(a)에 나타나 있는 바와 같이 실리콘 기판(1)위에 열산화막(2)을 형성하고, 열산화막(2)위에 실리콘 질화막(3)을 형성한다. 또한, 실리콘 질화막(3)위에 소자분리 영역에 대응하는 부분이 개구하는 레지스트 패턴(4)을 사진제판에 의해 형성한다.
다음에 레지스트 패턴(4)을 마스크로서, 실리콘 질화막(3) 및 열산화막(2)을 순차적으로 드라이 에칭한다. 그 후에 레지스트 패턴(4)을 제거한다. 계속해서, 패터닝된 실리콘 질화막(3)을 마스크로서, 실리콘 기판(1)을 에칭한다. 이에 따라 도 17(b)에 나타나 있는 바와 같이 실리콘 기판(1)내에 트렌치(5)가 형성된다.
다음에 트렌치(5)내벽에 열산화막(도시하지 않음)을 형성하고, 그 후, 도 18(a)에 나타나 있는 바와 같이 기판(1) 전면에 분리 산화막이 되는 실리콘 산화막(6)을 형성한다. 다음에 도 18(b)에 나타나 있는 바와 같이 실리콘 질화막(3)을 스토퍼 막으로서 실리콘 산화막(6)을 CMP법에 의해 평탄화한다.
다음에 실리콘 질화막(3)을 열 인산에 의해 제거하면, 도 19(a)에 나타내는 구조가 얻어진다. 또한, 열산화막(2)을 불산에 의해 제거하면, 도 19(b)에 나타내는 구조가 얻어진다. 도 25은, 메모리 셀 어레이에 있어서의 활성영역을 나타내는 상면도이다. 도 25에 나타나 있는 바와 같이 단책(短冊)상의 활성영역A이 그 짧은 쪽 방향으로 복수개 나란히 형성되고 있다. 이 활성영역A을 분리하도록, 소자분리 영역으로서의 분리 산화막(6)이 형성되고 있다.
다음에 도 20(a)에 나타나 있는 바와 같이 기판(1)표면에 터널 산화막이 되는 열산화막(7)을 형성하고, 기판(1) 전면에 메모리셀의 플로팅 게이트 전극이 되는 폴리실리콘막(8)을 형성한다.
다음에 도 20(b)에 나타나 있는 바와 같이 분리 산화막(6)을 스토퍼 막으로서 폴리실리콘막(8)을 CMP법에 의해 평탄화한다. 이에 따라 실리콘 산화막(6)의 표면과, 폴리실리콘막(8)의 표면이 같은 높이가 된다. 여기에서, 폴리실리콘막(8)은, 분리 산화막(6)에 대하여 자기 정합적으로 위치결정된다.
다음에 도 21(a)에 나타나 있는 바와 같이 분리 산화막(6)을 불산에 의해 소정의 막 두께 만큼 선택적으로 에칭한다. 이에 따라 폴리실리콘막(8)의 측면 상부가 노출하고, 컨트롤 게이트 전극에 대향하는 플로팅 게이트 전극(8)의 표면적을 증대시킬 수 있으며, 메모셀의 커플링비를 향상시킬 수 있다.
그 후에 도 21(b)에 나타나 있는 바와 같이 기판(1) 전면에 ONO막(10)을 형성한다.
다음에 도 22(a)에 나타나 있는 바와 같이 메모리셀 영역을 덮는 레지스트 패턴(11)을 사진제판에 의해 형성한다.
그리고, 도 22(b)에 나타나 있는 바와 같이 레지스트 패턴(11)을 마스크로서, 주변회로의 ONO막(10) 및 폴리실리콘막(8)을 순차적으로 드라이 에칭한다. 또 한, 주변회로의 열산화막(7)을 불산에 의해 제거한다. 그 후에 레지스트 패턴(11)을 제거하면, 도 23(a)에 나타내는 구조를 얻을 수 있다. 여기에서, 도 23(a)에 나타나 있는 바와 같이 주변회로에 있어서, 분리 산화막(6)표면이 기판(1)표면보다도 움푹 들어감으로써 단차B가 발생하고, 이 단차B에 기인하여 후술하는 문제가 발생한다.
다음에 도 23(b)에 나타나 있는 바와 같이 주변회로에 있어서 기판(1)표면에 게이트 산화막이 되는 열산화막(12)을 형성한다. 그리고, 기판(1)전면에, 메모리셀의 컨트롤 게이트 전극 및 주변회로의 게이트 전극이 되는 도전막으로서의 폴리실리콘막(13) 및 WSi막(14)을 순차적으로 형성한다. WSi막(14)위에 실리콘 질화막(15)을 형성하고, 실리콘 질화막(15)위에, 컨트롤 게이트 전극부분 및 게이트 전극부분을 덮는 레지스트 패턴(16)을 사진제판에 의해 형성한다.
다음에 도 24에 나타나 있는 바와 같이 레지스트 패턴(16)을 마스크로서 실리콘 질화막(15)을 드라이 에칭한다. 그 후에 레지스트 패턴(16)을 제거한다. 계속해서, 패터닝된 실리콘 질화막(15)을 마스크로서 WSi막(14)과 폴리실리콘막(13)을 순차적으로 드라이 에칭한다. 이때, 상기한 바와 같이 주변회로의 소자분리 영역(6) 상에는 단차B가 존재하므로, 이 단차B 부분에 에칭 부산물(폴리실리콘 부산물)(13a)이 생길 가능성이 높다.
［특허문헌 1］일본 특허 공개2003-23115호 공보
상기 제조 방법에서는, 메모리셀의 커플링비를 향상시키기 위해 분리 산화막(6)을 에칭할 때, 주변회로에 있어서의 분리 산화막(6)도 에칭하였다. 이 때문에, 주변회로에 있어서의 ONO막(10) 및 열산화막(7)을 제거할 때에, 분리 산화막(6)이 다시 에칭되고, 분리 산화막(6)표면이 기판(1)표면보다도 크게 움푹 패이게 되어, 단차B가 생기게 되는 문제가 있었다. 이 때문에, 그 후의 게이트 전극의 파 터닝을 행할 때에, 이 단차B에 에칭 부산물(13a)이 생기게 되는 문제가 있었다. 이 부산물(13a)을 통해 원래 절연해야 할 회로요소가 도통하게 되고, 회로불량이 발생된다는 문제가 있었다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위한 것으로서, 주변회로의 분리 산화막 위에 에칭 부산물을 발생시키지 않고, 높은 커플링비를 갖는 메모리셀을 갖는 불휘발성 반도체 기억장치를 제조하는 것을 목적으로 한다.
본 발명에 관한 불휘발성 반도체 기억장치의 제조 방법은, 메모리셀과, 이 메모리셀에 인접하는 주변회로를 갖는 불휘발성 반도체 기억장치의 제조 방법에 있어서,
기판의 활성영역을 분리하는 소자분리 영역이고, 그 상면이 이 기판의 표면보다도 높은 소자분리 영역을 이 기판에 형성하는 공정과,
상기 소자분리 영역 사이의 상기 기판 위에 실리콘 산화막을 형성하는 공정과,
상기 소자분리 영역 사이의 상기 실리콘 산화막 위에 폴리실리콘막을 자기 정합적으로 형성하는 공정과,
상기 주변회로를 덮는 제 1 레지스트 패턴을 형성한 후, 상기 메모리셀에 있어서의 상기 소자분리 영역을 소정의 막두께만큼 에칭하는 공정과,
상기 기판 전면에 다층 절연막을 형성하는 공정과,
상기 메모리셀을 덮는 제 2 레지스트 패턴을 형성한 후, 상기 주변회로에 있어서의 상기 다층 절연막과 상기 폴리실리콘막과 상기 실리콘 산화막을 제거하는 공정과,
상기 주변회로의 상기 기판 위에 게이트 절연막을 형성하는 공정과,
상기 기판의 전면에 도전막을 형성하는 공정과,
상기 주변회로 및 상기 메모리셀에 있어서의 전기 도전막을 패터닝하는 공정과,
상기 메모리셀에 있어서, 패터닝 된 상기 도전막을 마스크로서 상기 다층 절연막 및 상기 폴리실리콘막을 패터닝하는 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명에 관한 불휘발성 반도체 기억장치는, 메모리셀과, 이 메모리셀에 인접하는 주변회로를 갖는 불휘발성 반도체 기억장치에 있어서,
기판의 활성영역을 분리하는 소자분리 영역과,
상기 활성영역에 형성된 반도체 소자를 구비하고,
상기 메모리셀에 있어서의 상기 활성영역은, 짧은 쪽 방향으로 복수개 나열하여 배치된 단책상의 제 1 활성영역과, 이 제 1 활성영역의 단부를 서로 접속함과 동시에 상기 메모리셀을 둘러싸도록 배치된 제 2활성영역을 가지며,
상기 주변회로에 있어서의 상기 소자분리 영역의 상면이, 상기 기판 표면과 동일한 높이 이거나 혹은 표면보다도 높은 것을 특징으로 하는 것이다.
［실시의 형태］
이하, 도면을 참조해서 본 발명의 실시예에 대하여 설명한다. 도면 중, 동일 또는 상당하는 부분에는 동일한 부호를 붙여 그 설명을 간략화 또는 생략하는 경우가 있다.
이하, 도면을 참조하여, 본 발명의 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명한다.
도 1～도 11은, 본 실시예에 의한 불휘발성 반도체 기억장치의 제조 방법을 설명하기 위한 공정 단면도이다.
각 도면에 있어서, 주변회로의 활성영역의 단면과, 메모리셀의 게이트 폭방향 및 게이트 길이방향의 단면을 나타내고 있다. 또한 필요에 따라, 주변회로의 소자 분리영역의 단면을 나타내고 있다.
우선, 도 1(a)에 나타나 있는 바와 같이 기판(예를 들면 실리콘 기판)(1)위에 실리콘 산화막(이하「열산화막」이라 함)(2)을 열산화법에 의해, 예를 들면 10nm정도의 막두께로 형성한다. 그리고, 열산화막(2)위에 실리콘 질화막(3)을 CVD법에 의해, 예를 들면 100nm정도의 막두께로 형성한다. 또한, 실리콘 질화막(3)위에, 활성영역에 대응하는 부분을 덮고, 소자분리 영역에 대응하는 부분이 개구하는 레지스트 패턴(4)을 사진제판에 의해 형성한다.
다음에 레지스트 패턴(4)을 마스크로서, 실리콘 질화막(3) 및 열산화막(2)을 순차적으로 드라이 에칭한다. 그 후에 레지스트 패턴(4)을 제거한다. 계속해서, 패터닝된 실리콘 질화막(3)을 마스크로서, 기판(1)을 에칭한다. 이에 따라 도 1(b)에 나타나 있는 바와 같이 기판(1)내에 200nm～300nm정도 깊이의 트렌치(5)가, 실리콘 질화막(3)의 개구에 연통하여 형성된다.
다음에 도시하지 않지만, 트렌치(5)의 내벽에 열산화막을 형성한다. 그 후에 도 2(a)에 나타나 있는 바와 같이 기판(1) 전면에 분리 산화막이 되는 실리콘 산화막(6)을, 예를 들면 500nm정도의 막두께로 형성한다. 이에 따라 트렌치(5) 및 실리콘 질화막(3)의 개구가 실리콘 산화막(6)에 의해 매립된다.
다음에 도 2(b)에 나타나 있는 바와 같이 실리콘 질화막(3)을 스토퍼 막으로서 실리콘 산화막(6)을 CMP법에 의해 평탄화한다. 이에 따라 실리콘 질화막(3)의 표면과, 실리콘 산화막(6)의 표면이 같은 높이가 된다.
다음에 실리콘 질화막(3)을 열 인산에 의해 제거하면, 도 3(a)에 나타내는 구조가 얻어진다. 또한, 열산화막(2)을 불산에 의해 제거하면, 도 3(b)에 나타내는 구조가 얻어진다. 이에 따라 상면이 기판(1)표면보다도 높은 분리 산화막(6), 즉 기판(1)표면으로부터 상면이 뚫고 나온 분리 산화막(6)이 형성된다. 도 12는, 메모리 셀 어레이에 있어서의 활성영역을 나타내는 상면도이다. 도 12에 나타나 있는 바와 같이 단책상의 활성영역A이 그 짧은 쪽 방향으로 복수개 나란히 형성되고 있고, 활성영역A을 분리하도록 소자분리 영역으로서의 분리 산화막(6)이 형성되고 있다. 도 25에 나타내는 종래의 메모리 셀 어레이와 달리, 본 실시예에서는 메모리 셀 어레이의 단부에 활성영역A'이 형성됨으로써, 메모리 셀 어레이가 활성영역A'에 의해 둘러싸이고 있다. 즉, 메모리셀과 주변회로와의 경계부분에 활성영역A'이 형성되고 있다. 활성영역A'의 주위에는 주변회로와의 소자분리 영역이 형성되고 있다. 이 메모리 셀 어레이 단부에 형성된 활성영역A'은, 단책상의 활성영역A의 단부를 서로 접속한다. 활성영역A'의 폭W1은, 적어도 단책상의 활성영역A의 폭W2보다도 넓은 폭으로 한다. 또, 활성영역A의 단부에는, 더미 게이트 등을 형성 할 수 있다.
다음에 도 4(a)에 나타나 있는 바와 같이 기판(1)표면에 터널 산화막이 되는 실리콘 산화막(7)을 열산화법에 의해 형성하고, 그 후 메모리셀의 플로팅 게이트 전극이 되는 폴리실리콘막(8)을, 예를 들면150nm정도의 막두께로 형성한다. 이에 따라 분리 산화막(6)이 폴리실리콘막(8)에 의해 피복된다.
다음에 도 4(b)에 나타나 있는 바와 같이 분리 산화막(6)을 스토퍼 막으로서 폴리실리콘막(8)을 CMP법에 의해 평탄화한다. 이에 따라 분리 산화막(6)의 표면과, 폴리실리콘막(8)의 표면이 같은 높이가 된다. 여기에서, 폴리실리콘막(8)의 위치는, 분리 산화막(6)에 대하여 자기 정합적으로 정해진다. 따라서, 플로팅 게이트 전극(8)이 분리 산화막(6)에 대하여 자기 정합적으로 형성되게 되고, 사진제판을 이용할 경우에 필요한 분리 산화막과 플로팅 게이트 전극과의 고밀도한 위치 맞춤이 필요없게 된다.
다음에 도 5(a)에 나타나 있는 바와 같이 주변회로를 덮는 레지스트 패턴(9) 을 형성한다. 여기에서, 메모리 셀 어레이 단부에 굵은 활성영역A'을 형성하는 것은 전술했지만(도 12참조), 본 공정에서는, 도 13 및 도 14에 나타나 있는 바와 같이 레지스트 패턴(9)단부가 활성영역A' 위에 위치하도록, 레지스트 패턴(9)을 배치한다. 이에 따라 메모리셀과의 경계근방의 주변회로에 있어서의 분리 산화막(6)표면이 레지스트 패턴(9)에 피복된다. 활성영역A'의 폭W1은, 레지스트 패턴(9)의 중첩 여유나 치수 변동을 고려한 폭으로 설정하여, 반드시 레지스트 패턴(9)단부가 활성영역A'을 벗어나지 않도록 한다.
다음에 메모리셀에 있어서의 분리 산화막(6)을 불산에 의해 소정의 막두께 만큼 에칭한다. 그 후에 레지스트 패턴(9)을 제거하면, 도 5(b)에 나타내는 구조가 얻어진다. 분리 산화막(6)의 에칭에 의해 폴리실리콘막(8)의 측면(8a)의 일부가 노출되므로, 컨트롤 게이트 전극(후술)에 대향하는 플로팅 게이트 전극(8)의 표면적이 증대하고, 메모리셀의 커플링비가 향상된다. 이때, 주변회로는 레지스트 패턴(9)에 의해 마스크 되고 있기 때문에, 주변회로에 있어서의 분리 산화막(6)은 에칭되지 않는다.
다음에 도 6(a)에 나타나 있는 바와 같이 기판(1) 전면에 다층 절연막으로서의 ONO막(10)을 형성한다. ONO막(10)은, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막을 적층한 3층의 절연막이다. 또, ONO막(10)대신에, 실리콘 산화막과 실리콘 질화막을 적층한 2층의 절연막(ON막 또는 NO막)이나, 실리콘 산화막과 실리콘 질화막을 교대로 적층한 4층의 절연막(ONON막 또는 NONO막)을 형성 할 수 있다.
그리고, 메모리셀 영역을 덮고, 주변회로 영역에 대응하는 부분이 개구하는 레지스트 패턴(11)을 사진제판에 의해 형성한다.
다음에 도 6(b)에 나타나 있는 바와 같이 주변회로 영역의 ONO막(10) 및 폴리실리콘막(8)을 순차적으로 드라이 에칭한다. 계속해서, 주변회로 영역의 열산화막(7)을 불산에 의해 제거한다. 여기에서, 메모리셀에 있어서의 분리 산화막(6)을 에칭할 때, 주변회로의 분리 산화막(6)은 레지스트 패턴(9)에 의해 마스크 되고 있어 에칭되지 않고 있다. 따라서, 이 열산화막(7)을 제거할 때, 종래와 같이 분리 산화막(6)표면이 기판(1)표면보다도 움푹 들어가지 않는다. 즉, 일반적인 에칭 처리를함으로써, 도 22(a)에 나타나 있는 바와 같은 종래 주변회로에 발생했던 단차B가, 본 발명에서는 생기지 않는다. 바꾸어 말하면, 주변회로의 분리 산화막(6)의 상면이, 기판(1)의 표면과 동등한 높이 이거나 혹은 이 표면보다도 높다.
그 후에 레지스트 패턴(11)을 제거한다.
다음에 도 7(a)에 나타나 있는 바와 같이 주변회로에 게이트 절연막이 되는 실리콘 산화막(12)을 열산화법에 의해, 예를 들면 15nm정도의 막두께로 형성한다. 계속해서, 기판(1)전면에, 메모리셀의 컨트롤 게이트 전극 및 주변회로의 게이트 전극이 되는 도전막으로서 폴리실리콘막(13)과 텅스텐 실리사이드막(이하「WSi막」이라 함)(14)을 적층한다. 또한, WSi막(14)위에 실리콘 질화막(15)을 형성하고, 그 위에 메모리셀의 컨트롤 게이트 전극부분과, 주변회로의 게이트 전극부분을 덮는 레지스트 패턴(16)을 사진제판에 의해 형성한다.
다음에 도 7(b)에 나타나 있는 바와 같이 레지스트 패턴(16)을 마스크로서 실리콘 질화막(15)을 드라이 에칭한다. 그 후에 레지스트 패턴(16)을 제거한다. 계속해서, 패터닝된 실리콘 질화막(15)을 마스크로서 WSi막(14)과 폴리실리콘막(13)을 순차적으로 드라이 에칭한다. 이에 따라 메모리셀에 컨트롤 게이트 전극(13, 14)이 형성되어, 주변회로에 게이트 전극(13, 14)이 형성된다. 이때, 상기한 바와 같이 주변회로의 분리 산화막(6)위에는 단차가 존재하지 않기 때문에, 에칭 부산물의 발생을 억제 할 수 있다.
다음에 주변회로를 피복하는 레지스트 패턴을 사진제판에 의해 형성한다. 그리고, 패터닝된 실리콘 질화막(15), WSi막(14) 및 폴리실리콘막(13)을 마스크로서 ONO막(10) 및 폴리실리콘막(8)을 순차적으로 드라이 에칭한다. 그 후에 이온주입법에 의해 메모리셀의 기판(1) 상층에 소스/드레인 영역(18)을 형성한다. 계속해서, 레지스트 패턴을 제거한다. 다음에 게이트 측벽을 열산화 한 후, 기판전면에 실리콘 질화막(19)을 형성하면, 도 8(a)에 나타내는 구조를 얻을 수 있다.
다음에 실리콘 질화막(19)을 에치백(etched back)함으로써, 게이트 전극 측벽을 덮는 사이드 월(20)이 자기 정합적으로 형성된다. 그리고, 메모리셀을 덮는 레지스트 패턴을 사진제판에 의해 형성한 후, 이온주입법에 의해 주변회로의 기판(1)상층에 소스/드레인 영역(21)을 형성한다. 이에 따라 도 8(b)과 같은 구조가 얻어진다.
다음에 도 9에 나타나 있는 바와 같이 기판(1) 전면에 층간 절연막이 되는 BPSG막(22)을 형성한다. 그리고, BPSG막(22)위에 콘택트홀 형성 부분이 개구하는 레지스트 패턴(23)을 사진제판에 의해 형성한다. 또한, 도 10(a)에 나타나 있는 바와 같이 레지스트 패턴(23)을 마스크로서 BPSG막(22)을 드라이 에칭함으로써, 소 스/드레인 영역(19)에 이르는 콘택트홀(24)이 형성된다. 그 후에 레지스트 패턴(23)을 제거한다. 동일한 방법으로, 도 10(b)에 나타나 있는 바와 같이 소스/드레인 영역(18)(21)에 이르는 콘택트홀(25)(26)을 형성한다. 또, 도 1-도 9에 있어서의 메모리셀(게이트 폭방향)단면은 게이트 전극부분의 단면을 나타냈지만, 도 10-도 11에 있어서의 메모리셀(게이트 폭방향)단면은 콘택트 부분의 단면을 나타낸다.
다음에 기판(1) 전면에 텅스텐막을 퇴적하고, BPSG막(22)을 스토퍼 막으로서 CMP법에 의한 평탄화 또는 에치백을 행한다. 이에 따라 도 11(a)에 나타나 있는 바와 같이 콘택트홀(24)(25)(26)내에 텅스텐 플러그(27)가 형성된다.
다음에 BPSG막(22) 및 플러그(27)위에 층간 절연막으로서의 BPSG막(28)을 형성한다. 그리고, BPSG막(28) 위에 비어 홀(via hole)형성 부분이 개구하는 레지스트 패턴을 사진제판에 의해 형성한다. 또한, 이 레지스트 패턴을 마스크로서 BPSG막(28)을 드라이 에칭함으로써, 원하는 플러그(27)에 이르는 비어 홀이 형성된다. 그 후 레지스트 패턴을 제거한다. 계속해서, 기판(1) 전면에 텅스텐막을 퇴적하고, BPSG막(28)을 스토퍼 막으로서 CMP법에 의한 평탄화 또는 에치백을 행함으로써, 비어 홀 내에 텅스텐 플러그(29)가 형성된다. 마지막으로, 텅스텐 플러그(29)에 접속된 알루미늄 배선(30)을 형성한다. 이에 따라 도 11(b)에 나타나 있는 바와 같은 구조를 얻을 수 있다.
이상에서 설명한 바와 같이, 본 실시예에서는, 레지스트 패턴(9)을 마스크로서 메모리셀에 있어서의 분리 산화막(6)을 에칭함으로써, 그 후에 주변회로에 있어서의 ONO막(10)과 폴리실리콘막(8)과 열산화막(7)을 제거할 때에, 주변회로의 분리 산화막(6)위에 기판(1)표면에 대한 단차의 발생을 억제 할 수 있다. 따라서, 주변회로의 분리 산화막(6)위에 폴리실리콘막의 에칭 부산물이 발생하는 것을 방지할 수 있고, 불휘발성 반도체 기억장치의 신뢰성을 향상시킬 수 있다.
다음에 상기 실시예에 대한 비교예에 대하여 설명한다.
도 15는, 본 비교예에 있어서, 메모리셀의 활성영역과, 주변회로를 피복하는 레지스트 패턴과의 위치 관계를 나타내는 상면도이다.
상기 실시예에서는, 도 13 및 도 14에 나타나 있는 바와 같이 메모리 셀 어레이 단부를 둘러싸는 활성영역A'위에 레지스트 패턴(9)단부를 배치했다. 이에 따라 메모리셀과 주변회로의 경계부분의 분리 산화막(6)이 에칭되지 않으며, 단차의 발생을 방지할 수 있다. 즉, 상기 실시예에 의한 방법을 이용하여 제조된 불휘발성 반도체 기억장치에 있어서, 메모리셀과 주변회로의 경계부분의 분리 산화막(6) 윗면이, 기판(1)의 표면으로 동등한 높이 이거나 혹은 이 표면보다도 높다.
이에 대하여 본 비교예에서는, 도 15에 나타나 있는 바와 같이 단책상 활성영역A의 단부를 접속하는 활성영역A'을 형성하지 않고, 메모리셀과 주변회로의 경계부분의 분리 산화막(6) 위에 레지스트 패턴(9)단부를 배치했다. 이 경우, 도 16에 나타나 있는 바와 같이 레지스트 패턴(9)으로 피복되지 않은 부분의 분리 산화막(6)이 에칭되므로, 그 결과로서 단차C가 발생한다. 이 단차C에 기인하여, 그 후에 메모리셀을 마스크 해서 행하는 주변회로의 ONO막(10), 폴리실리콘막(8), 열산화막(7)의 제거에 의해, 메모리셀과 주변회로의 경계부분에 있어서 종래 주변회로에서 발생한 것과 같은 분리 산화막(6)상의 단차가 발생하게 된다.
본 실시예에서는, 활성영역A'위에 레지스트 패턴(9)단부를 배치함으로써, 이러한 단차C의 발생을 방지 할 수 있다. 이 때문에, 메모리셀과 주변회로의 경계부분에 있어서 분리 산화막(6)상의 단차 발생을 방지 할 수 있고, 또한 에칭 부산물의 발생을 방지 할 수 있다.
본 발명은, 이상 설명한 바와 같이, 제 1 레지스트 패턴을 마스크로서 메모리셀에 있어서의 소자분리 영역만을 에칭함으로써, 주변회로에 있어서의 다층 절연막과 폴리실리콘막과 실리콘 산화막과를 제거할 때에, 주변회로의 소자분리 영역 상에 기판표면에 대한 단차의 발생을 억제 할 수 있고, 이 단차에 에칭 부산물이 발생하는 것을 방지할 수 있다.
Claims (9)
- 메모리셀과, 이 메모리셀에 인접하는 주변회로를 갖는 불휘발성 반도체 기억장치의 제조 방법으로서,기판의 활성영역을 분리하는 소자분리 영역이며, 그 상면이 이 기판의 표면보다도 높은 소자분리 영역을 이 기판에 형성하는 공정과,상기 소자분리 영역 사이의 상기 기판 위에 실리콘 산화막을 형성하는 공정과,상기 소자분리 영역 사이의 상기 실리콘 산화막 위에 폴리실리콘막을 자기 정합적으로 형성하는 공정과,상기 주변회로를 덮는 제 1 레지스트 패턴을 형성한 후, 상기 메모리셀에 있어서의 상기 소자분리 영역을 소정의 막두께 만큼 에칭하는 공정과,상기 기판 전체면에 다층 절연막을 형성하는 공정과,상기 메모리셀을 덮는 제 2 레지스트 패턴을 형성한 후, 상기 주변회로에 있어서의 상기 다층 절연막과 폴리실리콘막과 실리콘 산화막을 제거하는 공정과,상기 주변회로의 상기 기판 위에 게이트 절연막을 형성하는 공정과,상기 기판의 전체면에 도전막을 형성하는 공정과,상기 주변회로 및 상기 메모리셀에 있어서의 상기 도전막을 패터닝하는 공정과,상기 메모리셀에 있어서, 패터닝된 상기 도전막을 마스크로서 상기 다층 절연막 및 상기 폴리실리콘막을 패터닝하는 공정을 포함하고,상기 메모리셀에 있어서의 활성영역은, 짧은쪽 방향으로 복수개 나란히 배치된 단책상의 제 1 활성영역과, 이 제 1 활성영역의 단부를 서로 접속함과 동시에 메모리셀을 둘러싸도록 배치된 제 2 활성영역을 가지고,상기 제 1 레지스터 패턴의 단부가 상기 제 2 활성영역에 위치하도록 상기 제 1 레지스터 패턴을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
- 메모리셀과, 이 메모리셀에 인접하는 주변회로를 갖는 불휘발성 반도체 기억장치의 제조 방법으로서,기판의 활성영역을 분리하는 소자분리 영역이며, 그 상면이 이 기판의 표면보다도 높은 소자분리 영역을 이 기판에 형성하는 공정과,상기 소자분리 영역 사이의 상기 기판 위에 터널 산화막이 되는 실리콘 산화막을 형성하는 공정과,상기 소자분리 영역 사이의 상기 실리콘 산화막 위에 플로팅 게이트 전극이 되는 폴리실리콘막을 자기 정합적으로 형성하는 공정과,상기 주변회로를 덮는 제 1 레지스트 패턴을 형성한 후, 상기 메모리셀에 있어서의 상기 소자분리 영역을 소정의 막두께만큼 에칭함으로써, 상기 메모리셀에 있어서의 상기 폴리실리콘막의 측면상부를 노출시키는 공정과,상기 제 1 레지스트 패턴을 제거한 후, 상기 기판 전체면에 다층 절연막을 형성하는 공정과,상기 메모리셀을 덮는 제 2 레지스트 패턴을 형성한 후, 상기 주변회로에 있어서의 상기 다층 절연막과 폴리실리콘막과 실리콘 산화막을 제거하는 공정과,상기 주변회로에 있어서의 상기 실리콘 산화막을 제거한 후, 주변회로의 상기 기판 위에 게이트 절연막을 형성하는 공정과,상기 기판의 전체면에 게이트 전극 또는 컨트롤 게이트 전극이 되는 도전막을 형성하는 공정과,상기 주변회로 및 상기 메모리셀에 있어서의 상기 도전막을 패터닝함으로써, 상기 주변회로의 상기 게이트 절연막 위에 게이트 전극을 형성함과 동시에, 상기 메모리셀의 상기 다층 절연막 위에 컨트롤 게이트 전극을 형성하는 공정과,상기 컨트롤 게이트 전극을 마스크로서 상기 메모리셀의 상기 다층 절연막 및 상기 폴리실리콘막을 패터닝함으로써, 플로팅 게이트 전극을 형성하는 공정을 포함하고,상기 메모리셀에 있어서의 활성영역은, 짧은쪽 방향으로 복수개 나란히 배치된 단책상의 제 1 활성영역과, 이 제 1 활성영역의 단부를 서로 접속함과 동시에 메모리셀을 둘러싸도록 배치된 제 2 활성영역을 가지고,상기 제 1 레지스터 패턴의 단부가 상기 제 2 활성영역에 위치하도록 상기 제 1 레지스터 패턴을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 주변회로에 있어서의 상기 소자분리 영역의 상면이 상기 기판의 표면과 동등한 높이가 되도록 혹은 이 표면보다도 높아지도록, 상기 주변회로에 있어서의 상기 다층 절연막과 상기 폴리실리콘막과 상기 실리콘 산화막을 제거하는 공정은 행하지 않는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
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