JP4759944B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
本発明は、不揮発性半導体記憶装置及びその製造方法に係り、特にメモリセルに隣接する周辺回路の素子分離におけるエッチング残渣の発生防止に関するものである。
不揮発性半導体記憶装置のメモリセルのカップリング比を向上させる方法が提案されている（例えば、特許文献１参照）。
また、公知技術ではなく、出願人が知っているメモリセルのカップリング比を向上させる方法として、素子分離としての分離酸化膜を所定の厚さだけエッチングすることによりコントロール電極の側面を露出させて、コントロールゲート電極に対向するフローティングゲート電極の表面積を増大させる方法がある。以下、この方法について説明する。
図１７〜図２４は、従来の不揮発性半導体記憶装置の製造方法を説明するための工程断面図である。
先ず、図１７（ａ）に示すように、シリコン基板１上に熱酸化膜２を形成し、熱酸化膜２上にシリコン窒化膜３を形成する。さらに、シリコン窒化膜３上に、素子分離領域に対応する部分が開口するレジストパターン４を写真製版により形成する。
先ず、図１７（ａ）に示すように、シリコン基板１上に熱酸化膜２を形成し、熱酸化膜２上にシリコン窒化膜３を形成する。さらに、シリコン窒化膜３上に、素子分離領域に対応する部分が開口するレジストパターン４を写真製版により形成する。
次に、レジストパターン４をマスクとして、シリコン窒化膜３及び熱酸化膜２を順次ドライエッチングする。その後、レジストパターン４を除去する。続いて、パターニングされたシリコン窒化膜３をマスクとして、シリコン基板１をエッチングする。これにより、図１７（ｂ）に示すように、シリコン基板１内にトレンチ５が形成される。
次に、トレンチ５内壁に熱酸化膜（図示せず）を形成し、その後、図１８（ａ）に示すように、基板１全面に分離酸化膜となるシリコン酸化膜６を形成する。次に、図１８（ｂ）に示すように、シリコン窒化膜３をストッパ膜としてシリコン酸化膜６をＣＭＰ法により平坦化する。
次に、シリコン窒化膜３を熱リン酸により除去すると、図１９（ａ）に示す構造が得られる。さらに、熱酸化膜２をフッ酸により除去すると、図１９（ｂ）に示す構造が得られる。図２５は、メモリセルアレイにおける活性領域を示す上面図である。図２５に示すように、短冊状の活性領域Ａがその短手方向に複数並んで形成されている。この活性領域Ａを分離するように、素子分離としての分離酸化膜６が形成されている。
次に、図２０（ａ）に示すように、基板１表面にトンネル酸化膜となる熱酸化膜７を形成し、基板１全面にメモリセルのフローティングゲート電極となるポリシリコン膜８を形成する。
次に、図２０（ｂ）に示すように、分離酸化膜６をストッパ膜としてポリシリコン膜８をＣＭＰ法により平坦化する。これにより、シリコン酸化膜６の表面と、ポリシリコン膜８の表面が同じ高さになる。ここで、ポリシリコン膜８は、分離酸化膜６に対して自己整合的に位置決めされる。
次に、図２１（ａ）に示すように、分離酸化膜６をフッ酸により所定の膜厚だけ選択的にエッチングする。これにより、ポリシリコン膜８の側面上部が露出し、コントロールゲート電極に対向するフローティングゲート電極８の表面積を増大させることができ、メモリセルのカップリング比を向上させることができる。
その後、図２１（ｂ）に示すように、基板１全面にＯＮＯ膜１０を形成する。
その後、図２１（ｂ）に示すように、基板１全面にＯＮＯ膜１０を形成する。
次に、図２２（ａ）に示すように、メモリセル領域を覆うレジストパターン１１を写真製版により形成する。
そして、図２２（ｂ）に示すように、レジストパターン１１をマスクとして、周辺回路のＯＮＯ膜１０及びポリシリコン膜８を順次ドライエッチングする。さらに、周辺回路の熱酸化膜７をフッ酸により除去する。その後、レジストパターン１１を除去すると、図２３（ａ）に示す構造が得られる。ここで、図２３（ａ）に示すように、周辺回路において、分離酸化膜６表面が基板１表面よりも落ち込むことにより段差Ｂが生じ、この段差Ｂに起因して後述する問題が発生する。
そして、図２２（ｂ）に示すように、レジストパターン１１をマスクとして、周辺回路のＯＮＯ膜１０及びポリシリコン膜８を順次ドライエッチングする。さらに、周辺回路の熱酸化膜７をフッ酸により除去する。その後、レジストパターン１１を除去すると、図２３（ａ）に示す構造が得られる。ここで、図２３（ａ）に示すように、周辺回路において、分離酸化膜６表面が基板１表面よりも落ち込むことにより段差Ｂが生じ、この段差Ｂに起因して後述する問題が発生する。
次に、図２３（ｂ）に示すように、周辺回路において基板１表面にゲート酸化膜となる熱酸化膜１２を形成する。そして、基板１全面に、メモリセルのコントロールゲート電極及び周辺回路のゲート電極となる導電膜としてのポリシリコン膜１３及びＷＳｉ膜１４を順次形成する。ＷＳｉ膜１４上にシリコン窒化膜１５を形成し、シリコン窒化膜１５上に、コントロールゲート電極部分及びゲート電極部分を覆うレジストパターン１６を写真製版により形成する。
次に、図２４に示すように、レジストパターン１６をマスクとしてシリコン窒化膜１５をドライエッチングする。その後、レジストパターン１６を除去する。続いて、パターニングされたシリコン窒化膜１５をマスクとしてＷＳｉ膜１４とポリシリコン膜１３を順次ドライエッチングする。このとき、上述したように周辺回路の素子分離６上には段差Ｂが存在するため、この段差Ｂの部分にエッチング残渣（ポリシリコン残渣）１３ａが生じる可能性が高い。
上記製造方法では、メモリセルのカップリング比を向上させるために分離酸化膜６をエッチングする際、周辺回路における分離酸化膜６もエッチングしていた。このため、周辺回路におけるＯＮＯ膜１０及び熱酸化膜７を除去する際に、分離酸化膜６がさらにエッチングされ、分離酸化膜６表面が基板１表面よりも大きく落ち込んでしまい、段差Ｂが生じてしまうという問題があった。このため、その後のゲート電極のパターニングを行う際に、この段差Ｂにエッチング残渣１３ａが生じてしまうという問題があった。この残渣１３ａを介して本来絶縁すべき回路要素が導通してしまい、回路不良が発生してしまう問題があった。
本発明は、上述のような課題を解決するためになされたもので、周辺回路の分離酸化膜上にエッチング残渣を発生させることなく、高いカップリング比を有するメモリセルを有する不揮発性半導体記憶装置を製造することを目的とする。
本発明に係る不揮発性半導体記憶装置の製造方法は、メモリセルと、該メモリセルに隣接する周辺回路とを有する不揮発性半導体記憶装置の製造方法であって、
基板の活性領域を分離する素子分離であって、その上面が該基板の表面よりも高い素子分離を該基板に形成する工程と、
前記基板上にシリコン酸化膜を形成する工程と、
前記素子分離の間の前記シリコン酸化膜上にポリシリコン膜を自己整合的に形成する工程と、
前記周辺回路を覆う第１レジストパターンを形成した後、前記メモリセルにおける前記素子分離を所定の膜厚だけエッチングする工程と、
前記基板全面に多層絶縁膜を形成する工程と、
前記メモリセルを覆う第２レジストパターンを形成した後、前記周辺回路における前記多層絶縁膜と前記ポリシリコン膜と前記シリコン酸化膜とを除去する工程と、
前記周辺回路の前記基板上にゲート絶縁膜を形成する工程と、
前記基板の全面に導電膜を形成する工程と、
前記周辺回路及び前記メモリセルにおける前記導電膜をパターニングする工程と、
前記メモリセルにおいて、パターニングされた前記導電膜をマスクとして前記多層絶縁膜及び前記ポリシリコン膜をパターニングする工程とを含むことを特徴とするものである。
基板の活性領域を分離する素子分離であって、その上面が該基板の表面よりも高い素子分離を該基板に形成する工程と、
前記基板上にシリコン酸化膜を形成する工程と、
前記素子分離の間の前記シリコン酸化膜上にポリシリコン膜を自己整合的に形成する工程と、
前記周辺回路を覆う第１レジストパターンを形成した後、前記メモリセルにおける前記素子分離を所定の膜厚だけエッチングする工程と、
前記基板全面に多層絶縁膜を形成する工程と、
前記メモリセルを覆う第２レジストパターンを形成した後、前記周辺回路における前記多層絶縁膜と前記ポリシリコン膜と前記シリコン酸化膜とを除去する工程と、
前記周辺回路の前記基板上にゲート絶縁膜を形成する工程と、
前記基板の全面に導電膜を形成する工程と、
前記周辺回路及び前記メモリセルにおける前記導電膜をパターニングする工程と、
前記メモリセルにおいて、パターニングされた前記導電膜をマスクとして前記多層絶縁膜及び前記ポリシリコン膜をパターニングする工程とを含むことを特徴とするものである。
本発明は、以上説明したように、第１レジストパターンをマスクとしてメモリセルにおける素子分離のみをエッチングすることにより、周辺回路における多層絶縁膜とポリシリコン膜とシリコン酸化膜とを除去する際に、周辺回路の素子分離上に基板表面に対する段差の発生を抑制することができ、該段差にエッチング残渣が発生することを防止することができる。
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
以下、図を参照して、本発明の実施の形態による不揮発性半導体記憶装置の製造方法を説明する。
図１〜図１１は、本実施の形態による不揮発性半導体記憶装置の製造方法を説明するための工程断面図である。
各図において、周辺回路の活性領域の断面と、メモリセルのゲート幅方向及びゲート長方向の断面を示している。また、必要に応じて、周辺回路の素子分離領域の断面を示している。
図１〜図１１は、本実施の形態による不揮発性半導体記憶装置の製造方法を説明するための工程断面図である。
各図において、周辺回路の活性領域の断面と、メモリセルのゲート幅方向及びゲート長方向の断面を示している。また、必要に応じて、周辺回路の素子分離領域の断面を示している。
先ず、図１（ａ）に示すように、基板（例えばシリコン基板）１上にシリコン酸化膜（以下「熱酸化膜」という。）２を熱酸化法により、例えば１０ｎｍ程度の膜厚で形成する。そして、熱酸化膜２上にシリコン窒化膜３をＣＶＤ法により、例えば１００ｎｍ程度の膜厚で形成する。さらに、シリコン窒化膜３上に、活性領域に対応する部分を覆い、かつ、素子分離領域に対応する部分が開口するレジストパターン４を写真製版により形成する。
次に、レジストパターン４をマスクとして、シリコン窒化膜３及び熱酸化膜２を順次ドライエッチングする。その後、レジストパターン４を除去する。続いて、パターニングされたシリコン窒化膜３をマスクとして、基板１をエッチングする。これにより、図１（ｂ）に示すように、基板１内に２００ｎｍ〜３００ｎｍ程度の深さのトレンチ５が、シリコン窒化膜３の開口に連通して形成される。
次に、図示しないが、トレンチ５の内壁に熱酸化膜を形成する。その後、図２（ａ）に示すように、基板１全面に分離酸化膜となるシリコン酸化膜６を、例えば５００ｎｍ程度の膜厚で形成する。これにより、トレンチ５及びシリコン窒化膜３の開口がシリコン酸化膜６で埋め込まれる。
次に、図２（ｂ）に示すように、シリコン窒化膜３をストッパ膜としてシリコン酸化膜６をＣＭＰ法により平坦化する。これにより、シリコン窒化膜３の表面と、シリコン酸化膜６の表面とが同じ高さになる。
次に、シリコン窒化膜３を熱リン酸により除去すると、図３（ａ）に示す構造が得られる。さらに、熱酸化膜２をフッ酸により除去すると、図３（ｂ）に示す構造が得られる。これにより、上面が基板１表面よりも高い分離酸化膜６、すなわち基板１表面から上面が突き出た分離酸化膜６が形成される。図１２は、メモリセルアレイにおける活性領域を示す上面図である。図１２に示すように、短冊状の活性領域Ａがその短手方向に複数並んで形成されており、活性領域Ａを分離するように素子分離としての分離酸化膜６が形成されている。図２５に示す従来のメモリセルアレイと異なり、本実施の形態ではメモリセルアレイの端部に活性領域Ａ’が形成されたことにより、メモリセルアレイが活性領域Ａ’により取り囲まれている。すなわち、メモリセルと周辺回路との境界部分に活性領域Ａ’が形成されている。活性領域Ａ’の周囲には周辺回路との素子分離が形成されている。このメモリセルアレイ端部に形成された活性領域Ａ’は、短冊状の活性領域Ａの端部を相互に接続する。活性領域Ａ’の幅Ｗ１は、少なくとも短冊状の活性領域Ａの幅Ｗ２よりも広い幅にする。なお、活性領域Ａの端部には、ダミーゲート等を形成することができる。
次に、図２（ｂ）に示すように、シリコン窒化膜３をストッパ膜としてシリコン酸化膜６をＣＭＰ法により平坦化する。これにより、シリコン窒化膜３の表面と、シリコン酸化膜６の表面とが同じ高さになる。
次に、シリコン窒化膜３を熱リン酸により除去すると、図３（ａ）に示す構造が得られる。さらに、熱酸化膜２をフッ酸により除去すると、図３（ｂ）に示す構造が得られる。これにより、上面が基板１表面よりも高い分離酸化膜６、すなわち基板１表面から上面が突き出た分離酸化膜６が形成される。図１２は、メモリセルアレイにおける活性領域を示す上面図である。図１２に示すように、短冊状の活性領域Ａがその短手方向に複数並んで形成されており、活性領域Ａを分離するように素子分離としての分離酸化膜６が形成されている。図２５に示す従来のメモリセルアレイと異なり、本実施の形態ではメモリセルアレイの端部に活性領域Ａ’が形成されたことにより、メモリセルアレイが活性領域Ａ’により取り囲まれている。すなわち、メモリセルと周辺回路との境界部分に活性領域Ａ’が形成されている。活性領域Ａ’の周囲には周辺回路との素子分離が形成されている。このメモリセルアレイ端部に形成された活性領域Ａ’は、短冊状の活性領域Ａの端部を相互に接続する。活性領域Ａ’の幅Ｗ１は、少なくとも短冊状の活性領域Ａの幅Ｗ２よりも広い幅にする。なお、活性領域Ａの端部には、ダミーゲート等を形成することができる。
次に、図４（ａ）に示すように、基板１表面にトンネル酸化膜となるシリコン酸化膜７を熱酸化法により形成し、その後、メモリセルのフローティングゲート電極となるポリシリコン膜８を、例えば、１５０ｎｍ程度の膜厚で形成する。これにより、分離酸化膜６がポリシリコン膜８により覆われる。
次に、図４（ｂ）に示すように、分離酸化膜６をストッパ膜としてポリシリコン膜８をＣＭＰ法により平坦化する。これにより、分離酸化膜６の表面と、ポリシリコン膜８の表面とが同じ高さになる。ここで、ポリシリコン膜８の位置は、分離酸化膜６に対して自己整合的に決められる。よって、フローティングゲート電極８が分離酸化膜６に対して自己整合的に形成されたことになり、写真製版を用いる場合に必要な分離酸化膜とフローティングゲート電極との高精度な位置合わせが不要になる。
次に、図４（ｂ）に示すように、分離酸化膜６をストッパ膜としてポリシリコン膜８をＣＭＰ法により平坦化する。これにより、分離酸化膜６の表面と、ポリシリコン膜８の表面とが同じ高さになる。ここで、ポリシリコン膜８の位置は、分離酸化膜６に対して自己整合的に決められる。よって、フローティングゲート電極８が分離酸化膜６に対して自己整合的に形成されたことになり、写真製版を用いる場合に必要な分離酸化膜とフローティングゲート電極との高精度な位置合わせが不要になる。
次に、図５（ａ）に示すように、周辺回路を覆うレジストパターン９を形成する。ここで、メモリセルアレイ端部に太い活性領域Ａ’を形成することは上述したが（図１２参照）、本工程では、図１３及び図１４に示すように、レジストパターン９端部が活性領域Ａ’上に位置するように、レジストパターン９を配置する。これにより、メモリセルとの境界近傍の周辺回路における分離酸化膜６表面がレジストパターン９に覆われる。活性領域Ａ’の幅Ｗ１は、レジストパターン９の重ね合わせ余裕や寸法バラツキを考慮した幅に設定し、必ずレジストパターン９端部が活性領域Ａ’を踏み外さないようにする。
次に、メモリセルにおける分離酸化膜６をフッ酸により所定の膜厚だけエッチングする。その後、レジストパターン９を除去すると、図５（ｂ）に示す構造が得られる。分離酸化膜６のエッチングによりポリシリコン膜８の側面８ａの一部が露出するため、コントロールゲート電極（後述）に対向するフローティングゲート電極８の表面積が増大し、メモリセルのカップリング比が向上する。このとき、周辺回路はレジストパターン９によりマスクされているため、周辺回路における分離酸化膜６はエッチングされない。
次に、図６（ａ）に示すように、基板１全面に多層絶縁膜としてのＯＮＯ膜１０を形成する。ＯＮＯ膜１０は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を積層した３層の絶縁膜である。なお、ＯＮＯ膜１０に代えて、シリコン酸化膜とシリコン窒化膜とを積層した２層の絶縁膜（ＯＮ膜又はＮＯ膜）や、シリコン酸化膜とシリコン窒化膜とを交互に積層した４層の絶縁膜（ＯＮＯＮ膜又はＮＯＮＯ膜）を形成することができる。
そして、メモリセル領域を覆い、かつ、周辺回路領域に対応する部分が開口するレジストパターン１１を写真製版により形成する。
そして、メモリセル領域を覆い、かつ、周辺回路領域に対応する部分が開口するレジストパターン１１を写真製版により形成する。
次に、図６（ｂ）に示すように、周辺回路領域のＯＮＯ膜９及びポリシリコン膜８を順次ドライエッチングする。続いて、周辺回路領域の熱酸化膜７をフッ酸により除去する。ここで、メモリセルにおける分離酸化膜６をエッチングする際、周辺回路の分離酸化膜６はレジストパターン９によりマスクされておりエッチングされていない。よって、この熱酸化膜７を除去する際、従来のように分離酸化膜６表面が基板１表面よりも落ち込まない。すなわち、通常のエッチング処理を行うことにより、図２２（ａ）に示すような従来周辺回路に生じていた段差Ｂが、本発明では生じない。換言すれば、周辺回路の分離酸化膜６の上面が、基板１の表面と同等の高さであるか若しくは該表面よりも高い。
その後、レジストパターン１１を除去する。
その後、レジストパターン１１を除去する。
次に、図７（ａ）に示すように、周辺回路にゲート絶縁膜となるシリコン酸化膜１２を熱酸化法により、例えば１５ｎｍ程度の膜厚で形成する。続いて、基板１全面に、メモリセルのコントロールゲート電極及び周辺回路のゲート電極となる導電膜としてポリシリコン膜１３とタングステンシリサイド膜（以下「ＷＳｉ膜」という。）１４を積層する。さらに、ＷＳｉ膜１４上にシリコン窒化膜１５を形成し、その上にメモリセルのコントロールゲート電極部分と、周辺回路のゲート電極部分とを覆うレジストパターン１６を写真製版により形成する。
次に、図７（ｂ）に示すように、レジストパターン１６をマスクとしてシリコン窒化膜１５をドライエッチングする。その後、レジストパターン１６を除去する。続いて、パターニングされたシリコン窒化膜１５をマスクとしてＷＳｉ膜１４とポリシリコン膜１３を順次ドライエッチングする。これにより、メモリセルにコントロールゲート電極（１３，１４）が形成され、周辺回路にゲート電極（１３，１４）が形成される。このとき、上述したように周辺回路の分離酸化膜６上には段差が存在しないため、エッチング残渣の発生を抑制することができる。
次に、周辺回路を覆うレジストパターンを写真製版により形成する。そして、パターニングされたシリコン窒化膜１５、ＷＳｉ膜１４及びポリシリコン膜１３をマスクとしてＯＮＯ膜９及びポリシリコン膜８を順次ドライエッチングする。その後、イオン注入法によりメモリセルの基板１上層にソース／ドレイン領域１８を形成する。続いて、レジストパターンを除去する。次に、ゲート側壁を熱酸化した後、基板全面にシリコン窒化膜１９を形成すると、図８（ａ）に示す構造が得られる。
次に、シリコン窒化膜１９をエッチバックすることにより、ゲート電極側壁を覆うサイドウォール２０が自己整合的に形成される。そして、メモリセルを覆うレジストパターンを写真製版により形成した後、イオン注入法により周辺回路の基板１上層にソース／ドレイン領域２１を形成する。これにより、図８（ｂ）に示すような構造が得られる。
次に、図９に示すように、基板１全面に層間絶縁膜となるＢＰＳＧ膜２２を形成する。そして、ＢＰＳＧ膜２２上にコンタクトホール形成部分が開口するレジストパターン２３を写真製版により形成する。さらに、図１０（ａ）に示すように、レジストパターン２３をマスクとしてＢＰＳＧ膜２２をドライエッチングすることにより、ソース／ドレイン領域１９に達するコンタクトホール２４が形成される。その後、レジストパターン２３を除去する。同様の手法で、図１０（ｂ）に示すように、ソース／ドレイン領域１８，２１に達するコンタクトホール２５，２６を形成する。なお、図１−図９におけるメモリセル（ゲート幅方向）断面はゲート電極部分の断面を示したが、図１０−図１１におけるメモリセル（ゲート幅方向）断面はコンタクト部分の断面を示す。
次に、基板１全面にタングステン膜を堆積し、ＢＰＳＧ膜２２をストッパ膜としてＣＭＰ法による平坦化又はエッチバックを行う。これにより、図１１（ａ）に示すように、コンタクトホール２４，２５，２６内にタングステンプラグ２７が形成される。
次に、ＢＰＳＧ膜２２及びプラグ２７上に層間絶縁膜としてのＢＰＳＧ膜２８を形成する。そして、ＢＰＳＧ膜２８上にヴィアホール形成部分が開口するレジストパターンを写真製版により形成する。さらに、このレジストパターンをマスクとしてＢＰＳＧ膜２８をドライエッチングすることにより、所望のプラグ２７に達するヴィアホールが形成される。その後、レジストパターンを除去する。続いて、基板１全面にタングステン膜を堆積し、ＢＰＳＧ膜２８をストッパ膜としてＣＭＰ法による平坦化又はエッチバックを行うことにより、ヴィアホール内にタングステンプラグ２９が形成される。最後に、タングステンプラグ２９に接続されたアルミニウム配線３０を形成する。これにより、図１１（ｂ）に示すような構造が得られる。
次に、ＢＰＳＧ膜２２及びプラグ２７上に層間絶縁膜としてのＢＰＳＧ膜２８を形成する。そして、ＢＰＳＧ膜２８上にヴィアホール形成部分が開口するレジストパターンを写真製版により形成する。さらに、このレジストパターンをマスクとしてＢＰＳＧ膜２８をドライエッチングすることにより、所望のプラグ２７に達するヴィアホールが形成される。その後、レジストパターンを除去する。続いて、基板１全面にタングステン膜を堆積し、ＢＰＳＧ膜２８をストッパ膜としてＣＭＰ法による平坦化又はエッチバックを行うことにより、ヴィアホール内にタングステンプラグ２９が形成される。最後に、タングステンプラグ２９に接続されたアルミニウム配線３０を形成する。これにより、図１１（ｂ）に示すような構造が得られる。
以上説明したように、本実施の形態では、レジストパターン９をマスクとしてメモリセルにおける分離酸化膜６をエッチングすることにより、その後に周辺回路におけるＯＮＯ膜１０とポリシリコン膜８と熱酸化膜７を除去する際に、周辺回路の分離酸化膜６上に基板１表面に対する段差の発生を抑制することができる。よって、周辺回路の分離酸化膜６上にポリシリコン膜のエッチング残渣が発生することを防止でき、不揮発性半導体記憶装置の信頼性を向上させることができる。
次に、上記実施の形態に対する比較例について説明する。
図１５は、本比較例において、メモリセルの活性領域と、周辺回路を覆うレジストパターンとの位置関係を示す上面図である。
上記実施の形態では、図１３及び図１４に示すように、メモリセルアレイ端部を取り囲む活性領域Ａ’上にレジストパターン９端部を配置した。これにより、メモリセルと周辺回路の境界部分の分離酸化膜６がエッチングされず、段差の発生を防止することができる。すなわち、上記実施の形態による方法を用いて製造された不揮発性半導体記憶装置において、メモリセルと周辺回路の境界部分の分離酸化膜６上面が、基板１の表面と同等の高さであるか若しくは該表面よりも高い。
これに対して、本比較例では、図１５に示すように、短冊状活性領域Ａの端部を接続する活性領域Ａ’を形成せず、メモリセルと周辺回路の境界部分の分離酸化膜６上にレジストパターン９端部を配置した。この場合、図１６に示すように、レジストパターン９で覆われていない部分の分離酸化膜６がエッチングされてしまい、その結果として段差Ｃが生じる。この段差Ｃに起因して、その後にメモリセルをマスクして行う周辺回路のＯＮＯ膜９，ポリシリコン膜８，熱酸化膜７の除去によって、メモリセルと周辺回路の境界部分において従来周辺回路で発生したような分離酸化膜６上の段差が発生してしまう。
本実施の形態では、活性領域Ａ’上にレジストパターン９端部を配置することにより、かかる段差Ｃの発生を防止することができる。このため、メモリセルと周辺回路の境界部分において分離酸化膜６上の段差の発生を防止することができ、さらにエッチング残渣の発生を防止することができる。
図１５は、本比較例において、メモリセルの活性領域と、周辺回路を覆うレジストパターンとの位置関係を示す上面図である。
上記実施の形態では、図１３及び図１４に示すように、メモリセルアレイ端部を取り囲む活性領域Ａ’上にレジストパターン９端部を配置した。これにより、メモリセルと周辺回路の境界部分の分離酸化膜６がエッチングされず、段差の発生を防止することができる。すなわち、上記実施の形態による方法を用いて製造された不揮発性半導体記憶装置において、メモリセルと周辺回路の境界部分の分離酸化膜６上面が、基板１の表面と同等の高さであるか若しくは該表面よりも高い。
これに対して、本比較例では、図１５に示すように、短冊状活性領域Ａの端部を接続する活性領域Ａ’を形成せず、メモリセルと周辺回路の境界部分の分離酸化膜６上にレジストパターン９端部を配置した。この場合、図１６に示すように、レジストパターン９で覆われていない部分の分離酸化膜６がエッチングされてしまい、その結果として段差Ｃが生じる。この段差Ｃに起因して、その後にメモリセルをマスクして行う周辺回路のＯＮＯ膜９，ポリシリコン膜８，熱酸化膜７の除去によって、メモリセルと周辺回路の境界部分において従来周辺回路で発生したような分離酸化膜６上の段差が発生してしまう。
本実施の形態では、活性領域Ａ’上にレジストパターン９端部を配置することにより、かかる段差Ｃの発生を防止することができる。このため、メモリセルと周辺回路の境界部分において分離酸化膜６上の段差の発生を防止することができ、さらにエッチング残渣の発生を防止することができる。
１ 基板（シリコン基板）、 ２ 熱酸化膜、 ３ シリコン窒化膜、 ４ レジストパターン、 ５ トレンチ、 ６ 分離酸化膜（シリコン酸化膜）、 ７ トンネル酸化膜（シリコン酸化膜）、 ８ フローティングゲート電極（ポリシリコン膜）、 ９ レジストパターン、 １０ ＯＮＯ膜、 １１ レジストパターン、 １２ ゲート絶縁膜（シリコン酸化膜）、 １３ ポリシリコン膜、 １４ ＷＳｉ膜、 １５ シリコン窒化膜、 １６ レジストパターン、 １９ シリコン窒化膜、 ２０ サイドウォール、 ２１ ソース／ドレイン領域、 ２２ 層間絶縁膜（ＢＰＳＧ膜）、 ２３ レジストパターン、 ２４，２５，２６ コンタクトホール、 ２７ プラグ、 ２８ 層間絶縁膜（ＢＰＳＧ膜）。
Claims (2)
- メモリセルと、該メモリセルに隣接する周辺回路とを有する不揮発性半導体記憶装置の製造方法であって、
基板の活性領域を分離する素子分離であって、その上面が該基板の表面よりも高い素子分離を該基板に形成する工程と、
前記素子分離の間の前記基板上にシリコン酸化膜を形成する工程と、
前記素子分離の間の前記シリコン酸化膜上にポリシリコン膜を自己整合的に形成する工程と、
前記周辺回路を覆う第１レジストパターンを形成した後、前記メモリセルにおける前記素子分離を所定の膜厚だけエッチングする工程と、
前記基板全面に多層絶縁膜を形成する工程と、
前記メモリセルを覆う第２レジストパターンを形成した後、前記素子分離の表面を前記基板の表面よりも落ち込ませることなく、前記周辺回路における前記素子分離の上面を前記基板の表面と同等の高さとなるように若しくは前記基板の表面よりも高くなるように、前記周辺回路における前記多層絶縁膜と前記ポリシリコン膜と前記シリコン酸化膜とを除去する工程と、
前記周辺回路の前記基板上にゲート絶縁膜を形成する工程と、
前記基板の全面に導電膜を形成する工程と、
前記周辺回路及び前記メモリセルにおける前記導電膜をパターニングする工程と、
前記メモリセルにおいて、パターニングされた前記導電膜をマスクとして前記多層絶縁膜及び前記ポリシリコン膜をパターニングする工程とを含み、
前記メモリセルにおける活性領域は、短手方向に複数並んで配置された短冊状の第１活性領域と、該第１活性領域の端部を相互に接続すると共に前記メモリセルを取り囲むように配置された第２活性領域とを有し、
前記第１レジストパターンの端部が前記第２活性領域に位置するように前記第１レジストパターンを形成することを特徴とする不揮発性半導体記憶装置の製造方法。 - メモリセルと、該メモリセルに隣接する周辺回路とを有する不揮発性半導体記憶装置の製造方法であって、
基板の活性領域を分離する素子分離であって、その上面が該基板の表面よりも高い素子分離を該基板に形成する工程と、
前記素子分離の間の前記基板上にトンネル酸化膜となるシリコン酸化膜を形成する工程と、
前記素子分離の間の前記シリコン酸化膜上にフローティングゲート電極となるポリシリコン膜を自己整合的に形成する工程と、
前記周辺回路を覆う第１レジストパターンを形成した後、前記メモリセルにおける前記素子分離を所定の膜厚だけエッチングすることにより、前記メモリセルにおける前記ポリシリコン膜の側面上部を露出させる工程と、
前記第１レジストパターンを除去した後、前記基板全面に多層絶縁膜を形成する工程と、
前記メモリセルを覆う第２レジストパターンを形成した後、前記素子分離の表面を前記基板の表面よりも落ち込ませることなく、前記周辺回路における前記素子分離の上面を前記基板の表面と同等の高さとなるように若しくは前記基板の表面よりも高くなるように、前記周辺回路における前記多層絶縁膜と前記ポリシリコン膜と前記シリコン酸化膜とを除去する工程と、
前記周辺回路における前記シリコン酸化膜を除去した後、周辺回路の前記基板上にゲート絶縁膜を形成する工程と、
前記基板の全面にゲート電極又はコントロールゲート電極となる導電膜を形成する工程と、
前記周辺回路及び前記メモリセルにおける前記導電膜をパターニングすることにより、前記周辺回路の前記ゲート絶縁膜上にゲート電極を形成すると共に、前記メモリセルの前記多層絶縁膜上にコントロールゲート電極を形成する工程と、
前記コントロールゲート電極をマスクとして前記メモリセルの前記多層絶縁膜及び前記ポリシリコン膜をパターニングすることにより、フローティングゲート電極を形成する工程とを含み、
前記メモリセルにおける活性領域は、短手方向に複数並んで配置された短冊状の第１活性領域と、該第１活性領域の端部を相互に接続すると共に前記メモリセルを取り囲むように配置された第２活性領域とを有し、
前記第１レジストパターンの端部が前記第２活性領域に位置するように前記第１レジストパターンを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
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