JP2003023115A

JP2003023115A - 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置

Info

Publication number: JP2003023115A
Application number: JP2001206162A
Authority: JP
Inventors: Hide Shimizu; 秀清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-07-06
Filing date: 2001-07-06
Publication date: 2003-01-24

Abstract

(57)【要約】（修正有）【課題】高いカップリング比を有するメモリセルを備
えた不揮発性半導体記憶装置及びその製造方法の提供。【解決手段】シリコン基板１上に、熱酸化膜３と略直線
状に延在する素子分離酸化膜２とを形成する工程、シリ
コン基板上に第１ポリシリコン膜を堆積する工程、素子
分離酸化膜と略垂直方向に第１ポリシリコン膜をエッチ
ングし略直線状に残してフローティングゲート電極５４
とし、かつ素子分離酸化膜の上面を略直線状に露出させ
た溝部を形成する工程、フローティングゲート電極を挟
む熱酸化膜を通して、その下方のシリコン基板にイオン
を注入し、ソース／ドレイン領域１０を形成するソース
／ドレイン形成工程、ソース／ドレイン領域上に埋め込
み酸化膜１１を形成する埋め込み工程、シリコン基板上
に絶縁膜１５を形成する絶縁膜形成工程、絶縁膜上に第
２ポリシリコン膜１６を堆積しエッチングしてコントロ
ールゲート電極２０を形成する電極形成工程を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法及びその構造に関し、特に、フラッシ
ュメモリの製造方法及びその構造に関する。

【０００２】

【従来の技術】図１４〜図２０は、従来のフラッシュメ
モリの製造工程の断面図であり、かかる工程により、図
２０に示すような、全体が２００で示されるフラッシュ
メモリを作製することができる。フラッシュメモリ２０
０の製造工程は、以下の工程１〜工程７からなる。

【０００３】工程１：図１４（ａ）（ｂ）に示すよう
に、シリコン基板１０１を準備する。続いて、所定の方
向にライン状に延びた、ＬＯＣＯＳ（LOCal Oxidation
of Silicon）やＳＴＩ（Shallow Trench Isolation）か
らなる素子分離酸化膜１０２を形成する。図１４中、
（ａ）は、素子分離酸化膜１０２の延在方向に平行（以
下、「Ｌ方向」という。）の断面であり、（ｂ）は、素
子分離酸化膜１０２の延在方向に垂直な方向（以下、
「Ｗ方向」という。）の断面である。また、図１４
（ｂ）は、図１４（ａ）のＸ−Ｘにおける断面に相当す
る。これは、図１５〜図２０においても同じである。

【０００４】工程２：図１５（ａ）（ｂ）に示すよう
に、シリコン基板１０１の表面を熱酸化して、膜厚１０
０Å程度の熱酸化膜１０３を形成する。続いて、フロー
ティングゲート電極となる膜厚１０００Å程度のドープ
ドポリシリコン膜１０４を堆積する。

【０００５】工程３：図１６（ａ）（ｂ）に示すよう
に、写真製版後、フォトレジスト膜１０５をマスクに用
いて、素子分離酸化膜１０２上のポリシリコン膜１０４
を、Ｌ方向の略直線になるように除去する。ポリシリコ
ン膜１０４の除去には、一般的なドライエッチングが用
いられる。

【０００６】工程４：図１７（ａ）（ｂ）に示すよう
に、フォトレジスト膜１０５を除去した後、膜厚５０Å
程度の酸化シリコン膜、膜厚１００Å程度の窒化シリコ
ン膜、及び膜厚５０Å程度の酸化シリコン膜の３層構造
からなる三層絶縁膜１０６を堆積する。続いて、コント
ロールゲート電極となる膜厚１０００Å程度のドープド
ポリシリコン膜１０７と、膜厚１０００Å程度のＷＳｉ
膜１０８とを順次堆積する。更に、その上に膜厚２００
０Å程度の酸化シリコン膜１０９を堆積する。

【０００７】工程５：図１８（ａ）（ｂ）に示すよう
に、写真製版後、フォトレジスト膜１１０をマスクに用
いて、酸化シリコン膜１０９をパターニングする。

【０００８】工程６：図１９（ａ）（ｂ）に示すよう
に、フォトレジスト膜１１０を除去した後、酸化シリコ
ン膜１０９をマスクに用いて、ＷＳｉ膜１０８、ポリシ
リコン膜１０７をドライエッチングする。

【０００９】工程７：図２０（ａ）（ｂ）に示すよう
に、三層絶縁膜１０６、ポリシリコン膜１０４をエッチ
ングして、熱酸化膜１０３を露出させる。熱酸化膜１０
３の表面は、Ｗ方向に延びた状態で露出する。続いて、
イオン注入法を用い、熱酸化膜１０３を通してリン又は
砒素をシリコン基板１０１に注入する。これにより、ソ
ース／ドレイン領域１１１が形成される。以上の工程
で、図２０に示すようなフラッシュメモリ２００が作製
される。

【００１０】

【発明が解決しようとする課題】図２１（ｂ）は、図２
１（ａ）（図１９（ａ）に同じ。）のＹ−Ｙにおける断
面図である。上述の工程３（図１６参照）で、素子分離
酸化膜１０２上のポリシリコン膜１０４が、Ｌ方向の直
線状に除去されているため、図２１（ｂ）に示す断面図
では、三層絶縁膜１０６が、素子分離酸化膜１０２上に
直接形成されている。

【００１１】このため、上述の工程７（図２０参照）の
三層絶縁膜１０６のエッチング工程において、三層絶縁
膜１０６とのエッチング選択比が小さい素子分離酸化膜
１０２の一部がエッチングされてしまう。特に、ポリシ
リコン膜１０４の側壁に形成された三層絶縁膜１０６を
ドライエッチングで除去するためには、ポリシリコン膜
１０４の膜厚に相当する量の三層絶縁膜１０６のエッチ
ングが必要となる。このため、通常、図２２（ｂ）に示
すように、三層絶縁膜１０６のエッチング中に素子分離
酸化膜１０２がエッチングされてしまう。なお、図２２
（ｂ）は、図２２（ａ）（図２０（ａ）に同じ。）のＹ
−Ｙにおける断面図である。

【００１２】従って、工程７のイオン注入工程におい
て、素子分離酸化膜１０２に注入されたイオンが素子分
離酸化膜１０２を貫通して、素子分離酸化膜１０２の下
部のシリコン基板１０１にも注入され、導電性領域１１
２を形成する。かかる導電性領域１１２は、素子分離酸
化膜１０２による素子分離特性を低下させるため、フラ
ッシュメモリ２００の故障原因や、信頼性低下の原因と
なっていた。

【００１３】特に、メモリセルのカップリング比を向上
させるには、ポリシリコン膜１０４の膜厚を大きくし
て、フローティングゲート電極とコントロール電極との
対向面積を大きくする必要があり、ポリシリコン膜１０
４の側壁上の三層絶縁層１０６のエッチング工程におけ
る、素子分離酸化膜１０２のエッチング量が大きくな
り、問題となっていた。

【００１４】そこで、本発明は、高いカップリング比を
有するメモリセルを備えた不揮発性半導体記憶装置を提
供することを目的とする。

【００１５】

【課題を解決するための手段】本発明は、フローティン
グゲート電極とコントロールゲート電極とを有する不揮
発性半導体記憶装置の製造方法であって、シリコン基板
上に、熱酸化膜と、略直線状に延在する素子分離酸化膜
とを形成する工程と、該シリコン基板上に、第１ポリシ
リコン膜を堆積する工程と、該第１ポリシリコン膜をエ
ッチングして、該素子分離酸化膜と略垂直方向に該第１
ポリシリコン膜を略直線状に残してフローティングゲー
ト電極とし、かつ該素子分離酸化膜の上面を略直線状に
露出させた溝部を形成する工程と、該フローティングゲ
ート電極を挟む該熱酸化膜を通して、該熱酸化膜の下方
の該シリコン基板にイオンを注入し、ソース／ドレイン
領域を形成するソース／ドレイン形成工程と、該ソース
／ドレイン領域上に埋め込み酸化膜を形成する埋め込み
工程と、該シリコン基板の上に、絶縁膜を形成する絶縁
膜形成工程と、該絶縁膜上に第２ポリシリコン膜を堆積
し、該第２ポリシリコン膜をエッチングしてコントロー
ルゲート電極を形成する電極形成工程とを含むことを特
徴とする不揮発性半導体記憶装置の製造方法である。こ
のように、ソース／ドレイン領域をイオン注入で形成し
た後に、コントロールゲート電極を形成することによ
り、イオン注入工程において、素子分離酸化膜を貫通し
たイオンが素子分離酸化膜の下部に注入されることを防
止できる。このため、素子分離特性が高く、素子特性、
信頼性に優れた不揮発性半導体記憶装置を得ることがで
きる。特に、カップリング比を高くした場合であって
も、素子特性、信頼性に優れた不揮発性半導体記憶装置
とすることができる。

【００１６】上記ソース／ドレイン形成工程は、上記熱
酸化膜上に形成されたフローティングゲート電極を注入
マスクに用いて、上記シリコン基板にイオンを注入する
工程である。

【００１７】上記ソース／ドレイン形成工程は、上記イ
オンを、該素子分離酸化膜の最深部より浅く注入する工
程である。このようにイオン注入条件を選択することに
より、素子分離性能の低下を防止できる。

【００１８】上記絶縁膜形成工程は、酸化シリコン膜／
窒化シリコン膜／酸化シリコン膜を順次積層する工程で
あることが好ましい。ただし、必要に応じてＯＮＯＮ膜
等を用いてもかまわない。

【００１９】上記埋め込み工程は、上記シリコン基板上
に堆積させた上記埋め込み酸化膜を、上記第１ポリシリ
コン膜上に堆積した窒化シリコン膜をエッチングストッ
パに用いて研磨する工程を含むことが好ましい。正確な
埋め込みが可能となるからである。

【００２０】また、本発明は、上記埋め込み工程が、上
記素子分離酸化膜上の上記溝部に埋め込み酸化膜を埋め
込む工程を含み、更に、該埋め込み工程の後に、上記シ
リコン基板上に、第３ポリシリコン膜を堆積する工程
と、該第３ポリシリコン膜上にフォトレジスト膜を形成
し、該フォトレジスト膜に、該溝部の側壁部より開口端
部が内方に位置する開口パターンを形成する工程と、該
フォトレジスト膜をエッチングマスクに用い、かつ該埋
め込み酸化膜をエッチングストッパに用いて該第３ポリ
シリコン膜をエッチングし、該第３ポリシリコン膜に上
層溝部を形成する工程とを含み、上記絶縁膜形成工程
が、該上層溝部の内壁を覆う上記絶縁膜を、該第３ポリ
シリコン膜上に形成する工程を含むことを特徴とする不
揮発性半導体記憶装置の製造方法でもある。かかる製造
方法を用いることにより、素子分離特性が高く、素子特
性、信頼性に優れた不揮発性半導体記憶装置を得ること
ができる。特に、カップリング比を高くした場合であっ
ても、素子特性、信頼性に優れた不揮発性半導体記憶装
置とすることができる。

【００２１】上記電極形成工程は、上記第２ポリシリコ
ン膜上にタングステンシリサイド膜を形成し、該第２ポ
リシリコン膜と該タングステンシリサイド膜から上記コ
ントロールゲート電極を形成する工程であることが好ま
しい。

【００２２】上記電極形成工程は、上記ソース／ドレイ
ン領域上に形成した上記埋め込み酸化膜をエッチングス
トッパに用いて、上記第２ポリシリコン膜をエッチング
する工程であることが好ましい。

【００２３】また、本発明は、フローティングゲート電
極とコントロールゲート電極とを有する不揮発性半導体
記憶装置であってシリコン基板と、該シリコン基板上に
形成された熱酸化膜と、該シリコン基板上に略直線状に
形成された素子分離酸化膜と、該熱酸化膜上に、該素子
分離酸化膜と略直交して形成されたフローティングゲー
ト電極と、フローティングゲート電極を挟む該シリコン
基板にそれぞれ形成されたソース／ドレイン領域と、該
フローティングゲート電極上に形成された絶縁膜と、該
絶縁膜上に形成されたコントロールゲート電極とを含
み、該フローティングゲート電極の第１側壁部が該素子
分離酸化膜上に配置され、該第１側壁部と略直交する第
２側壁部が、該熱酸化膜を介して該シリコン基板上に配
置されたことを特徴とする不揮発性半導体記憶装置でも
ある。

【００２４】また、本発明は、上記フローティングゲー
ト電極が、下層フローティングゲート電極と上層フロー
ティングゲート電極からなり、該上層フローティングゲ
ート電極の上記第１側壁部が、該下層フローティングゲ
ート電極の該第１側壁部より外方に突出して配置され、
該上層フローティングゲート電極の上記第２側壁部が、
該下層フローティングゲート電極の該第２側壁部より外
方に突出して配置されたことを特徴とする不揮発性半導
体記憶装置でもある。かかる素子構造を用いることによ
り、素子分離特性が高く、素子特性、信頼性に優れた不
揮発性半導体記憶装置とすることができる。

【００２５】隣接する上記下層フローティングゲート電
極間に、酸化膜が埋め込まれたことが好ましい。

【００２６】上記上層フローティングゲート電極の上記
第１側壁部を覆うように上記絶縁膜が形成されたもので
もある。

【００２７】上記下層フローティングゲート電極と上層
フローティングゲート電極の双方が、ポリシリコンから
なることが好ましい。

【００２８】上記絶縁膜が、酸化シリコン膜／窒化シリ
コン膜／酸化シリコン膜の三層絶縁膜からなることが好
ましい。

【００２９】上記コントロールゲート電極が、ポリシリ
コン膜とタングステンシリサイド膜の二層構造からなる
ことが好ましい。

【００３０】

【発明の実施の形態】図１〜図１３は、本実施の形態に
かかるフラッシュメモリの製造工程の断面図である。か
かる製造工程により、図１３に示すような、全体が１０
０で示されるフラッシュメモリを作製することができ
る。フラッシュメモリ１００の製造工程は、以下の工程
１〜工程１３からなる。

【００３１】工程１：図１（ａ）（ｂ）に示すように、
シリコン基板１を準備する。続いて、所定の方向にライ
ン状に延びた、ＬＯＣＯＳやＳＴＩからなる素子分離酸
化膜２を形成する。図１４と同様に、図１中、（ａ）
は、素子分離酸化膜２の延在方向に平行（以下、「Ｌ方
向」という。）の断面であり、（ｂ）は、素子分離酸化
膜２の延在方向に垂直な方向（以下、「Ｗ方向」とい
う。）の断面である。また、図１（ｂ）は、図１（ａ）
のＡ−Ａにおける断面図である。これは、以下の図２〜
図１５においても同じである。

【００３２】工程２：図２（ａ）（ｂ）に示すように、
シリコン基板１の表面を熱酸化して、膜厚１００Å程度
の熱酸化膜３を形成する。熱酸化膜３は、メモリセルの
トンネル酸化膜となる。続いて、下層フローティングゲ
ート電極となる、膜厚１０００Å程度のドープドポリシ
リコン膜４と、膜厚１０００Å程度の窒化シリコン膜５
を堆積する。

【００３３】工程３：図３（ａ）（ｂ）に示すように、
写真製版後、フォトレジスト膜６をマスクに用いて、素
子分離酸化膜２上の窒化シリコン膜５を、Ｌ方向のライ
ン状に除去する。窒化シリコン膜５の除去には、一般的
なドライエッチングが用いられる。

【００３４】工程４：図４（ａ）（ｂ）に示すように、
フォトレジスト膜６を除去した後、窒化シリコン膜５を
マスクに用いて、素子分離酸化膜２上のポリシリコン膜
４をドライエッチングする。これにより、Ｌ方向に延在
する下層フローティングゲート電極５４が形成される。
この時点で、下層フローティングゲート電極５４（ゲー
トポリシリコン膜４）の、Ｌ方向に延びた側壁面７は、
素子分離酸化膜２上に位置する。一方、Ｗ方向に延びた
側壁面８は、熱酸化膜３が表面に形成されたシリコン基
板１の活性領域９上に位置する。続いて、窒化シリコン
膜５をマスクに用いたイオン注入法により、熱酸化膜３
を通してリン又は砒素をシリコン基板１に注入する。こ
れにより、下層フローティングゲート電極５４の両側
の、シリコン基板１の活性領域９に、ソース／ドレイン
領域１０が形成される。

【００３５】工程５：図５（ａ）（ｂ）に示すように、
シリコン基板１上に、膜厚３０００Å程度の酸化シリコ
ン膜１１を、例えば熱ＣＶＤ法で堆積する。かかる酸化
シリコン膜１１は、素子分離酸化膜２上、ソース／ドレ
イン領域１０上の、双方に形成された開口部を埋め込む
ように堆積される。

【００３６】工程６：図６（ａ）（ｂ）に示すように、
ＣＭＰ法を用いて、窒化シリコン膜５上の酸化シリコン
膜１１を研磨して除去する。かかる研磨工程では、窒化
シリコン膜５が研磨ストッパ層として機能する。

【００３７】工程７：図７（ａ）（ｂ）に示すように、
まず、弗化水素酸の水溶液で、開口部中の酸化シリコン
膜１１を、下層フローティングゲート電極５４と略同じ
高さになるようにエッチングする。続いて、熱リン酸を
用いて、窒化シリコン膜５を除去する。かかる工程によ
り、図７（ａ）（ｂ）に示すように、素子分離酸化膜２
上、及びソース／ドレイン領域１０上に形成された開口
部が、酸化シリコン膜１１により埋め込まれる。

【００３８】工程８：図８（ａ）（ｂ）に示すように、
シリコン基板１上に、上層フローティングゲート電極と
なる、膜厚２０００Å程度のドープドシリコン膜１２を
堆積する。

【００３９】工程９：図９（ａ）（ｂ）に示すように、
写真製版後、フォトレジスト膜１３をマスクに用いて、
ドープドポリシリコン膜１２をパターニングし、上層フ
ローティングゲート電極６２を形成する。この場合、図
９（ｂ）（Ｗ方向の断面）において、フォトレジスト膜
１３の開口幅が、下層フローティングゲート電極５４の
間隔より狭くなり、かつフォトレジスト膜１３の開口部
が、下層フローティングゲート電極５４の開口部より内
方に位置するように、フォトレジスト膜１３を開口す
る。これにより、フォトレジスト膜１３をマスクに用い
てドープドポリシリコン膜１２をエッチングする際に、
酸化シリコン膜１１がエッチングストッパ層となり、ド
ープドポリシリコン膜１２のみを正確にエッチングでき
る。

【００４０】この結果、図９（ｂ）において、素子分離
酸化膜２上の、下層フローティングゲート電極５４の間
隔が、上層フローティングゲート電極６２の間隔より広
くなるように形成される。即ち、上層フローティングゲ
ート電極６２の側壁部１４が下層フローティングゲート
電極５４の側壁部７より、外方に位置することとなる。

【００４１】工程１０：図１０（ａ）（ｂ）に示すよう
に、フォトレジスト膜１３を除去した後に、膜厚５０Å
程度の酸化シリコン膜、膜厚１００Å程度の窒化シリコ
ン膜、及び膜厚５０Å程度の酸化シリコン膜の３層構造
からなる三層絶縁膜１５を堆積する。続いて、コントロ
ールゲート電極となる、膜厚１０００Å程度のドープド
ポリシリコン膜１６と、膜厚１０００Å程度のＷＳｉ膜
１７とを順次堆積する。更に、その上に膜厚２０００Å
程度の酸化シリコン膜１８を堆積する。なお、三層絶縁
膜１５の代わりに、酸化シリコン膜、窒化シリコン膜、
酸化シリコン膜及び窒化シリコン膜の４層構造からなる
四層絶縁膜（ＯＮＯＮ膜）等の他の絶縁膜を用いても構
わない。

【００４２】工程１１：図１１（ａ）（ｂ）に示すよう
に、写真製版後、フォトレジスト膜１９をマスクに用い
て、ドライエッチングにより酸化シリコン膜１８をパタ
ーニングする。この場合、図１１（ｂ）（Ｌ方向の断
面）において、フォトレジスト膜１９の開口幅が、下層
フローティングゲート電極５４の間隔より狭くなり、か
つフォトレジスト膜１９の開口部が、下層フローティン
グゲート電極５４の開口部より内方に位置するように、
フォトレジスト膜１９の写真製版を行う。

【００４３】工程１２：図１２（ａ）（ｂ）に示すよう
に、フォトレジスト膜１９を除去した後、酸化シリコン
膜１８をマスクに用いて、ＷＳｉ膜１７、ポリシリコン
膜１６をドライエッチングする。これにより、ＷＳｉ膜
１７及びポリシリコン膜１６は、Ｗ方向に延在したコン
トロールゲート電極２０となる。

【００４４】工程１３：図１３（ａ）（ｂ）に示すよう
に、更に、三層絶縁膜１５、上層フローティングゲート
電極６２をドライエッチングして、酸化シリコン膜１１
を露出させる。かかるドライエッチング工程では、下層
フローティングゲート電極５４の側壁部８より、上層フ
ローティングゲート電極６２の側壁部２１の方が外方に
位置する。このため、酸化シリコン膜１１をエッチング
ストッパ膜に用いて、上層フローティングゲート電極６
２をエッチングすることができる。以上の工程で、図１
３に示すようなフラッシュメモリ１００が作製される。
なお、配線層や表面保護膜等については、通常のフラッ
シュメモリの製造工程と同じ工程で、必要に応じて形成
する。

【００４５】本実施の形態では、フラッシュメモリの製
造方法について説明したが、他の不揮発性半導体記憶装
置にもかかる製造方法を適用することができる。

【００４６】

【発明の効果】以上の説明から明らかなように、本発明
にかかる不揮発性半導体記憶装置の製造方法を用いるこ
とにより、素子分離特性が高く、素子特性、信頼性に優
れた不揮発性半導体記憶装置を製造することができる。

【００４７】また、本発明にかかる不揮発性半導体記憶
装置は、素子分離特性が高く、素子特性、信頼性に優れ
ている。

【００４８】特に、カップリング比を高くした場合であ
っても、素子特性、信頼性に優れた不揮発性半導体記憶
装置とすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態かかるフラッシュメモリ
の製造工程の断面図である。

【図２】本発明の実施の形態かかるフラッシュメモリ
の製造工程の断面図である。

【図３】本発明の実施の形態かかるフラッシュメモリ
の製造工程の断面図である。

【図４】本発明の実施の形態かかるフラッシュメモリ
の製造工程の断面図である。

【図５】本発明の実施の形態かかるフラッシュメモリ
の製造工程の断面図である。

【図６】本発明の実施の形態かかるフラッシュメモリ
の製造工程の断面図である。

【図７】本発明の実施の形態かかるフラッシュメモリ
の製造工程の断面図である。

【図８】本発明の実施の形態かかるフラッシュメモリ
の製造工程の断面図である。

【図９】本発明の実施の形態かかるフラッシュメモリ
の製造工程の断面図である。

【図１０】本発明の実施の形態かかるフラッシュメモ
リの製造工程の断面図である。

【図１１】本発明の実施の形態かかるフラッシュメモ
リの製造工程の断面図である。

【図１２】本発明の実施の形態かかるフラッシュメモ
リの製造工程の断面図である。

【図１３】本発明の実施の形態かかるフラッシュメモ
リの製造工程の断面図である。

【図１４】従来のフラッシュメモリの製造工程の断面
図である。

【図１５】従来のフラッシュメモリの製造工程の断面
図である。

【図１６】従来のフラッシュメモリの製造工程の断面
図である。

【図１７】従来のフラッシュメモリの製造工程の断面
図である。

【図１８】従来のフラッシュメモリの製造工程の断面
図である。

【図１９】従来のフラッシュメモリの製造工程の断面
図である。

【図２０】従来のフラッシュメモリの製造工程の断面
図である。

【図２１】従来のフラッシュメモリの製造工程の断面
図である。

【図２２】従来のフラッシュメモリの製造工程の断面
図である。

【符号の説明】

１シリコン基板、２素子分離酸化膜、３熱酸化
膜、４ドープドポリシリコン膜、５窒化シリコン
膜、６フォトレジスト膜、７、８側壁部、９活性領
域、１０ソース／ドレイン領域、１１酸化シリコン
膜、１２ドープドポリシリコン膜、１３フォトレジ
スト膜、１４側壁部、１５三層絶縁膜、１６ドー
プドポリシリコン膜、１７ＷＳｉ膜、１８酸化シリ
コン膜、１９フォトレジスト膜、２０コントロール
ゲート電極、２１側壁部、５４下層フローティングゲ
ート電極、６２上層フローティングゲート電極、１０
０フラッシュメモリ。

Claims

【特許請求の範囲】

【請求項１】フローティングゲート電極とコントロー
ルゲート電極とを有する不揮発性半導体記憶装置の製造
方法であって、シリコン基板上に、熱酸化膜と、略直線状に延在する素
子分離酸化膜とを形成する工程と、該シリコン基板上に、第１ポリシリコン膜を堆積する工
程と、該第１ポリシリコン膜をエッチングして、該素子分離酸
化膜と略垂直方向に該第１ポリシリコン膜を略直線状に
残してフローティングゲート電極とし、かつ該素子分離
酸化膜の上面を略直線状に露出させた溝部を形成する工
程と、該フローティングゲート電極を挟む該熱酸化膜を通し
て、該熱酸化膜の下方の該シリコン基板にイオンを注入
し、ソース／ドレイン領域を形成するソース／ドレイン
形成工程と、該ソース／ドレイン領域上に埋め込み酸化膜を形成する
埋め込み工程と、該シリコン基板の上に、絶縁膜を形成する絶縁膜形成工
程と、該絶縁膜上に第２ポリシリコン膜を堆積し、該第２ポリ
シリコン膜をエッチングしてコントロールゲート電極を
形成する電極形成工程とを含むことを特徴とする不揮発
性半導体記憶装置の製造方法。
【請求項２】上記ソース／ドレイン形成工程が、上記
熱酸化膜上に形成されたフローティングゲート電極を注
入マスクに用いて、上記シリコン基板にイオンを注入す
る工程であることを特徴とする請求項１に記載の不揮発
性半導体記憶装置の製造方法。
【請求項３】上記ソース／ドレイン形成工程が、上記
イオンを、該素子分離酸化膜の最深部より浅く注入する
工程であることを特徴とする請求項１に記載の不揮発性
半導体記憶装置の製造方法。
【請求項４】上記絶縁膜形成工程が、酸化シリコン膜
／窒化シリコン膜／酸化シリコン膜を順次積層する工程
であることを特徴とする請求項１に記載の不揮発性半導
体記憶装置の製造方法。
【請求項５】上記埋め込み工程が、上記シリコン基板
上に堆積させた上記埋め込み酸化膜を、上記第１ポリシ
リコン膜上に堆積した窒化シリコン膜をエッチングスト
ッパに用いて研磨する工程を含むことを特徴とする請求
項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】上記埋め込み工程が、上記素子分離酸化
膜上の上記溝部に埋め込み酸化膜を埋め込む工程を含
み、更に、該埋め込み工程の後に、上記シリコン基板上に、第３ポリシリコン膜を堆積する
工程と、該第３ポリシリコン膜上にフォトレジスト膜を形成し、
該フォトレジスト膜に、該溝部の側壁部より開口端部が
内方に位置する開口パターンを形成する工程と、該フォトレジスト膜をエッチングマスクに用い、かつ該
埋め込み酸化膜をエッチングストッパに用いて該第３ポ
リシリコン膜をエッチングし、該第３ポリシリコン膜に
上層溝部を形成する工程とを含み、上記絶縁膜形成工程が、該上層溝部の内壁を覆う上記絶
縁膜を、該第３ポリシリコン膜上に形成する工程を含む
ことを特徴とする請求項１に記載の不揮発性半導体記憶
装置の製造方法。
【請求項７】上記電極形成工程が、上記第２ポリシリ
コン膜上にタングステンシリサイド膜を形成し、該第２
ポリシリコン膜と該タングステンシリサイド膜から上記
コントロールゲート電極を形成する工程であることを特
徴とする請求項１に記載の不揮発性半導体記憶装置の製
造方法。
【請求項８】上記電極形成工程が、上記ソース／ドレ
イン領域上に形成した上記埋め込み酸化膜をエッチング
ストッパに用いて、上記第２ポリシリコン膜をエッチン
グする工程であることを特徴とする請求項１に記載の不
揮発性半導体記憶装置の製造方法。
【請求項９】フローティングゲート電極とコントロー
ルゲート電極とを有する不揮発性半導体記憶装置であっ
てシリコン基板と、該シリコン基板上に形成された熱酸化膜と、該シリコン基板上に略直線状に形成された素子分離酸化
膜と、該熱酸化膜上に、該素子分離酸化膜と略直交して形成さ
れたフローティングゲート電極と、フローティングゲート電極を挟む該シリコン基板にそれ
ぞれ形成されたソース／ドレイン領域と、該フローティングゲート電極上に形成された絶縁膜と、該絶縁膜上に形成されたコントロールゲート電極とを含
み、該フローティングゲート電極の第１側壁部が該素子分離
酸化膜上に配置され、該第１側壁部と略直交する第２側
壁部が、該熱酸化膜を介して該シリコン基板上に配置さ
れたことを特徴とする不揮発性半導体記憶装置。
【請求項１０】上記フローティングゲート電極が、下
層フローティングゲート電極と上層フローティングゲー
ト電極からなり、該上層フローティングゲート電極の上記第１側壁部が、
該下層フローティングゲート電極の該第１側壁部より外
方に突出して配置され、該上層フローティングゲート電極の上記第２側壁部が、
該下層フローティングゲート電極の該第２側壁部より外
方に突出して配置されたことを特徴とする請求項９に記
載の不揮発性半導体記憶装置。
【請求項１１】隣接する上記下層フローティングゲー
ト電極間に、酸化膜が埋め込まれたことを特徴とする請
求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】上記上層フローティングゲート電極の
上記第１側壁部を覆うように上記絶縁膜が形成されたこ
とを特徴とする請求項１０に記載の不揮発性半導体記憶
装置。
【請求項１３】上記下層フローティングゲート電極と
上層フローティングゲート電極の双方が、ポリシリコン
からなることを特徴とする請求項１０に記載の不揮発性
半導体記憶装置。
【請求項１４】上記絶縁膜が、酸化シリコン膜／窒化
シリコン膜／酸化シリコン膜の三層絶縁膜からなること
を特徴とする請求項９〜１３のいずれかに記載の不揮発
性半導体記憶装置。
【請求項１５】上記コントロールゲート電極が、ポリ
シリコン膜とタングステンシリサイド膜の二層構造から
なることを特徴とする請求項９〜１３のいずれかに記載
の不揮発性半導体記憶装置。