JP2000232173A

JP2000232173A - 半導体記憶装置およびその製造方法

Info

Publication number: JP2000232173A
Application number: JP11327841A
Authority: JP
Inventors: Fumihiko Noro; 文彦野呂
Original assignee: Matsushita Electronics Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-12-09
Filing date: 1999-11-18
Publication date: 2000-08-22

Abstract

(57)【要約】【課題】超微細化された半導体記憶装置におけるソー
ス−ドレイン間のリークの防止と接続孔のアスペクト比
の過大化の防止とを併せて実現する。【解決手段】第１，第２の拡散層２ａ，２ｂ、素子分
離絶縁膜３、ゲート絶縁膜４、フローティングゲート電
極５、コントロールゲート電極６、容量絶縁膜７，消去
ゲート電極９およびトンネル絶縁膜１１を備えた消去ゲ
ート付きフローティングゲート型半導体記憶装置を対象
とする。素子分離絶縁膜３を開口してなる第１，第２の
下側接続孔８ａ，８ｂを埋めて第１，第２拡散層２ａ，
２ｂにコンタクトする第１，第２のコンタクト部材１０
ａ，１０ｂを備えているので、その上の層間絶縁膜１４
を開口して第１，第２のコンタクト部材１０ａ，１０ｂ
に達する第１，第２の上側接続孔１５ａ，１５ｂを形成
する際における上側接続孔１５ａ，１５ｂのアスペクト
比を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ート型ＥＥＰＲＯＭ（Electrically Erasable and Prog
rammable Read-Only Memory ）からなる半導体記憶装置
およびその製造方法に関するものである。

【０００２】

【従来の技術】従来より、不揮発性メモリとして、フロ
ーティングゲート構造を有するＥＰＲＯＭ（Erasable a
nd Programmable Read-Only Memory）がよく知られてい
る。このＥＰＲＯＭは、半導体基板上に形成されたソー
ス領域とドレイン領域に挟まれたチャネル領域上にゲー
ト絶縁膜を介在させてフローティングゲート電極を設
け、さらに、フローティングゲート電極上に層間絶縁膜
を介してコントロールゲート電極を設けた構造をしてい
る。このＥＰＲＯＭにおけるデータの書き込み方法は、
ドレイン領域とコントロールゲート電極との間に高電圧
を印加しながらチャネル領域に電流を流して、半導体基
板のドレイン近傍のチャネル領域でホットエレクトロン
を発生させ、このホットエレクトロンをフローティング
ゲート電極へ加速注入することにより行われる。

【０００３】一方、ＥＰＲＯＭのデータの消去は従来紫
外線を照射することにより行っていたが、近年、上記ゲ
ート絶縁膜を薄膜化すると電子がこの薄いゲート絶縁膜
をトンネリングすることが可能になる現象を利用し、フ
ローティングゲート電極からソース領域，ドレイン領域
またはチャネル領域つまり半導体基板側に電子を放出さ
せることにより、電気的にデータの消去を行う方法が考
案されている。

【０００４】さらに、近年、半導体基板側に電子を放出
させてデータの消去を行なう代わりに、独立した消去ゲ
ート電極を設け、この消去ゲート電極を利用して電気的
にデータの消去を行うメモリセル構造も提案されている
（例えば、特開平４−３４０７６７号公報参照）。この
消去ゲート電極を用いたメモリセル構造では、消去ゲー
ト電極とフローティングゲート電極との間にトンネリン
グ絶縁膜を介設し、消去ゲート電極に消去電圧を印加し
て、電子をフローティングゲート電極から消去ゲート電
極にトンネリングさせることにより、データの消去を行
なっている。

【０００５】一方、近年、半導体装置の超微細化，高集
積化，高性能化が求められてきており、上述の電気的消
去可能なフローティングゲート型ＥＥＰＲＯＭにおいて
も、超微細化，高性能化が強く求められている。

【０００６】以下に、従来の消去ゲート電極を備えたフ
ローティングゲート型半導体記憶装置の一例について、
図１９および図２０（ａ）〜（ｃ）を参照しながら説明
する。ここで、図１９は上記従来の半導体記憶装置のメ
モリ部における構造を示す平面図、図２０（ａ）〜
（ｃ）はそれぞれ図１９に示すXXa−XXa線，XXb−XXb線
およびXXc−XXc線における断面図である。

【０００７】図１９および図２０（ａ）〜（ｃ）に示す
ように、従来の半導体記憶装置は、Ｓｉ基板１０１内に
不純物を導入して形成されたソース・ドレイン領域とな
る第１，第２の拡散層１０２ａ，１０２ｂと、Ｓｉ基板
１０１の上に堆積されたシリコン酸化膜からなる素子分
離絶縁膜１０３と、シリコン酸化膜からなるゲート絶縁
膜１０４と、ポリシリコン膜からなるフローティングゲ
ート電極１０５と、ポリシリコン膜からなるコントロー
ルゲート電極１０６と、フローティングゲート電極１０
５とコントロールゲート電極１０６との間に介在するシ
リコン酸化膜からなる容量絶縁膜１０７と、フローティ
ングゲート電極１０５の側面に形成された薄いシリコン
酸化膜からなるトンネリング絶縁膜１１１と、トンネリ
ング絶縁膜１１１を挟んでフローティングゲート電極１
０５の側面と対向するポリシリコン膜からなる消去ゲー
ト電極１０９と、コントロールゲート電極１０６の上に
設けられたシリコン酸化膜からなるゲート上絶縁膜１１
２と、容量絶縁膜１０７，コントロールゲート電極１０
６およびゲート上絶縁膜１１２の側面上に設けられた絶
縁体サイドウォール１１３と、厚く堆積されたシリコン
酸化膜からなる層間絶縁膜１１４と、層間絶縁膜１１４
を開口して第１，第２の拡散層１０２ａ，１０２ｂに達
する第１，第２の接続孔１１５ａ，１１５ｂと、この第
１，第２の接続孔１１５ａ，１１５ｂを埋めて層間絶縁
膜１１４の上に延びる金属配線層１１６を備えている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
半導体記憶装置の構造では、デザインルールがハーフミ
クロン以下にまで微細化が進むに従って、図２０（ｃ）
に示すように、第１，第２の接続孔１１５ａ，１１５ｂ
が現れる断面において、ソース・ドレイン領域となる第
１，第２の拡散層１０２ａ，１０２ｂ同士の間の距離が
短くなり、ソース−ドレイン間リークが起こり易くな
る。従って、第１，第２の拡散層１０２ａ，１０２ｂの
図２０（ｂ）に示す断面における横方向の寸法も制限さ
れることになる。ところが、第１，第２の接続孔１１５
ａ，１１５ｂを第１，第２の拡散層１０２ａ，１０２ｂ
の直上に確実に開口するためには製造工程のばらつきを
考慮したリソグラフィーの重ね合わせマージンを確保す
る必要があるので、図２０（ｂ）に示す断面における横
方向寸法の小さい第１，第２の拡散層１０２ａ，１０２
ｂの直上に確実に第１，第２の接続孔１１５ａ，１１５
ｂを開口するには、第１，第２の接続孔１１５ａ，１１
５ｂの径をさらに小さくする必要がある。つまり、ソー
ス−ドレイン間リークを防止するためには、第１，第２
の接続孔１１５ａ，１１５ｂの図２０（ｃ）に示す断面
における横方向の寸法の縮小が避けられない。

【０００９】しかしながら、第１，第２の接続孔１１５
ａ，１１５ｂの径をさらに小さくすると、フローティン
グゲート電極１０５，コントロールゲート電極１０６お
よび消去ゲート電極１０９を積層した構造を有している
関係上、第１，第２の接続孔１１５ａ，１１５ｂのアス
ペクト比が非常に大きくなって、種々の不具合を引き起
こしかねない。すなわち、第１，第２の接続孔１１５
ａ，１１５ｂを開口するためにドライエッチングを行な
っているときのマイクロローディング現象や、その後の
第１，第２の接続孔１１５ａ，１１５ｂ内に金属配線層
１１６を構成する金属材料を堆積する工程における金属
材料のカバレージの悪化に起因する接続不良などがおこ
りやすくなる。

【００１０】本発明は、上記従来の課題に鑑みてなされ
たものであり、その目的は、半導体基板内の拡散層にコ
ンタクトする部材を埋め込むための接続孔のアスペクト
比を低減するための手段を講ずることにより、ソース−
ドレイン間のリークの防止を図りつつ、超微細化が可能
なフローティングゲート型半導体記憶装置およびその製
造方法を提供することにある。

【００１１】

【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板と、上記半導体基板内に不純物を導入し
て形成されたソース・ドレイン領域として機能する第
１，第２の拡散層と、上記半導体基板における上記第１
の拡散層の一部および上記第２の拡散層の一部を含む領
域の上に形成された素子分離絶縁膜と、上記半導体基板
における上記第１，第２の拡散層間に位置する領域の上
に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形
成されたフローティングゲート電極と、上記フローティ
ングゲート電極の上に設けられたコントロールゲート電
極と、上記フローティングゲート電極とコントロールゲ
ート電極との間に介在する容量絶縁膜と、上記消去ゲー
ト電極の側面に接して設けられたトンネル絶縁膜と、上
記トンネル絶縁膜を挟んで上記フローティングゲート電
極の側面と対向する消去ゲート電極と、上記素子分離絶
縁膜が開口されてなる２つの下側接続孔を埋めて上記第
１，第２の拡散層にコンタクトする第１，第２のコンタ
クト部材と、上記第１，第２のコンタクト部材およびコ
ントロールゲートの上方に堆積された層間絶縁膜と、上
記層間絶縁膜に形成された２つの上側接続孔を埋めて上
記第１，第２のコンタクト部材にコンタクトする配線層
とを備えている。

【００１２】これにより、素子分離絶縁膜に形成された
下側接続孔を埋める第１，第２のコンタクト部材が設け
られている分だけ上側接続孔の深さが低減される。した
がって、上側接続孔の径を小さくする必要が生じたとき
にも、上側接続孔のアスペクト比の増大を防止すること
が可能になる。特に、消去ゲート付フローティングゲー
ト型半導体記憶装置においては、層間絶縁膜の下地とな
る基板の上端と下端との段差が大きくなるために層間絶
縁膜が厚くなる傾向があるが、かかる場合にもアスペク
ト比の増大を抑制できることになる。従って、ソース・
ドレイン領域間のリークを防止しながら、フローティン
グゲート型半導体記憶装置の超微細化を図ることができ
る。

【００１３】上記半導体記憶装置において、上記コンタ
クト部材が、上記層間絶縁膜の上まで延びて、引き出し
電極として機能していることにより、コンタクト部材の
上端面面積の拡大に応じて上側接続孔の横方向の寸法を
拡大することができるので、上側接続孔のアスペクト比
の低減を図ることができる。

【００１４】上記半導体記憶装置において、上記素子分
離膜は、ＣＶＤ法によって堆積された絶縁膜により構成
されていることにより、超微細化に適したフローティン
グゲート型半導体記憶装置を実現しながら、さらに拡大
する層間絶縁膜の下地となる基板の段差に対して接続孔
のアスペクト比の拡大を抑制することができる。

【００１５】上記半導体記憶装置において、上記コンタ
クト部材は、上記フローティングゲート電極，コントロ
ールゲート電極及び上記消去ゲート電極のうちいずれか
１つと同じ材料により構成されていることにより、製造
工程の簡素化を図ることができ、製造コストの低減を図
ることができる。

【００１６】上記コンタクト部材は、高融点金属および
ポリシリコンのうち少なくともいずれか１つにより構成
されていることが好ましい。

【００１７】上記半導体記憶装置において、少なくとも
上記コンタクト部材の下部は、ノンドープの半導体によ
り構成されていることにより、第１，第２の拡散層間の
リークの発生を抑制することができる。

【００１８】上記半導体記憶装置において、上記コンタ
クト部材と下側接続孔の側面との間に介在する絶縁体サ
イドウォールをさらに備えることにより、第１，第２の
拡散層から半導体基板内への不純物の拡散を抑制するこ
とができ、よって、第１，第２の拡散層間のリークの発
生をより効果的に抑制することができる。

【００１９】本発明の半導体記憶装置の製造方法は、半
導体基板内にソース・ドレイン領域として機能する第
１，第２の拡散層を形成する工程（ａ）と、上記工程
（ａ）の後、上記半導体基板の上記第１の拡散層の一部
および上記第２の拡散層の一部を含む領域の上に分離領
域形成用絶縁膜を形成する工程（ｂ）と、上記分離領域
形成用絶縁膜をパターニングして、素子分離用絶縁膜を
形成する工程（ｃ）と、上記工程（ｃ）の後又は前に、
あるいは上記工程（ｃ）と同時に、上記分離領域形成用
絶縁膜をパターニングして、上記第１，第２の拡散層に
それぞれ到達する第１，第２の下側接続孔を形成する工
程（ｄ）と、上記工程（ｃ）の後に、上記半導体基板の
上記素子分離絶縁膜で囲まれる領域の上に第１の絶縁膜
を形成する工程（ｅ）と、記工程（ｅ）の工程の後、上
記第１の絶縁膜の上に、第１の導体膜，第２の絶縁膜，
第２の導体膜および第３の絶縁膜を順次形成する工程
（ｆ）と、上記工程（ｆ）の後、上記第３の絶縁膜，第
２の導体膜および第２の絶縁膜をパターニングして、そ
れぞれゲート上絶縁膜，コントロールゲート電極および
容量絶縁膜を形成する工程（ｇ）と、上記工程（ｇ）の
後、上記容量絶縁膜，コントロールゲート電極及びゲー
ト上絶縁膜の側面上に絶縁体サイドウォールを形成する
工程（ｈ）と、上記工程（ｈ）の後、上記絶縁体サイド
ウォールをマスクにして、上記第１の導体膜をエッチン
グにより除去して、フローティングゲート電極を形成す
る工程（ｉ）と、上記（ｉ）の後、上記フローティング
ゲート電極の側面にトンネリング絶縁膜を形成する工程
（ｊ）と、上記工程（ｊ）の後、上記トンネリング絶縁
膜を挟んで上記フローティングゲート電極に対向する消
去ゲート電極を形成する工程（ｋ）と、上記下側接続孔
を埋めるコンタクト部材を形成する工程（ｌ）とを含ん
でいる。

【００２０】この方法により、上述の効果を発揮しうる
半導体記憶装置を容易に形成することができる。

【００２１】上記第２の工程では、ＣＶＤ法により上記
素子分離絶縁膜を形成することにより、超微細化に適し
た半導体記憶装置の構造を得ることができる。

【００２２】上記工程（ｌ）を上記工程（ｋ）と同時に
行ない、上記工程（ｌ）では、基板上に第３の導体膜を
形成した後、この第３の導体膜をパターニングすること
により、上記コンタクト部材と消去ゲート電極とを同時
に形成することができる。

【００２３】また、上記工程（ｄ）を上記工程（ｅ）の
前に行い、上記工程（ｆ）では、上記下側接続孔の上
に、上記第２の導体膜及び第３の絶縁膜を形成し、上記
工程（ｌ）は、上記工程（ｇ）と同時に行なうこともで
きる。

【００２４】上記工程（ｆ）の前に、第１，第２の接続
孔の側面に絶縁体サイドウォールを形成する工程をさら
に含むことにより、第１，第２のコンタクト部材から半
導体基板への不純物の拡散を抑制することができる。

【００２５】上記工程（ｄ）を上記工程（ｃ）の前に行
なうことにより、分離領域形成用絶縁膜が平坦な状態で
第１，第２の下側接続孔を形成することができるので、
フォトリソグラフィーの解像限界まで各下側接続孔を微
細化することができる。

【００２６】上記工程（ｌ）では、上記コンタクト部材
を、高融点金属膜および半導体膜の積層膜から形成する
ことができる。

【００２７】上記工程（ｌ）では、上記コンタクト部材
を、互いに不純物濃度が異なる２種以上の半導体膜の積
層膜から形成することができる。

【００２８】特に、上記工程（ｌ）では、基板上にノン
ドープのポリシリコン膜とアモルファスシリコン膜を順
次堆積し、アモルファスシリコン膜に不純物イオンを注
入した後、上記ポリシリコン膜及びアモルファスシリコ
ン膜をパターニングして、上記コンタクト部材を形成す
ることにより、第１，第２のコンタクト部材の上部にド
ープされた不純物が半導体基板内に拡散して、その拡散
領域が第１，第２の拡散層よりも広くなるのを確実に抑
制することができる。

【００２９】

【発明の実施の形態】（第１の実施形態）図１は本発明
の第１の実施形態に係る半導体記憶装置のメモリ部にお
ける構造を示す平面図、図２（ａ）−（ｃ）はそれぞれ
図１に示すIIa−IIa線，IIb−IIb線およびIIc−IIc線に
おける断面図である。

【００３０】図１および図２（ａ）−（ｃ）に示すよう
に、本実施形態に係る半導体記憶装置は、Ｓｉ基板１内
に不純物を導入して形成されたソース・ドレイン領域と
なる第１，第２の拡散層２ａ，２ｂと、Ｓｉ基板１の上
に設けられたシリコン酸化膜からなる素子分離絶縁膜３
と、酸化シリコンからなるゲート絶縁膜４と、ゲート絶
縁膜４の上に設けられたポリシリコンからなるフローテ
ィングゲート電極５と、フローティングゲート電極５の
上方に設けられたポリシリコンからなるコントロールゲ
ート電極６と、フローティングゲート電極５とコントロ
ールゲート電極６との間に介在する酸化シリコンからな
る容量絶縁膜７と、素子分離絶縁膜３を開口して第１，
第２拡散層２ａ，２ｂに達する第１，第２の下側接続孔
８ａ，８ｂと、フローティングゲート電極５の側面に形
成された酸化シリコンからなる薄いトンネリング絶縁膜
１１と、トンネリング絶縁膜１１を挟んでフローティン
グゲート電極５の側面と対向する消去ゲート電極９と、
上記各第１，第２の下側接続孔８ａ，８ｂをそれぞれ埋
めて素子分離絶縁膜３の上に延びるポリシリコンからな
る第１，第２のコンタクト部材１０ａ，１０ｂと、コン
トロールゲート電極６の上に設けられた酸化シリコンか
らなるゲート上絶縁膜１２と、シリコン酸化膜の異方性
エッチングにより容量絶縁膜７，コントロールゲート電
極６およびゲート上絶縁膜１２の側面上に形成された絶
縁体サイドウォール１３と、厚く堆積された酸化シリコ
ンからなる層間絶縁膜１４と、層間絶縁膜１４を開口し
てそれぞれ第１，第２のコンタクト部材１０ａ，１０ｂ
に達する第１，第２の上側接続孔１５ａ，１５ｂと、こ
の各上側接続孔１５ａ，１５ｂを埋めて層間絶縁膜１４
の上に延びる金属配線層１６とを備えている。

【００３１】すなわち、本実施形態に係る半導体記憶装
置の特徴は、素子分離絶縁膜３に開口された第１，第２
の下側接続孔８ａ，８ｂをそれぞれ埋めて、引き出し電
極として機能する第１，第２のコンタクト部材１０ａ，
１０ｂを備えており、金属配線層１６と第１，第２の拡
散層２ａ，２ｂとを接続するための第１，第２の上側接
続孔１５ａ，１５ｂがそれぞれこの第１，第２のコンタ
クト部材１０ａ，１０ｂに達している点である。

【００３２】本実施形態によれば、第１，第２の拡散層
２ａ，２ｂと金属配線層１６の間にそれぞれ第１，第２
のコンタクト部材１０ａ，１０ｂを介在させることによ
り、第１，第２の拡散層２ａ，２ｂ同士の距離が小さく
なっても、第１，第２の拡散層２ａ，２ｂと金属配線層
１６とを接続する第１，第２の上側接続孔１５ａ，１５
ｂの深さは第１，第２のコンタクト部材１０ａ，１０ｂ
の高さだけ低減することが可能になる。また、第１，第
２拡散層２ａ，２ｂにそれぞれ接続される第１，第２の
コンタクト部材１０ａ，１０ｂの上端面の横方向の寸法
を大きくとって両者間の間隔を第１，第２の拡散層２
ａ，２ｂ間の間隔より狭くしても、両者間にリーク電流
が流れるおそれはほとんどない。これらの結果、第１，
第２のコンタクト部材１０ａ，１０ｂに到達する第１，
第２の上側接続孔１５ａ，１５ｂの深さを浅く、かつ横
方向の寸法を増大させることが可能となる。これら各部
の具体的な寸法については後述する。

【００３３】よって、超微細化された半導体記憶装置に
おいても、第１，第２の上側接続孔１５ａ，１５ｂのア
スペクト比の増大を回避しながら、ソース・ドレイン領
域となる第１，第２の拡散層２ａ，２ｂ間のリークを防
止することが可能となる。特に、消去ゲート付フローテ
ィングゲート型半導体記憶装置においては、層間絶縁膜
１４の下地となる基板の上端と下端との段差が大きくな
るために層間絶縁膜１４が厚くなる傾向があるが、かか
る場合にもアスペクト比の増大を抑制できることにな
る。さらに、ＬＯＣＯＳ法によって形成された素子分離
絶縁膜やトレンチ法によって形成された素子分離絶縁膜
とは異なり、ＣＶＤ法によって形成された酸化膜を設け
た場合には、層間絶縁膜１４の下地となる基板の段差が
さらに拡大する。かかる場合においては、ＣＶＤ法によ
る超微細化に適した半導体記憶装置を実現しつつ、本発
明の著効を発揮することができる。

【００３４】本実施形態では、コンタクト部材としてポ
リシリコン膜を用いた例を示しているが、ポリシリコン
膜に代えて、タングステン膜などの高融点金属膜やタン
グステンポリサイド膜などを用いてもよい。

【００３５】また、本実施形態では、ソース領域−ドレ
イン領域間に挟まれたチャンネル領域の一部の上にゲー
ト絶縁膜，フローティングゲート電極などを設けている
スプリットゲート構造を有する半導体記憶装置に本発明
を適用した例について説明したが、ソース領域−ドレイ
ン領域間に挟まれたチャンネル領域の全面上にゲート絶
縁膜，フローティングゲート電極などを形成したスタッ
クゲート構造を有するものにも本発明を適用することが
できる。

【００３６】さらに、本実施形態では、消去ゲート電極
を備えた半導体記憶装置に本発明を適用した例について
説明したが、消去ゲート電極を備えていない半導体記憶
装置にも本発明を適用できることはいうまでもない。

【００３７】次に、本実施形態の半導体装置の製造方法
について、図３（ａ）−（ｃ）から図９（ａ）−（ｃ）
を参照しながら説明する。ここで、各図の（ａ）−
（ｃ）は、それぞれ図１に示すIIa−IIa線，IIb−IIb線
およびIIc−IIc線断面に相当する断面における断面図で
ある。

【００３８】まず、図３（ａ）−（ｃ）に示す工程で、
Ｓｉ基板１の主面上に拡散層形成用のフォトレジストマ
スク１７を公知のフォトレジスト技術により形成し、Ｓ
ｉ基板１内に砒素イオンを加速電圧が約４０ＫｅＶ，ド
ーズ量が約５×１０¹⁵／ｃｍ ² の条件で注入する。

【００３９】次に、図４（ａ）−（ｃ）に示す工程で、
拡散層形成用のフォトレジストマスク１７を除去し、例
えば窒素雰囲気下，約９５０℃，約３０分間の熱処理を
行なって、注入された不純物を拡散させることにより、
深さ約０．４μｍ程度のＮ型の第１，第２の拡散層２
ａ，２ｂを形成する。さらに、公知の減圧ＣＶＤ法によ
り、基板上に厚みが約４００ｎｍの素子分離用シリコン
酸化膜１８を堆積し、さらにその上に、素子分離形成用
のフォトレジストマスク１９を形成する。

【００４０】次いで、図５（ａ）−（ｃ）に示す工程
で、素子分離用シリコン酸化膜１８の所定部分を公知の
異方性ドライエッチング技術により除去することによ
り、素子分離絶縁膜３を形成する。その後、素子分離形
成用のフォトレジストマスク１９を除去する。次いで、
Ｓｉ基板１の素子分離絶縁膜３によって囲まれる部分の
表面を公知の熱酸化法により酸化し、厚みが３０ｎｍの
第１のシリコン酸化膜４ｘを形成する。さらに、公知の
減圧ＣＶＤ法により、第１のシリコン酸化膜４ｘの上に
厚みが約３００ｎｍの第１のポリシリコン膜２０を堆積
する。

【００４１】次いで、公知のフォトエッチング技術によ
り、第１のポリシリコン膜２０および第１のシリコン酸
化膜４ｘを部分的に除去する。次いで、公知の減圧ＣＶ
Ｄ法により、基板上に厚みが約１５ｎｍの第２のシリコ
ン酸化膜７ｘを堆積し、９００℃の熱処理を施すことに
より第２のシリコン酸化膜７ｘの緻密化を行う。次い
で、公知の減圧ＣＶＤ法により、基板上に、厚みが約３
００ｎｍの第２のポリシリコン膜２１と厚みが約３００
ｎｍの第３のシリコン酸化膜１２ｘとを順次形成した
後、コントロールゲート電極形成用のフォトレジストマ
スク２２を公知のフォトリソグラフィー技術により形成
する。

【００４２】次に、図６（ａ）−（ｃ）に示す工程で、
フォトレジストマスク２２を用いたエッチングを行なっ
て、第３のシリコン酸化膜１２ｘをパターニングしてゲ
ート上絶縁膜１２を形成する。そして、コントロールゲ
ート電極形成用のフォトレジストマスク２２を除去した
後、ゲート上絶縁膜１２をマスクとして用いたエッチン
グにより、第２のポリシリコン膜２１および第２のシリ
コン酸化膜７ｘをパターニングして、コントロールゲー
ト電極６および容量絶縁膜７を形成する。次いで、公知
の減圧ＣＶＤ法により、基板上に、厚みが約２００ｎｍ
のシリコン酸化膜を堆積し、公知の異方性ドライエッチ
技術により、コントロールゲート電極６，容量絶縁膜７
およびゲート上絶縁膜１２の側面に絶縁体サイドウォー
ル１３を形成する。次いで、ゲート上絶縁膜１２および
絶縁体サイドウォール１３をマスクとして用いた公知の
異方性ドライエッチ技術により、第１のポリシリコン膜
２０をパターニングしてフローティングゲート電極５を
形成する。次いで、公知のフォトリソグラフィー技術に
より、基板上に、下側接続孔形成用のフォトレジストマ
スク２３を形成する。

【００４３】次に、図７（ａ）−（ｃ）に示す工程で、
下側接続孔形成用のフォトレジストマスク２３を用いた
エッチングを行なって、素子分離絶縁膜３を開口して第
１，第２の拡散層２ａ，２ｂに達する第１，第２の下側
接続孔８ａ，８ｂを形成した後、下側接続孔形成用のフ
ォトレジストマスク２３を除去する。次いで、フローテ
ィングゲート電極５の露出している側部を公知の熱酸化
法、例えば水蒸気雰囲気下，約９００℃で２０分間の条
件で酸化して、厚みが約３０ｎｍのシリコン酸化膜から
なるトンネリング絶縁膜１１を形成する。この時、第
１，第２の下側接続孔８ａ，８ｂの底面に露出していた
Ｓｉ基板１の表面上に寄生シリコン酸化膜２４が形成さ
れる。次いで、寄生シリコン酸化膜除去用のフォトレジ
ストマスク２５を公知のフォトリソグラフィー技術によ
り形成する。

【００４４】次に、図８（ａ）−（ｃ）に示す工程で、
公知のウェットエッチング、例えばフッ酸水溶液を用い
たエッチングにより寄生シリコン酸化膜２４を除去した
後、寄生シリコン酸化膜除去用のフォトレジストマスク
２５を除去する。次いで、公知の減圧ＣＶＤ法により、
基板上に、厚みが約４００ｎｍの第３のポリシリコン膜
２６を堆積する。ここで、第３のポリシリコン膜２６に
は、堆積後の不純物のイオン注入により、あるいはＣＶ
Ｄ中の不純物のドーピングによって、不純物が導入され
ている。その後、基板上に、第３のポリシリコン膜２６
をパターニングするためのフォトレジストマスク２７を
形成する。

【００４５】次に、図９（ａ）−（ｃ）に示す工程で、
公知の異方性ドライエッチ技術により、第３のポリシリ
コン膜２６をパターニングして、消去ゲート電極９と第
１，第２の下側接続孔８ａ，８ｂに埋め込まれた第１，
第２のコンタクト部材１０ａ，１０ｂとを形成する。こ
のとき、第１，第２の下側接続孔８ａ，８ｂの底部から
第１，第２のコンタクト部材１０ａ，１０ｂの上端まで
の縦方向の寸法は、約８００ｎｍであり、第１，第２の
コンタクト部材１０ａ，１０ｂの上端面の横方向の寸法
は、約０．５μｍである。次いで、公知の減圧ＣＶＤ法
により、厚みが約１．６μｍのＢＰＳＧ膜からなる層間
絶縁膜１４を堆積した後、層間絶縁膜１４のリフローに
よる平坦化を行なう。このリフロー後における層間絶縁
膜１４の厚みは、薄い部分で２００〜３００ｎｍであ
り、もっとも厚い部分で約２μｍである。また、素子分
離絶縁膜３の上方に層間絶縁膜１４の厚みは約１．６μ
ｍで、第１，第２のコンタクト部材１０ａ，１０ｂの上
方における層間絶縁膜１４の厚みは約１．２μｍであ
る。

【００４６】その後、層間絶縁膜１４に第１，第２のコ
ンタクト部材１０ａ，１０ｂに到達する第１，第２の上
側接続孔１５ａ，１５ｂを開口するが、このとき第１，
第２のコンタクト部材１０ａ，１０ｂの上方における層
間絶縁膜１４の厚みは約１．２μｍであることから、第
１，第２の上側接続孔１５ａ，１５ｂの深さも約１．２
μｍである。また、第１，第２の上側接続孔１５ａ，１
５ｂの径は約０．３μｍである。その後、第１，第２の
上側接続孔１５ａ，１５ｂを埋めて層間絶縁膜１４の上
に延びる金属配線層１６を形成する。

【００４７】なお、この後に続く保護膜形成工程および
ボンディングパッド形成工程については、図示および説
明を省略している。

【００４８】すなわち、本実施形態に製造工程中におけ
る第１，第２の上側接続孔１５ａ，１５ｂの深さは、第
１，第２のコンタクト部材１０ａ，１０ｂの高さの分だ
け浅くて済み、具体的には約１．２μｍの深さであれば
よい。それに対し、上記従来の半導体記憶装置による
と、図２０（ｃ）に示す構造からわかるように、本実施
形態に係る半導体記憶装置と各部の寸法を同じと仮定す
ると第１，第２の接続孔１１５ａ，１１５ｂの深さは約
２μｍとなる。また、引き出し電極として機能する第
１，第２のコンタクト部材１０ａ，１０ｂの上端面にお
ける横方向の寸法を大きく採ることで、第１，第２の上
側接続孔１５ａ，１５ｂの径を大きく確保することがで
きる。従って、本実施形態に係る半導体記憶装置におい
ては、従来の半導体記憶装置と横方向の寸法を同じとし
ながら第１，第２の上側接続孔１５ａ，１５ｂのアスペ
クト比を効果的に抑制することができる。

【００４９】しかも、本実施形態の製造方法によれば、
消去ゲート電極９と第１，第２のコンタクト部材１０
ａ，１０ｂとを共通の第３のポリシリコン膜２６のパタ
ーニングにより同時に形成しているため、従来の半導体
記憶装置の製造工程に対して工程数の増大を招くことな
く、上述の効果を発揮することができる。

【００５０】なお、第１，第２のコンタクト部材１０
ａ，１０ｂは素子分離絶縁膜３の上にまで延びている必
要は必ずしもなく、第１，第２の下側接続孔８ａ，８ｂ
を埋めているだけでもよい。その場合にも、第１，第２
の上側接続孔１５ａ，１５ｂの深さの低減によるアスペ
クト比の増大防止効果を発揮することができる。

【００５１】ただし、第１，第２のコンタクト部材１０
ａ，１０ｂが素子分離絶縁膜３の上にまで延びて引き出
し電極として機能することにより、第１，第２の上側接
続孔１５ａ，１５ｂの径を大きくすることが可能になる
ので、アスペクト比の低減効果をより顕著に発揮するこ
とができる。

【００５２】なお、上記実施形態においては、第１，第
２のコンタクト部材１０ａ，１０ｂを消去ゲート電極９
と共通のポリシリコン膜から形成するようにしたが、第
１，第２のコンタクト部材１０ａ，１０ｂをコントロー
ルゲート電極６またはフローティングゲート電極５と共
通のポリシリコン膜から形成しても、同様の効果が得ら
れることはいうまでもない。

【００５３】（第２の実施形態）本実施形態における半
導体記憶装置の平面構造は、基本的に図１に示す第１の
実施形態と同様であるので、平面構造の図示及び説明は
省略する。図１０（ａ）−（ｃ）は、本発明の第２の実
施形態に係る半導体記憶装置のメモリ部における断面図
であって、それぞれ図１に示すIIa−IIa線，IIb−IIb線
およびIIc−IIc線における断面図である。

【００５４】図１０（ａ）−（ｃ）に示すように、本実
施形態に係る半導体記憶装置は、第１の実施形態の半導
体記憶装置と同様に、第１，第２の拡散層２ａ，２ｂ
と、素子分離絶縁膜３と、ゲート絶縁膜４と、フローテ
ィングゲート電極５と、コントロールゲート電極６と、
容量絶縁膜７と、第１，第２の下側接続孔８ａ，８ｂ
と、トンネリング絶縁膜１１と、消去ゲート電極９と、
第１，第２のコンタクト部材１０ａ，１０ｂと、ゲート
上絶縁膜１２と、絶縁体サイドウォール１３と、層間絶
縁膜１４と、第１，第２の上側接続孔１５ａ，１５ｂ
と、金属配線層１６とを備えている。

【００５５】すなわち、本実施形態に係る半導体記憶装
置は、上記第１の実施形態と同様に、素子分離絶縁膜３
に開口された第１，第２の下側接続孔８ａ，８ｂをそれ
ぞれ埋めて、引き出し電極として機能する第１，第２の
コンタクト部材１０ａ，１０ｂを備えており、金属配線
層１６と第１，第２の拡散層２ａ，２ｂとを接続するた
めの第１，第２の上側接続孔１５ａ，１５ｂがそれぞれ
第１，第２のコンタクト部材１０ａ，１０ｂに達してい
る。

【００５６】ここで、上記第１の実施形態と比較したと
きの本実施形態の半導体記憶装置の特徴は、第１，第２
の下側接続孔８ａ，８ｂの側面に酸化シリコンからなる
絶縁体サイドウォール２８が形成されている点と、第
１，第２の下側接続孔８ａ，８ｂをそれぞれ埋める第
１，第２のコンタクト部材１０ａ，１０ｂが、ノンドー
プのポリシリコンからなる下部コンタクト１０ａｘ，１
０ｂｘと、例えば１×１０ ¹⁵／ｃｍ³ の濃度の不純物が
ドープされたポリシリコンからなる上部コンタクト１０
ａｙ，１０ｂｙとによりそれぞれ構成されている点であ
る。また、コントロールゲート電極６も、ノンドープの
ポリシリコンからなる下部ゲート６ｘと、不純物がドー
プされたポリシリコンからなる上部ゲート６ｙとにより
構成されている。そして、第１，第２のコンタクト部材
１０ａ，１０ｂの下部コンタクト１０ａｘ，１０ｂｘと
コントロールゲート電極６の下部ゲート６ｘとが同じポ
リシリコン膜から形成され、第１，第２のコンタクト部
材１０ａ，１０ｂの上記コンタクト１０ａｙ，１０ｂｙ
とコントロールゲート電極６の上部ゲート６ｙとが同じ
ポリシリコン膜から形成されている。そして、Ｓｉ基板
１のうち第１，第２のコンタクト部材１０ａ，１０ｂに
接すると共に第１，第２の拡散層２ａ，２ｂに囲まれる
領域に、上部コンタクト１０ａｙ，１０ｂｙから不純物
が拡散して形成された第１，第２のコンタクト拡散層３
２ａ，３２ｂが設けられている。

【００５７】本実施形態の半導体記憶装置によれば、上
記第１の実施形態の半導体記憶装置と同様の効果に加え
て、以下の効果を発揮することができる。

【００５８】第１，第２の拡散層２ａ，２ｂは不純物イ
オンの注入によって形成されるが、その後、熱処理など
により、不純物がドープされている第１，第２のコンタ
クト部材１０ａ，１０ｂからＳｉ基板１内に不純物が拡
散してきて、第１，第２の拡散層２ａ，２ｂよりも広い
領域まで不純物が拡散すると、ソース・ドレイン領域間
のリークが生じやすくなる。

【００５９】ここで、本実施形態においては、上部コン
タクト１０ａｙ，１０ｂｙからＳｉ基板１内に高濃度の
不純物が拡散しても、両者間に下部コンタクト１０ａ
ｘ，１０ｂｘが介在しているので、不純物が第１，第２
の拡散層２ａ，２ｂよりも広い範囲まで拡散することは
なく、第１，第２のコンタクト拡散層３２ａ，３２ｂが
Ｓｉ基板１の表面付近の狭い領域にのみ形成される。一
方、第１，第２のコンタクト部材１０ａ，１０ｂの上部
コンタクト１０ａｙ，１０ｂｙに不純物がドープされて
いるので、第１，第２のコンタクト部材１０ａ，１０ｂ
と金属配線層１６との接触抵抗は、第１の実施形態と同
程度にすることができる。

【００６０】なお、第１，第２のコンタクト拡散層３２
ａ，３２ｂが存在するので、第１，第２のコンタクト部
材１０ａ，１０ｂと第１，第２の拡散層２ａ，２ｂとの
間の接触抵抗も、第１の実施形態と同程度に保つことが
できる。

【００６１】さらに、本実施形態においては、下側接続
孔８ａ，８ｂの側面に絶縁体サイドウォール２８ａ，２
８ｂが設けられているので、第１，第２のコンタクト部
材１０ａ，１０ｂと第１，第２の拡散層２ａ，２ｂとの
接触面積を小さくできることから、第１，第２の高濃度
拡散層３２ａ，３２ｂの広がりをより確実に抑制できる
利点がある。

【００６２】ここで、本実施形態においては、第１，第
２のコンタクト部材１０ａ，１０ｂの下部コンタクト１
０ａｘ，１０ｂｘとコントロールゲート電極６の下部ゲ
ート６ｘとが同じノンドープのポリシリコン膜から形成
され、第１，第２のコンタクト部材１０ａ，１０ｂの上
部コンタクト１０ａｙ，１０ｂｙとコントロールゲート
電極６の上部ゲート６ｙとが同じドープトポリシリコン
膜から形成されているので、工程の簡素化をも実現でき
る。ただし、第１，第２のコンタクト部材１０ａ，１０
ｂをコントロールゲート電極６を構成するポリシリコン
膜とは別の積層ポリシリコン膜から形成してもよい。

【００６３】また、上部ゲート６ｙや上部コンタクト１
０ａｙ，１０ｂｙをタングステンなどの高融点金属膜に
より構成し、コントロールゲート電極６や第１，第２の
コンタクト部材１０ａ，１０ｂをポリメタル膜によって
構成することができる。

【００６４】本実施形態では、ソース領域−ドレイン領
域間に挟まれたチャンネル領域の一部の上にゲート絶縁
膜，フローティングゲート電極などを設けているスプリ
ットゲート構造を有する半導体記憶装置に本発明を適用
した例について説明したが、ソース領域−ドレイン領域
間に挟まれたチャンネル領域の全面上にゲート絶縁膜，
フローティングゲート電極などを形成したスタックゲー
ト構造を有するものにも本発明を適用することができ
る。

【００６５】さらに、本実施形態においては、消去ゲー
ト電極を備えた半導体記憶装置に本発明を適用した例に
ついて説明したが、消去ゲート電極を備えていない半導
体記憶装置にも本発明を適用できることはいうまでもな
い。

【００６６】次に、本実施形態の半導体装置の製造方法
について、図１１（ａ）−（ｃ）から図１８（ａ）−
（ｃ）を参照しながら説明する。ここで、各図の（ａ）
−（ｃ）は、それぞれ図１に示すIIa−IIa線，IIb−IIb
線およびIIc−IIc線断面に相当する断面における断面図
である。

【００６７】まず、図１１（ａ）−（ｃ）に示す工程
で、Ｓｉ基板１の主面上に保護酸化膜３０を形成した
後、保護酸化膜３０の上に拡散層形成用のフォトレジス
トマスク１７を公知のフォトレジスト技術により形成
し、Ｓｉ基板１内に砒素イオンを加速電圧が約４０Ｋｅ
Ｖ，ドーズ量が約５×１０¹⁵／ｃｍ² の条件で注入す
る。

【００６８】次に、図１２（ａ）−（ｃ）に示す工程
で、拡散層形成用のフォトレジストマスク１７を除去し
てから、例えば窒素雰囲気下，約９５０℃，約３０分間
の熱処理を行なって、注入された不純物を拡散させるこ
とにより、深さ約０．４μｍ程度のＮ型の第１，第２の
拡散層２ａ，２ｂを形成する。さらに、保護酸化膜３０
を除去した後、公知の減圧ＣＶＤ法により、基板上に厚
みが約４００ｎｍの素子分離用シリコン酸化膜１８を堆
積し、さらにその上に、下側接続孔形成用のフォトレジ
ストマスク２３を形成する。そして、素子分離用シリコ
ン酸化膜１８のうちフォトレジストマスク２３の開口部
下方に位置する部分を公知の異方性ドライエッチング技
術により除去することにより、下側接続孔８ａ，８ｂを
形成する。このとき、下側接続孔８ａ，８ｂの横方向の
寸法は、約３００ｎｍである。

【００６９】次に、図１３（ａ）−（ｃ）に示す工程
で、フォトレジストマスク２３を除去してから、基板上
に厚みが約１００ｎｍのシリコン酸化膜を堆積した後こ
のシリコン酸化膜の異方性エッチングを行なって、下側
接続孔８ａ，８ｂの側面に絶縁体サイドウォール２８
ａ，２８ｂを形成する。このとき、シリコン酸化膜の厚
みに換算して約２０ｎｍのオーバーエッチングを行な
う。これにより、下側接続孔８ａ，８ｂの底部の横方向
寸法は、約１６０ｎｍ程度狭くなる。

【００７０】次いで、基板上に、素子分離形成用のフォ
トレジストマスク１９を形成し、素子分離用シリコン酸
化膜１８のうちフォトレジストマスク１９の開口部下方
に位置する部分を公知の異方性ドライエッチング技術に
より除去することにより、素子分離絶縁膜３を形成す
る。この素子分離絶縁膜３の形成と、下側接続孔８ａ，
８ｂの形成とは同時に行なってもよいが、下側接続孔形
成用のフォトレジストマスク２３は孤立した開口部を有
するパターンであるのに対し、素子分離絶縁膜形成用の
フォトレジストマスク１９はライン＆スペースパターン
であることから、両者を個別に形成することが好まし
い。

【００７１】その後、図１４（ａ）−（ｃ）に示す工程
で、素子分離絶縁膜形成用のフォトレジストマスク１９
を除去する。次いで、Ｓｉ基板１の素子分離絶縁膜３に
よって囲まれる部分の表面を公知の熱酸化法により酸化
し、厚みが３０ｎｍの第１のシリコン酸化膜４ｘを形成
する。さらに、公知の減圧ＣＶＤ法により、第１のシリ
コン酸化膜４ｘの上に厚みが約３００ｎｍの第１のポリ
シリコン膜２０を堆積する。次いで、公知のフォトエッ
チング技術により、第１のポリシリコン膜２０および第
１のシリコン酸化膜４ｘを部分的に除去する。

【００７２】次に、図１５（ａ）−（ｃ）に示す工程
で、公知の減圧ＣＶＤ法により、基板上に厚みが約１５
ｎｍの第２のシリコン酸化膜７ｘを堆積し、９００℃の
熱処理を施すことにより第２のシリコン酸化膜７ｘの緻
密化を行う。このとき、下側開口部８ａ，８ｂの底面上
にも寄生シリコン酸化膜２４が形成される。そこで、こ
の寄生シリコン酸化膜２４を除去するためのフォトレジ
ストマスク２５を形成する。

【００７３】次に、図１６（ａ）−（ｃ）に示す工程
で、公知のウエットエッチング技術，例えばフッ酸水溶
液を用いたウエットエッチングにより寄生シリコン酸化
膜２４を除去した後、寄生シリコン酸化膜除去用のフォ
トレジストマスク２５を除去する。次いで、公知の減圧
ＣＶＤ法により、基板上に、厚みが約１５０ｎｍのノン
ドープの下側第２ポリシリコン膜２１ｘと、ＣＶＤ中の
不純物のドーピングなどによって濃度約１×１０²⁰／ｃ
ｍ³ のＮ型不純物がドープされた厚みが約１５０ｎｍの
上側第２ポリシリコン膜２１ｙと、厚みが約３００ｎｍ
の第３のシリコン酸化膜１２ｘとを順次形成した後、コ
ントロールゲート電極形成用のフォトレジストマスク２
２を公知のフォトリソグラフィー技術により形成する。
下側第２ポリシリコン膜２１ｘは比較的高温で成長させ
てポリシリコン状態で堆積することにより、後工程での
熱処理による下側第２ポリシリコン膜２１ｘ内への不純
物の拡散を抑制しつつ、上側第２ポリシリコン膜２１ｙ
のみに比較的高濃度を不純物を含ませておくことができ
る。

【００７４】次に、図１７（ａ）−（ｃ）に示す工程
で、フォトレジストマスク２２を用いたエッチングを行
なって、第３のシリコン酸化膜１２ｘをパターニングし
てゲート上絶縁膜１２を形成する。そして、コントロー
ルゲート電極形成用のフォトレジストマスク２２を除去
した後、ゲート上絶縁膜１２をマスクとして用いたエッ
チングにより、下側及び上側第２ポリシリコン膜２１
ｘ，２１ｙおよび第２のシリコン酸化膜７ｘをパターニ
ングして、下部ゲート６ｘ及び上部ゲート６ｙからなる
コントロールゲート電極６と、第１，第２の下側接続孔
８ａ，８ｂに埋め込まれた第１，第２のコンタクト部材
１０ａ，１０ｂと、容量絶縁膜７とを形成する。このと
き、第１，第２の下側接続孔８ａ，８ｂの底部から第
１，第２のコンタクト部材１０ａ，１０ｂの上端までの
縦方向の寸法は、約８００ｎｍであり、第１，第２のコ
ンタクト部材１０ａ，１０ｂの上端面の横方向の寸法
は、約０．５μｍである。

【００７５】次いで、公知の減圧ＣＶＤ法により、基板
上に、厚みが約２００ｎｍのシリコン酸化膜を堆積し、
公知の異方性ドライエッチ技術により、コントロールゲ
ート電極６，容量絶縁膜７およびゲート上絶縁膜１２の
側面と、第１，第２のコンタクト部材１０ａ，１０ｂの
側面とに絶縁体サイドウォール１３を形成する。次い
で、ゲート上絶縁膜１２および絶縁体サイドウォール１
３をマスクとして用いた公知の異方性ドライエッチ技術
により、第１のポリシリコン膜２０をパターニングして
フローティングゲート電極５を形成する。次いで、フロ
ーティングゲート電極５の露出している側部を公知の熱
酸化法、例えば水蒸気雰囲気下，約９００℃で２０分間
の条件で酸化して、厚みが約３０ｎｍのシリコン酸化膜
からなるトンネリング絶縁膜１１を形成する。その後、
公知の減圧ＣＶＤ法により、基板上に、厚みが約４００
ｎｍの第３のポリシリコン膜（図示せず）を堆積する。
その後、基板上に、第３のポリシリコン膜をパターニン
グするためのフォトレジストマスク２７を形成した後、
公知の異方性ドライエッチ技術により、第３のポリシリ
コン膜をパターニングして、消去ゲート電極９を形成す
る。

【００７６】次に、図１８（ａ）−（ｃ）に示す工程
で、公知の減圧ＣＶＤ法により、厚みが約１．６μｍの
ＢＰＳＧ膜からなる層間絶縁膜１４を堆積した後、層間
絶縁膜１４のリフローによる平坦化を行なう。このリフ
ロー後における層間絶縁膜１４の厚みは、薄い部分で２
００〜３００ｎｍであり、もっとも厚い部分で約２μｍ
である。また、素子分離絶縁膜３の上方に層間絶縁膜１
４の厚みは約１．６μｍで、第１，第２のコンタクト部
材１０ａ，１０ｂの上方における層間絶縁膜１４の厚み
は約１．２μｍである。

【００７７】その後、層間絶縁膜１４に第１，第２のコ
ンタクト部材１０ａ，１０ｂに到達する第１，第２の上
側接続孔１５ａ，１５ｂを開口するが、このとき第１，
第２のコンタクト部材１０ａ，１０ｂの上方における層
間絶縁膜１４の厚みは約１．２μｍであることから、第
１，第２の上側接続孔１５ａ，１５ｂの深さも約１．２
μｍである。また、第１，第２の上側接続孔１５ａ，１
５ｂの径は約０．３μｍである。その後、第１，第２の
上側接続孔１５ａ，１５ｂを埋めて層間絶縁膜１４の上
に延びる金属配線層１６を形成する。

【００７８】なお、この後に続く保護膜形成工程および
ボンディングパッド形成工程については、図示および説
明を省略している。

【００７９】本実施形態の半導体記憶装置の製造方法に
よっても、上記第１の実施形態と同様に、従来の半導体
記憶装置と横方向の寸法を同じとしながら第１，第２の
上側接続孔１５ａ，１５ｂのアスペクト比を効果的に抑
制することができる。

【００８０】ここで、本実施形態の製造方法によれば、
上記第１の実施形態とは異なり、コントロールゲート６
と第１，第２のコンタクト部材１０ａ，１０ｂとを共通
の第２のポリシリコン膜２１ｘ，２１ｙのパターニング
により同時に形成している。したがって、従来の半導体
記憶装置の製造工程に対して工程数の増大を招くことな
く、第１の実施形態と同様の効果を発揮することができ
るに加えて、上述のように、第１，第２のコンタクト部
材１０ａ，１０ｂから第１，第２の拡散層２ａ，２ｂよ
りも不純物が拡散するのを抑制することによって、ソー
ス・ドレイン領域間のリークが増大するのを確実に抑制
することができる。

【００８１】また、その結果、フォトリソグラフィーに
おける下側接続孔８ａ，８ｂを形成するためのフォトレ
ジストマスク２３と、第１，第２の拡散層２ａ，２ｂを
形成するためのフォトレジストマスク１７との重ね合わ
せマージンを大きく設定することが可能になる。

【００８２】さらに、素子分離用シリコン酸化膜１８か
ら子分離絶縁膜３を形成する前に、下側接続孔８ａ，８
ｂを形成しているので、素子分離用シリコン酸化膜１８
に段差のない状態で下側接続孔８ａ，８ｂを形成するこ
とにより、下側接続孔８ａ，８ｂの横方向寸法をフォト
リソグラフィーの解像限界まで微細化することができ
る。また、この手順により、絶縁体サイドウォール２８
ａ，２８ｂの形成をより容易に行なうことができる。

【００８３】なお、第１，第２のコンタクト部材１０
ａ，１０ｂは素子分離絶縁膜３の上にまで延びている必
要は必ずしもなく、第１，第２の下側接続孔８ａ，８ｂ
を埋めているだけでもよい。その場合にも、第１，第２
の上側接続孔１５ａ，１５ｂの深さの低減によるアスペ
クト比の増大防止効果を発揮することができる。

【００８４】ただし、第１，第２のコンタクト部材１０
ａ，１０ｂが素子分離絶縁膜３の上にまで延びて引き出
し電極として機能することにより、第１，第２の上側接
続孔１５ａ，１５ｂの径を大きくすることが可能になる
ので、アスペクト比の低減効果をより顕著に発揮するこ
とができる。

【００８５】また、上記第１，第２のコンタクト部材１
０ａ，１０ｂをフローティングゲート電極５，コントロ
ールゲート電極６，消去ゲート電極９とは全く別の導体
膜例えばポリシリコン膜により構成してもよい。その場
合には、下側接続孔８ａ，８ｂを形成した後、あるいは
絶縁体サイドウォール２８ａ，２８ｂを設ける場合には
絶縁体サイドウォール２８ａ，２８ｂを形成した後で、
層間絶縁膜１４を形成する前であれば、どの段階で第
１，第２のコンタクト部材１０ａ，１０ｂを形成しても
よい。ただし、不純物の拡散をできるだけ回避するため
には、できるだけ後に形成することが好ましい。

【００８６】

【発明の効果】本発明の半導体記憶装置およびその製造
方法によれば、ソース・ドレイン領域となる第１，第２
拡散層と配線層の間にコンタクト部材を介在させること
により、配線層と第１，第２の拡散層とを接続するため
の接続孔のアスペクト比を大きくすることなく、ソース
・ドレイン領域間のリークを防止が可能となり、フロー
ティングゲート型半導体記憶装置の超微細化を図ること
ができる。

【図面の簡単な説明】

【図１】本発明の第１，第２の実施形態に係る半導体記
憶装置の平面図である。

【図２】本発明の第１の実施形態に係る半導体記憶装置
の図１に示すIIa−IIa線，IIb−IIb線およびIIc−IIc線
における断面図である。

【図３】本発明の第１の実施形態に係る半導体装置の製
造工程のうち拡散層を形成するまでの工程を示す断面図
である。

【図４】本発明の第１の実施形態に係る半導体装置の製
造工程のうち素子分離絶縁膜を形成するまでの工程を示
す断面図である。

【図５】本発明の第１の実施形態に係る半導体装置の製
造工程のうち第３のシリコン酸化膜を形成するまでの工
程を示す断面図である。

【図６】本発明の第１の実施形態に係る半導体装置の製
造工程のうちフローティングゲート電極を形成するまで
の工程を示す断面図である。

【図７】本発明の第１の実施形態に係る半導体装置の製
造工程のうちトンネリング絶縁膜を形成するまでの工程
を示す断面図である。

【図８】本発明の第１の実施形態に係る半導体装置の製
造工程のうちコントロールゲート電極形成用フォトレジ
ストマスクを形成するまでの工程を示す断面図である。

【図９】本発明の第１の実施形態に係る半導体装置の製
造工程のうちコンタクト部材および消去電極を形成しさ
らに層間絶縁膜と配線層を形成するまでの工程を示す断
面図である。

【図１０】本発明の第２の実施形態に係る半導体記憶装
置の図１に示すIIa−IIa線，IIb−IIb線およびIIc−IIc
線における断面図である。

【図１１】本発明の第２の実施形態に係る半導体装置の
製造工程のうち拡散層を形成するまでの工程を示す断面
図である。

【図１２】本発明の第２の実施形態に係る半導体装置の
製造工程のうち下側接続孔を形成するまでの工程を示す
断面図である。

【図１３】本発明の第２の実施形態に係る半導体装置の
製造工程のうち素子分離絶縁膜を形成するまでの工程を
示す断面図である。

【図１４】本発明の第２の実施形態に係る半導体装置の
製造工程のうち第１のポリシリコン膜を形成するまでの
工程を示す断面図である。

【図１５】本発明の第２の実施形態に係る半導体装置の
製造工程のうち第２のシリコン酸化膜の緻密化を行なう
までの工程を示す断面図である。

【図１６】本発明の第２の実施形態に係る半導体装置の
製造工程のうちコントロールゲート電極形成用フォトレ
ジストマスクを形成するまでの工程を示す断面図であ
る。

【図１７】本発明の第２の実施形態に係る半導体装置の
製造工程のうち消去ゲート電極を形成するまでの工程を
示す断面図である。

【図１８】本発明の第２の実施形態に係る半導体装置の
製造工程のうち層間絶縁膜と配線層を形成するまでの工
程を示す断面図である。

【図１９】従来のフローティングゲート型半導体記憶装
置の平面図である。

【図２０】従来のフローティングゲート型半導体記憶装
置の図１９に示すXXa−XXa線，XXb−XXb線およびXXc−X
Xc線における断面図である。

【符号の説明】

１Ｓｉ基板２拡散層３素子分離絶縁膜４ゲート絶縁膜５フローティングゲート電極６コントロールゲート電極７容量絶縁膜８下側接続孔９消去ゲート電極１０コンタクト部材１１トンネリング絶縁膜１２層間絶縁膜１３絶縁体サイドウォール１４層間絶縁膜１５上側接続孔１６金属配線層１７フォトレジストマスク１８素子分離用シリコン酸化膜１９フォトレジストマスク２０第１のポリシリコン膜（第１の導体膜）２１第２のポリシリコン膜（第２の導体膜）２２フォトレジストマスク２３フォトレジストマスク２４寄生シリコン酸化膜２５フォトレジストマスク２６第３のポリシリコン膜（第３の導体膜）２７フォトレジストマスク２８絶縁体サイドウォール３２コンタクト拡散層

Claims

【特許請求の範囲】

【請求項１】半導体基板と、上記半導体基板内に不純物を導入して形成されたソース
・ドレイン領域として機能する第１，第２の拡散層と、上記第１の拡散層の一部および上記第２の拡散層の一部
を含む領域の上に形成された素子分離絶縁膜と、上記半導体基板における上記第１，第２の拡散層間に位
置する領域の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたフローティングゲート
電極と、上記フローティングゲート電極の上に設けられたコント
ロールゲート電極と、上記フローティングゲート電極とコントロールゲート電
極との間に介在する容量絶縁膜と、上記フローティングゲート電極の側面に接して設けられ
たトンネル絶縁膜と、上記トンネル絶縁膜を挟んで上記フローティングゲート
電極の側面と対向する消去ゲート電極と、上記素子分離絶縁膜が開口されてなる２つの下側接続孔
を埋めて上記第１，第２の拡散層にコンタクトする第
１，第２のコンタクト部材と、上記第１，第２のコンタクト部材およびコントロールゲ
ートの上方に堆積された層間絶縁膜と、上記層間絶縁膜に形成された２つの上側接続孔を埋めて
上記第１，第２のコンタクト部材にコンタクトする配線
層とを備えている半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置におい
て、上記コンタクト部材は、上記層間絶縁膜の上まで延び
て、引き出し電極として機能していることを特徴とする
半導体記憶装置。
【請求項３】請求項１又は２記載の半導体記憶装置に
おいて、上記素子分離膜は、ＣＶＤ法によって堆積された絶縁膜
により構成されていることを特徴とする半導体記憶装
置。
【請求項４】請求項１〜３のうちいずれか１つに記載
の半導体記憶装置において、上記コンタクト部材は、上記フローティングゲート電
極，コントロールゲート電極及び消去ゲート電極のうち
いずれか１つと同じ材料により構成されていることを特
徴とする半導体記憶装置。
【請求項５】請求項１〜４のうちいずれか１つに記載
の半導体記憶装置において、上記コンタクト部材は、高融点金属およびポリシリコン
のうち少なくともいずれか１つにより構成されているこ
とを特徴とする半導体記憶装置。
【請求項６】請求項１〜４のうちいずれか１つに記載
の半導体記憶装置において、少なくとも上記コンタクト部材の下部は、ノンドープの
半導体により構成されていることを特徴とする半導体記
憶装置。
【請求項７】請求項１〜６のうちいずれか１つに記載
の半導体記憶装置において、上記コンタクト部材と下側接続孔の側面との間に介在す
る絶縁体サイドウォールをさらに備えていることを特徴
とする半導体記憶装置。
【請求項８】半導体基板内にソース・ドレイン領域と
して機能する第１，第２の拡散層を形成する工程（ａ）
と、上記工程（ａ）の後、上記半導体基板の上記第１の拡散
層の一部および上記第２の拡散層の一部を含む領域の上
に分離領域形成用絶縁膜を形成する工程（ｂ）と、上記分離領域形成用絶縁膜をパターニングして、素子分
離用絶縁膜を形成する工程（ｃ）と、上記工程（ｃ）の後又は前に、あるいは上記工程（ｃ）
と同時に、上記分離領域形成用絶縁膜をパターニングし
て、上記第１，第２の拡散層にそれぞれ到達する第１，
第２の下側接続孔を形成する工程（ｄ）と、上記工程（ｃ）の後に、上記半導体基板の上記素子分離
絶縁膜で囲まれる領域の上に第１の絶縁膜を形成する工
程（ｅ）と、上記工程（ｅ）の工程の後、上記第１の絶縁膜の上に、
第１の導体膜，第２の絶縁膜，第２の導体膜および第３
の絶縁膜を順次形成する工程（ｆ）と、上記工程（ｆ）の後、上記第３の絶縁膜，第２の導体膜
および第２の絶縁膜をパターニングして、それぞれゲー
ト上絶縁膜，コントロールゲート電極および容量絶縁膜
を形成する工程（ｇ）と、上記工程（ｇ）の後、上記容量絶縁膜，コントロールゲ
ート電極及びゲート上絶縁膜の側面上に絶縁体サイドウ
ォールを形成する工程（ｈ）と、上記工程（ｈ）の後、上記絶縁体サイドウォールをマス
クにして、上記第１の導体膜をエッチングにより除去し
て、フローティングゲート電極を形成する工程（ｉ）
と、上記（ｉ）の後、上記フローティングゲート電極の側面
にトンネリング媒体となりうるトンネリング絶縁膜を形
成する工程（ｊ）と、上記工程（ｊ）の後、上記トンネリング絶縁膜を挟んで
上記フローティングゲート電極に対向する消去ゲート電
極を形成する工程（ｋ）と、上記下側接続孔を埋めるコンタクト部材を形成する工程
（ｌ）とを含む半導体記憶装置の製造方法。
【請求項９】請求項８記載の半導体記憶装置の製造方
法において、上記工程（ｂ）では、ＣＶＤ法により上記分離領域形成
用絶縁膜を形成することを特徴とする半導体記憶装置の
製造方法。
【請求項１０】請求項８または９記載の半導体記憶装
置の製造方法において、上記工程（ｌ）を上記工程（ｋ）と同時に行ない、上記
工程（ｌ）では、基板上に第３の導体膜を形成した後、
この第３の導体膜をパターニングすることにより、上記
コンタクト部材と消去ゲート電極とを同時に形成するこ
とを特徴とする半導体記憶装置の製造方法。
【請求項１１】請求項８又は９記載の半導体記憶装置
の製造方法において、上記工程（ｄ）を上記工程（ｅ）の前に行い、上記工程（ｆ）では、上記下側接続孔の上に、上記第２
の導体膜及び第３の絶縁膜を形成し、上記工程（ｌ）を、上記工程（ｇ）と同時に行なうこと
を特徴とする半導体記憶装置の製造方法。
【請求項１２】請求項８，９又は１１記載の半導体記
憶装置の製造方法において、上記工程（ｆ）の前に、第１，第２の接続孔の側面に絶
縁体サイドウォールを形成する工程をさらに含むことを
特徴とする半導体記憶装置の製造方法。
【請求項１３】請求項８〜１２のうちいずれか１つに
記載の半導体記憶装置の製造方法において、上記工程（ｄ）は上記工程（ｃ）の前に行なうことを特
徴とする半導体記憶装置の製造方法。
【請求項１４】請求項８〜１３のうちいずれか１つに
記載の半導体記憶装置の製造方法において、上記工程（ｌ）では、上記コンタクト部材を、高融点金
属膜および半導体膜の積層膜から形成することを特徴と
する半導体記憶装置の製造方法。
【請求項１５】請求項８〜１３のうちいずれか１つに
記載の半導体記憶装置の製造方法において、上記工程（ｌ）では、上記コンタクト部材を、互いに不
純物濃度が異なる２種以上の半導体膜の積層膜から形成
することを特徴とする半導体記憶装置の製造方法。
【請求項１６】請求項１５記載の半導体記憶装置の製
造方法において、上記工程（ｌ）では、基板上にノンドープのポリシリコ
ン膜とアモルファスシリコン膜を順次堆積し、アモルフ
ァスシリコン膜に不純物イオンを注入した後、上記ポリ
シリコン膜及びアモルファスシリコン膜をパターニング
して、上記コンタクト部材を形成することを特徴とする
半導体記憶装置の製造方法。