KR100199370B1 - 플래쉬 메모리 셀의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 게이트 전극과 비트 라인간의 전기적인 접촉 및 메모리 셀의 크기 증가를 방지하기 위하여 게이트 전극을 형성한 후 상기 게이트 전극의 측벽에 ONO 스페이서 및 절연막 스페이서의 2중 스페이서를 형성하므로써 콘택홀 형성을 위한 식각 공정을 용이하게 실시할 수 있도록 하여 메모리 셀의 크기를 감소시킬 수 있고, 상기 게이트 전극과 비트 라인간의 전기적 접촉을 완전히 방지하여 소자의 전기적 특성이 향상될 수 있도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
Description
제1a도 내지 제1c도는 종래의 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
제2도는 종래의 플래쉬 메모리 셀의 레이 아웃도.
제3a도 내지 제3f도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
제4도는 본 발명에 따른 플래쉬 메모리 셀의 레이 아웃도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 18 : 드레인 영역
3 및 19 : 소오스 영역 4 및 12 : 터널 산화막
5 및 13A : 플로팅 게이트 6 및 14 : 유전체막
7 및 15A : 컨트롤게이트 8 : 층간 절연막
9 : BPBG막 10 및 21 : 비트 라인
13 : 제1도전층 15 : 제2도전층
16 : 산화막 17 : 질화막
20 및 30 : 콘택홀 22 : ONO막
22A : ONO 스페이서 23 : 절연막
23A : 절연막 스페이서
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 적층(Stack)구조의 게이트 전극을 형성한 후 게이트 전극의 측벽에 ONO 스페이서 및 절연막 스페이서의 2중 스페이서를 형성을 갖는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 전기적인 프로그램(Program) 및 소거(Erasure) 기능을 가지는 플래쉬(Flash) 이이피롬(Electrically Erasable Programable Read Only Memory : EEPROM), 이피롬(EPROM)등과 같은 플래쉬 메모리 셀의 게이트 전극은 적층 또는 스프리트(Split) 구조를 갖는다. 그러면 적층 구조의 게이트 전극을 갖는 종래의 플래쉬 메모리 셀의 제조 방법을 제1a도 내지 제1c도를 통해 설명하면 다음과 같다.
제1a도 내지 제1c도는 종래의 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이고, 제2도는 종래의 플래쉬 메모리 셀의 레이 아웃도이다.
제1a도를 참조하면, 필드 산화막(도시 않됨)이 형성된 실리콘 기판(1) 상부의 선택된 영역에 터널 산화막(4), 플로팅 게이트(5), 유전체막(6) 및 콘트롤 게이트(7)가 적층된 구조의 게이트 전극을 형성한다. 적층 구조의 게이트 전극이 형성되지 않은 노출된 실리콘 기판(1)에 불순물 이온을 주입하여 소오스 및 드레인 영역(3 및 2)을 형성한다.
제1b도를 참조하면, 전체 구성 상부에 층간 절연막(8) 및 BPSG막(9)을 순차적으로 형성하고, BPSG막(9)을 리플로우(Reflow)시켜 표면을 평탄화시킨다. 그리고 드레인 영역(2)의 실리콘 기판(1)이 노출되도록 BPSG막(9) 및 층간 절연막(8)을 순차적으로 패터닝하여 콘택홀(30)을 형성한다.
제1c도는 콘택홀(30)이 매립되도록 전체 구조 상부에 금속을 증착하여 비트 라인(10)을 형성한 상태의 단면도이다.
그런데, 상기와 같은 플래쉬 메모리 셀의 제조 방법은 소자가 고집적화됨에 따라 게이트 전극과 콘택홀(30)간의 거리(X)가 감소되기 때문에 콘택홀(30) 형성히 많은 어려움이 따르며, 게이트 전극과 비트 라인(10)의 접촉으로 인한 소자의 불량이 발생된다. 또한 콘택홀(30)을 형성하기 위한 마스크(Mask) 및 식각 공정시의 이득(Margin)을 고려하여 제2도에 도시된 바와 같이 게이트 전극과 콘택홀(30)간의 거치(X)를 0.4㎛ 이상으로 설정하기 때문에 셀의 크기가 증가되는 단점이 있다.
따라서, 본 발명은 게이트 전극을 형성한 후 게이트 전극의 측벽에 절연막 스페이서를 형성하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 필드 산화막이 형성된 실리콘 기판상부에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트, 산화막 및 질화막이 선택적으로 적층된 구조의 게이트 전극을 형성한 후 노출된 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 및 드레인 영역을 형성하는 단계와, 전체 구조 상부에 ONO막을 형성한 후 상기 게이트 전극의 측벽에는 ONO 스페이서가 형성되며, 상기 드레인 영역의 실리콘 기판상에는 상기 ONO막의 하부 산화막이 일부 잔류되도록 상기 ONO막을 비등방성 식각하는 단계와, 전체 구조 상부에 절연막을 형성한 후 상기 게이트 전극의 표면인 상기 질화막이 일부 노출되며 상기 ONO 스페이서상에는 절연막 스페이서가 형성되고 상기 드레인 영역의 실리콘 기판이 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 전체 상부면에 금속을 증착하여 비트 라인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3a도 내지 제3f도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이고, 제4도는 본 발명에 따른 플래쉬 메모리 셀의 레이 아웃도이다.
제3a도를 참조하면, 필드 산화막(도시 않됨)이 형성된 실리콘 기판(11) 상부에 터널 산화막(12), 제1도전층(13), 유전체막(14), 제2도전층(15), 산화막(16) 및 질화막(17)을 순차적으로 형성한 상태의 단면도이다. 여기서, 제1 및 제2도전층(13 및 15)은 폴리실리콘(Poly-Si)을 증착하여 형성하되, 제2도전층(15)은 폴리사이드(Polycide)층으로 형성할 수 있다. 또한 유전체막(14)은 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층된 ONO 구조로 형성된다.
제3b도를 참조하면, 질화막(17), 산화막(16), 제2도전층(15), 유전체막(14) 및 제1도전층(13)을 순차적으로 패터닝하여 실리콘 기판(11) 상부의 선택된 영역에 터널 산화막(12), 플로팅 게이트(13A), 유전체막(14), 콘트롤 게이트(15A), 산화막(16) 및 질화막(17)이 적층된 구조의 게이트 전극을 형성한다. 게이트 전극을 형성한 후 노출된 실리콘 기판(11)에 불순물 이온을 주입하여 소오스 및 드레인 영역(19 및 18)을 형성한다. 이때, 드레인 영역(18)의 이온 주입 깊이는 소오스 영역(19)과 동일하거나, 더 높은 전압을 견딜 수 있도록 깊게 형성한다.
제3c도는 전체 구조 상부에 하부 산화막,질화막 및 상부 산화막이 순차적으로 증착된 ONO막(22)을 형성한 상태의 단면도이다. 여기서, 하부 산화막 및 질화막의 두께는 콘트롤 게이트(15A)와 비트 라인(도시않됨)간의 전기적 항복(Breakdown) 및 누설(Leakage)을 방지할 수 있을 정도로 두껍게 형성한다.
제3d도는 ONO막(22)을 비등방성 식각하여 게이트 전극의 측벽에 ONO스페이서(22A)를 형성한 상태의 단면도이다. 이때, 게이트 전극양측부의 노출된 실리콘 기판(11)의 표면에는 ONO막(22)의 하부 산화막이 일부 잔류되도록 한다. 또한 ONO 스페이서(22A)를 형성한 후 드레인 영역(18)의 실리콘 기판(11)에 플러그(Plug)이온 주입을 실시할 수 있다.
제3e도를 참조하면, 전체 구조 상부에 절연막(23)을 형성한 후 드레인 영역(18)의 실리콘 기판(11)이 노출되도록 절연막(23)을 식각하여 콘택홀(20)을 형성한 상태의 단면도이다. 콘택홀(20)을 형성하기 위한 식각 공정에 의해 게이트 전극의 표면인 질화막(17)이 일부 노출되며, ONO 스페이서(22A)상에는 절연막 스페이서(23A)가 형성된다. 여기서, 절연막(23)은 BPSG 및 TEOS를 순차적으로 증착하여 형성한다.
제3f도는 콘택홀(20)이 매립되도록 전체 구조 상부에 금속을 증착하여 비트 라인 (21)을 형성한 상태의 단면도이다. 게이트 전극의 측벽에는 ONO 스페이서(18A) 및 절연막 스페이서(23A)가 이중 구조로 형성되기 때문에 플로팅 게이트(13A) 및 콘트롤 게이트(15A)의 측부와 비트라인(21)이 전기적으로 접촉되는 것이 완전히 방지되며, 게이트 전극의 상부는 질화막(17)으로 형성되어 있기 때문에 비트 라인(21)과 콘트롤 게이트(15A)의 전기적인 접촉도 방지된다. 또한 제4도에 도시된 바와 같이 콘택홀(20)을 형성하기 위한 식각 공정시 게이트 전극의 표면인 질화막(17)이 일부 노출되도록 하므로써 식각 공정이 용이할 뿐만 아니라 메모리 셀의 크기도 축소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 게이트 전극을 형성한 후 게이트 전극의 측부에 절연막 스페이서를 형성하므로써 콘택홀 형성을 위한 식각 공정을 용이하게 실시할 수 있도록 하여 메모리 셀의 크기를 효과적으로 감소시킬 수 있다. 그리고 게이트 전극과 비트 라인간의 전기적 접촉을 완전히 방지하여 소자의 전기적 특성이 향상될 수 있도록 하는 탁월한 효과가 있다.
Claims (4)
- 필드 신화막이 형성된 실리콘 기판 상부에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트, 산화막 및 질화막이 선택적으로 적층된 구조의 게이트 전극을 형성한 후 노출된 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 및 드레인 영역을 형성하는 단계와, 전체 구조 상부에 ONO막을 형성한 후 상기 게이트 전극의 측벽에는 ONO 스페이서가 형성되며, 상기 드레인 영역의 실리콘 기판상에는 상기 ONO막의 하부 산화막이 일부 잔류되도록 상기 ONO막을 비등방성 식각하는 단계와, 전체 구조 상부에 절연막을 형성한 후 상기 게이트 전극의 표면인 상기 질화막이 일부 노출되며 상기 ONO 스페이서상에는 절연막 스페이서가 형성되고 상기 드레인 영역의 실리콘 기판이 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 전체 상부면에 금속을 증착하여 비트 라인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제1항에 있어서, 상기 드레인 영역의 이온 주입 깊이는 상기 소오스 영역의 이온 주입 깊이보다 깊은 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제1항에 있어서 상기 ONO 스페이서를 형성한 후 상기 드레인 영역의 실리콘 기판에 플러그 이온 주입을 실시하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 상기 절연막은 BPSG 및 TEOS가 순차적으로 증착되어 형성된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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