KR100323382B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 종래 자기정렬 소오스(Self-Align Source; SAS) 식각 공정에 의한 소오스 라인 형성시 실리콘 기판 손실 및 소자의 특성 악화를 방지하기 위하여 자기정렬 소오스 식각공정을 이용하지 않고 소오스 및 드레인을 대칭적으로 형성하며, 소오스 영역을 금속물질로 연결하여 소오스 라인을 형성하므로써, 실리콘 기판의 손상 및 손실을 방지하고 접합 저항을 감소시켜 셀 특성을 개선할 수 있도록 한 플래쉬 메모리 소자의 제조방법이 개시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 자기정렬 소오스(Self-Align Source; SAS) 식각 공정에 의한 소오스 라인 형성시 실리콘 기판 손실 및 소자의 특성 악화를 방지하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적인 플래쉬 메모리 소자에서는 모든 셀의 소오스를 접지시키기 때문에 소오스 각각의 전압을 인가하기 위한 콘택을 형성하지 않고 셀의 모든 소오스를 라인으로 연결였다. 따라서 소오스 라인을 형성하기 위한 다양한 방법이 연구되어 왔는데, 그중 가장 보편적으로 사용하는 방법이 셀 소오스 지역의 필드 산화막을 제거하고 이온주입하여 전도성을 가지게 하므로써 소오스 라인을 형성하는 방법이다. 이와 같은 방법은 칩 사이즈를 최소화할 수 있고 비용을 절감시킬 수 있지만, 셀소오스 지역의 필드 산화막을 제거하기 위한 식각 공정시 접합 액티브 영역에 손상을 주어 소자의 동작 특성 및 신뢰도가 저하하게 되는 문제점이 있다.
또한, 필드 산화막의 식각시 실리콘 기판 표면이 식각되어, 이후 셀 소오스/드레인에 이온주입 공정을 진행 후 소오스 접합이 게이트에 오버랩되지 않아 채널이 형성되지 않게 되어 소자가 작동하지 않으므로, 셀 소오스 라인 형성 전 고에너지의 셀 소오스 DDD 이온주입공정이 필요하게 된다.
종래 플래쉬 메모리 소자의 제조방법을 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
도 1은 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 레이아웃도로서, 소자분리막 마스크(1), 플로팅 게이트용 제 1 폴리실리콘 마스크(2), 콘트롤 게이트 마스크(3), 자기정렬 소오스 및 셀 소오스 이온주입 마스크(4) 및 콘택 마스크(5)가 형성되어 있다.
도 2는 도 1에 도시된 A-A' 를 절취한 단면도로서, 실리콘 기판(20)에 소오스 DDD 접합부(21) 및 콘택 플러그(22)가 형성된다.
도 3은 도 1에 도시된 B-B'를 절취한 단면도로서, 실리콘 기판(20) 상에 터널 산화막(31), 플로팅게이트(32), ONO막(33), 콘트롤 게이트(34), 텅스텐 실리사이드층(35) 및 반사방지막(36)이 순차적으로 적층된 게이트(30)를 형성한 후 게이트(30) 양 측부에 스페이서(37)를 형성한다. 그후 이온주입공정으로 소오스 DDD 접합부(39) 및 드레인 접합부(38)를 형성한 후 전체 상부면에 층간절연막(41)을 형성하고, 소오스 DDD 접합부(39) 및 드레인 접합부(38)가 노출 되도록 콘택 홀을 형성한 후 콘택 홀을 매립하는 콘택 플러그(42)를 형성한다.
상기에서, 종래 플래쉬 메모리 소자의 문제점을 다음과 같다.
첫째, 게이트(30) 형성 후 소오스 라인이 형성될 지역의 필드 산화막을 제거할 때 필드 산화막이 존재하지 않는 액티브 영역에 과도한 식각 영역(40)이 발생하여 실리콘 기판 표면이 손상 및 손실이 약 300Å 발생하여 이후 접합부 이온주입공정이 게이트 패턴과 오버랩 되니 않으므로 소오스 라인 형성 이전에 셀 소오스 지역의 식각에 의한 식각 보상할 수 있는 깊은 셀 소오스 DDD 이온주입이 필요하게 된다. 또한, 소오스 식각에 의한 손상 완화를 위한 후속 열공정이 필요하다.
둘째, 셀 소오스 DDD 이온주입 공정으로 인하여 게이트(30)의 유효길이가 감소하게 되므로, 소오스와 드레인의 펀치 스루우(Punch through)의 위험이 있어, 게이트 사이즈를 축소하는데 한계가 있다.
셋째, 소오스 라인 영역의 필드 산화막 식각공정시 게이트(30)의 에지 부분이 과도식각되어 게이트의 특성이 악화되고, 이로 인하여 플로팅 게이트의 차지 리텐션 특성이 열화되게 된다.
넷째, 셀 소오스 라인 형성을 위해 게이트 형성 후 자기정렬 소오스 식각 공정을 진행하므로, 게이트 측벽에 손상을 주게 되고, 식각에 의한 반도체 기판의 손상을 완화하기 위해 열처리를 실시할 때, 게이트(30) 라인의 전도성 물질인 텅스텐 실리사이드(35)의 산화로 텅스텐 블로잉-업(Browing up) 현상이 발생하게 되어 셀 특성이 완전히 파괴될 위험이 있다. 이러한 텅스텐 브로잉-업을 방지하기 위해서는 별도의 공정 단계를 진행하여야 하기 때문에 다른 소자와 생산 공정의 표준화를 이루지 못해 생산 비용이 증가하게 된다.
다섯째, 소오스 라인이 접합으로만 연결되므로 높은 접합 저항값에 의하여 소오스 바이어스가 접지전압으로 인가되지 않고 플로팅되게 된다. 이에 따라 상대적으로 기판 전압이 네거티브로(negative) 되는 바디 이펙트(Body effect)의 영향에 의해 셀의 문턱전압값이 변동되어 셀 특성에 영향을 미치게 된다.
따라서, 본 발명은 자기정렬 소오스 식각에 의한 기판 손상을 방지하고 게이트 특성을 개선할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 필드산화막이 형성된 실리콘 기판 상에 터널 산화막, 플로팅게이트, ONO막), 콘트롤 게이트, 텅스텐 실리사이드층, 질화막 및 반사방지막이 순차적으로 적층된 게이트를 형성한 후 이온주입 공정으로 상기 실리콘 기판에 소오스 및 드레인 영역을 형성하는 단계; 상기 게이트 전극을 포함한 전체 상부면에 스페이서용 산화막을 증착 및 식각공정으로 상기 소오스 영역은 노출 시키고, 상기 드레인 영역은 노출 시키지 않도록 상기 게이트 양측부에 스페이서를 형성한 후 전체 상부면에 금속층을 형성하는 단계; 금속층을 포함한 전체상부면에 BPSG막을 형성한 후 소오스 및 드레인 접합부가 노출되도록 콘택 홀을 형성하는 단계; 및 상기 콘택 홀 양 측부에 콘택 스페이서 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 레이아웃도.
도 2는 도 1에 도시된 A-A' 를 절취한 단면도.
도 3은 도 1에 도시된 B-B'를 절취한 단면도.
도 4a 내지 도 4d는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 소자의 단면도.
도 5는 도 4d에 도시된 소오스 라인을 절취한 단면도
〈도면의 주요 부분에 대한 부호 설명〉
1 : 소자분리막 마스크
2 : 플로팅 게이트용 제1폴리실리콘 마스크
3 : 콘트롤 게이트 마스크
4: 자기정렬 소오스 및 셀 소오스 이온주입 마스크
5 : 콘택 마스크 20 및 40 : 실리콘 기판
31 및 41 : 터널 산화막 32 및 42 : 플로팅 게이트
33 및 43 : ONO막 34 및 44 : 콘트롤 게이트
35 및 45 : 텅스텐 실리사이드층 36 및 47 : 반사방지막
46 : 질화막 30 및 48 : 게이트
42 : 콘택 플러그 53 : BPSG막
54 : 콘택 홀 55 : 콘택 스페이서 산화막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 플래쉬 메모리 소자 제조방법을 설명하기 위한 소자의 단면도이다.
도 4a를 참조하면, 필드산화막(도시않됨)이 형성된 실리콘 기판(40) 상에 터널 산화막(41), 플로팅게이트(42), ONO막(43), 콘트롤 게이트(44), 텅스텐 실리사이드층(45), 질화막(46) 및 반사방지막(47)이 순차적으로 적층된 게이트(48)를 형성한 후 이온주입 공정으로 셀 소오스(50) 및 드레인(49) 영역을 형성한다. 게이트(48)를 포함하는 전체 상부면에 스페이서용 산화막을 증착 및 식각공정을 실시하여 양측부에 스페이서(51)를 형성한다.
상기에서, 본 발명은 종래 소오스 접합부를 DDD 구조로 형성하지 않고 소오스/드레인 이온주입공정으로 소오스(50) 및 드레인(49)을 대칭적으로 구성한다.
도 4b를 참조하면, 게이트(48) 및 스페이서(51)를 포함하는 전체 상부면에 금속층(52)을 형성한다.
상기에서, 금속층(52)은 티타늄 또는 백금으로 이루어지고, 플래쉬 메텅스텐 실리사이드층(45) 상에 형성된 질화막(46)은 금속층(52)과의 분명한 절연을 위하여 형성한다.
도 4c를 참조하면, 금속층(52)을 포함한 전체상부면에 BPSG막(53)을 형성한후 소오스(50) 및 드레인(49) 접합부가 노출되도록 콘택 홀(54)을 형성한다.
도 4d를 참조하면, 콘택 홀(54) 양 측부에 콘택 스페이서 산화막(55)을 형성한다.
상기에서, 드레인(49) 콘택은 콘택 스페이서 산화막(55)과 스페이서(51)에 의하여 금속층(52)이 절연되어 있으며, 소오스(50)는 콘택 스페이서 산화막(55)에 의해 직접적으로 연결되어 있지는 않지만, 접합부에 연결되어 공동 소오스로서 동작을 하게된다.
도 5는 본 발명에 따른 소오스 라인을 절취한 단면도로서, 필드산화막(100)이 형성된 실리콘 기판(40)상에 금속층(52) 및 BPSG막(53)을 형성하고, 소오스 콘택(57)을 형성한 후 콘택 스페이서 산화막(55)을 형성된 상태의 단며도이다.
상술한 바와 같이, 본 발명의 효과는 첫째, 자기정렬 소오스 식각 공정을 이용하지 않으므로 소오스 접합부를 DDD구조로 형성하지 않고 드레인 접합부와 대칭되도록 형성할 수 있다.
둘째, 자기정렬 소오스 식각 공정을 이용하지 않으므로 소오스 측부의 터널 산화막과 기판과의 손상을 완화하기 위한 추가 열공정을 실시하지 않게 되어 텅스텐 실리사이드층에 의한 텅스텐 블로잉-업(Browing up) 현상이 발생하지 않고, 터널 산화막의 손상이 발생하지 않으므로 정보 저장능력이 향상된다.
셋째, 소오스 라인이 필드산화막의 제거를 통하여 접합부로만 연결되므로 높은 접합 저항값에 의하여 소오스 바이어스가 접지전압으로 인가되지 않고 플로팅되게 되어 상대적으로 기판의 전압 네거티브로(negative) 되는 바디 이펙트(Body effect)의 영향에 의해 셀의 문턱전압값이 변동되어 셀 특성에 영향을 미치게 되는데 본 발명은 금속층을 이용하므로 이러한 문제가 해소되는 효과가 있다.
Claims (2)
- 필드산화막이 형성된 실리콘 기판 상에 터널 산화막, 플로팅게이트, ONO막, 콘트롤 게이트, 텅스텐 실리사이드층, 질화막 및 반사방지막이 순차적으로 적층된 게이트를 형성한 후 이온주입 공정으로 상기 실리콘 기판에 소오스 및 드레인 영역을 형성하는 단계;상기 게이트 전극을 포함한 전체 상부면에 스페이서용 산화막을 증착 및 식각공정으로 상기 소오스 영역은 노출 시키고, 상기 드레인 영역은 노출 시키지 않도록 상기 게이트 양측부에 스페이서를 형성한 후 전체 상부면에 금속층을 형성하는 단계;금속층을 포함한 전체상부면에 BPSG막을 형성한 후 소오스 및 드레인 접합부가 노출되도록 콘택 홀을 형성하는 단계; 및상기 콘택 홀 양 측부에 콘택 스페이서 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 금속층은 티타늄 또는 백금으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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