KR19990055802A - 반도체소자 제조방법 - Google Patents

Abstract

본 발명은 게이트 스페이서 산화막 전에 보호층을 증착하여 비정상적인 성장과 그에 따른 트랜지스터의 특성변화를 제거하도록 한 반도체 소자 제조 방법을 제공하기 위한 것이다.

이를 위해 본 발명은, 반도체 기판상에 게이트 게이트 전극을 형성하는 단계와,상기 도포된 층상부에 마스크를 이용하여 건식 식각한 후 보호층과 게이트 스페이스 산화막을 형성하는 단계와, 상기 보호층을 식각 정지층으로 하여 마스크없이 건식 식각하는 단계와, 상기 건식 식각으로 인해 게이트 스페이서가 형성됨에 따라 층간 절연막을 도포시킨 후 콘택 마스크를 이용하여 감광막을 형성하는 단계와, 상기 형성된 감광막 패턴을 이용하여 상기 층간 절연막을 건식 식각한 후 콘택 스페이서 산화막을 도포하는 단계 및, 상기 콘택 스페이서 산화막을 마스크없이 건식 식각하는 단계로 구성됨으로써, W-실리사이드 측벽에서 비정상적으로 성장하는 문제점을 해소시킴과 더불어 게이트 스페이서 식각후에 활성영역위의 산화막 두께를 일정하게 유지시키게 되어 그에 따른 트랜지스터의 특성변화가 발생되지 않게 된다.

Description

반도체 소자 제조 방법

본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 폴리사이드 게이트 스페이서 형성시 비정상적으로 성장하는 것을 방지함과 더불어 트랜지스터의 소오스-드레인 이온 주입전의 활성영역의 산화막 두께를 일정하게 유지하도록 된 반도체 소자 제조 방법에 관한 것이다.

반도체 소자가 점차 고집적화, 고속도화되어 감에 따라 다결정 실리콘만으로 형성된 게이트로는 속도에 한계가 있다.

이를 보완하기 위해서 다결정 실리콘상에 W-실리사이드가 형성된 폴리사이드 게이트 방식을 사용하게 되었지만, 폴리사이드 게이트에 게이트 스페이서를 형성할 때 W-실리사이드 측벽에서 비정상적인 성장에 의해 게이트 스페이서가 불규칙적으로 형성되는 문제점이 발생된다.

또한, 게이트 스페이서 식각후에 활성영역위의 산화막 두께가 일정하기 유지되어야 함에도 불구하고, 그러하지 못하여 트랜지스터의 특성에 변화가 생긴다.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 게이트 스페이서 산화막 전에 보호층을 증착하여 비정상적인 성장과 그에 따른 트랜지스터의 특성변화를 제거하도록 한 반도체 소자 제조 방법을 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판상에 게이트 게이트 전극을 형성하는 단계와,상기 도포된 층상부에 마스크를 이용하여 건식 식각한 후 보호층과 게이트 스페이서 산화막을 형성하는 단계와, 상기 보호층을 식각 정지층으로 하여 마스크없이 건식 식각하는 단계와, 상기 건식 식각으로 인해 게이트 스페이서가 형성됨에 따라 층간 절연막을 도포시킨 후 콘택 마스크를 이용하여 감광막을 형성하는 단계와, 상기 형성된 감광막 패턴을 이용하여 상기 층간 절연막을 건식 식각한 후 콘택 스페이서 산화막을 도포하는 단계 및, 상기 콘택 스페이서 산화막을 마스크없이 건식 식각하는 단계로 구성된 것을 특징으로 한다.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 설명하는 단면도이다.

< 도면의 주요부분에 대한 부호의 설명 >

1 : 반도체 기판 2 : 게이트 산화막

3 : 폴리실리콘 4 : W-실리사이드

5 : 보호층 6 : 게이트 스페이서 산화막

7 : 층간 절연막 8 : 감광막

9 : 콘택 스페이서 산화막

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 설명하는 단면도로서, 먼저 반도체 기판(1)상에 게이트 산화막(2)과 폴리실리콘(3) 및 W-실리사이드(4)를 각각 일정 두께로 순차적으로 도포시킨다(도 1a참조).

이어, 상기 전체적인 구조의 상부에 마스크를 이용하여 건식 식각하고 나서(도 1b참조), 보호층(5)과 게이트 스페이서 산화막(6)을 형성한다(도 1c참조).

이때, 상기 보호층(5)으로는 상기 게이트 스페이서 산화막(6)에 비해 식각 선택비가 우수한 물질(예컨대, 질화막)이 이용되는데, 상기 보호층(5)을 질화막으로 하였을 경우 그 질화막은 100 ∼ 500Å의 두께로 도포됨이 바람직하다.

그리고, 상기 게이트 스페이서 산화막(6)은 식각 선택비가 보호층과 상호 다른 MTO, PE-TEOS, HTO로 한다.

한편, 본 발명의 실시예에서 상기 게이트 스페이서 산화막(6)을 형성하기 위한 식각 공정시 상기 보호층(5)이 식각 장벽으로 이용된다.

이와 같이 보호층(5)과 게이트 스페이서 산화막(6)을 형성시킨 후에는 상기 보호층(5)을 식각 정지층으로 하여 상기 게이트 스페이서 산화막(6)을 마스크없이 건식 식각함으로써 게이트 전극 측벽에 스페이서를 형성하게 되는데(도 1d참조), 이 경우 상기 보호층(5)과 게이트 스페이서 산화막(6)을 선택적 식각비를 이용하여 보호층(5)은 그대로 남아 있도록 한다.

상기 게이트 스페이서가 형성된 이후에는 층간 절연막(7)을 도포시키고 나서 콘택 마스크를 이용하여 감광막(8)을 형성시킨다(도 1e참조).

이어, 상기 형성된 감광막 패턴을 이용하여 층간 절연막(7)을 건식 식각하는데(도 1f참조), 상기 보호층(5)이 게이트 전극위에 그대로 남아 있어서 다음 단계인 홀 공정에서 심하게 오정렬(misalign)이 발생되어도 보호층(5)이 식각 정지 역할을 함으로써 게이트 전극과 콘택 사이의 단락(short)을 방지하게 된다.

상기 층간 절연막(7)을 건식 식각한 후의 전체 구조 상부에 콘택 스페이서 산화막(9)을 도포시키고 나서(도 1g참조), 상기 콘택 스페이서 산화막(9)을 마스크없이 건식 식각하고 이때 콘택에 있는 질화막도 동시에 건식 식각한다(도 1h참조).

이와 같이 하면 상기 보호층(5)이 게이트 전극위에 그대로 남아 있어서 상기 게이트 전극 사이의 활성영역위에 산화막 두께를 일정하기 유지할 수 있으므로 트랜지스터의 특성변화를 방지하게 된다.

한편 트랜지스터의 특성변화를 방지하기 위한 다른 방법으로는, 상기 보호층(5)을 형성시키기 전에 먼저 전체 상부를 산화시킨 후에 보호층(5)을 도포시킴으로써 보호층(5)에 의한 반도체 기판 또는 게이트 전극에 스트레스(stress)를 감소시켜 트랜지스터의 특성에 변화가 발생되는 것을 방지할 수 있다.

그리고, 본 발명의 실시예에 적용되는 게이트 전극은 폴리사이드 게이트 또는 폴리실리콘 게이트 중 어느 하나를 사용해도 된다.

이상 설명한 바와 같은 본 발명에 의하면, 기존에 적용하고 있는 게이트 스페이서 형성 공정에서 보호층과 게이트 스페이서 산화막 물질을 동시에 사용함으로써 W-실리사이드 측벽에서 비정상적으로 성장하는 문제점을 해소시킴과 더불어 게이트 스페이서 식각후에 활성영역위의 산화막 두께를 일정하게 유지시키게 되어 그에 따른 트랜지스터의 특성변화가 발생되지 않게 된다.

그에 따라 고집적 소자의 제조 수율이 높아지게 되고 제조 원가를 절감하는 효과를 얻을 수 있다.

한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (8)

1. 반도체 기판상에 게이트 게이트 전극을 형성하는 단계와,

   상기 도포된 층상부에 마스크를 이용하여 건식 식각한 후 보호층과 게이트 스페이서 산화막을 형성하는 단계와,

   상기 보호층을 식각 정지층으로 하여 마스크없이 건식 식각하는 단계와,

   상기 건식 식각으로 인해 게이트 스페이서가 형성됨에 따라 층간 절연막을 도포시킨 후 콘택 마스크를 이용하여 감광막을 형성하는 단계와,

   상기 형성된 감광막 패턴을 이용하여 상기 층간 절연막을 건식 식각한 후 콘택 스페이서 산화막을 도포하는 단계 및,

   상기 콘택 스페이서 산화막을 마스크없이 건식 식각하는 단계로 구성된 것을 특징으로 하는 반도체 소자 제조 방법.
2. 제 1항에 있어서, 상기 콘택 스페이서 산화막을 마스크없이 건식 식각할 경우 콘택에 있는 질화막도 동시에 건식 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
3. 제 1항에 있어서, 상기 보호층으로는 게이트 스페이서 산화막에 비해 식각선택비가 우수한 물질을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
4. 제 3항에 있어서, 상기 보호층은 질화막으로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
5. 제 4항에 있어서, 상기 질화막은 100 ∼ 500Å의 두께로 도포되는 것을 특징으로 하는 반도체 소자 제조 방법.
6. 제 1항에 있어서, 상기 게이트 스페이서 산화막은 MTO, PE-TEOS, HTO로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
7. 제 1항에 있어서, 상기 게이트 스페이서 산화막을 형성하기 위한 식각 공정시 상기 보호층을 식각 장벽으로 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
8. 제 1항에 있어서, 상기 보호층을 형성시키기 전에 산화시킨 후 상기 보호층을 도포하는 것을 특징으로 하는 반도체 소자 제조 방법.