KR100187660B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 콘택홀의 저면부분에 스페이서 폴리실리콘층이 형성되도록하므로 토폴러지가 완화되어 이후의 폴리실리콘 증착공정시 스텝커버리지를 향상시킬 수 있고, 도한 스페이서 폴리실리콘층으로 인하여 비트라인 또는 전하저장전극의 콘택저항을 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 제조방법
제1a 내지 1f 도는 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 캡 산화막 6 : 스페이서 산화막
7 : 불순물 확산영역 8 : 언도프트 폴리실리콘층
8A : 스페이서 폴리실리콘층 9 : 층간 절연막
10 : 제1포토레지스트 패턴 11A : 홈
11B : 콘택홀 12 : 도프트 폴리실리콘층
13 : 제2포토레지스트 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택저항을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라 토폴러지가 심화되고, 또한 콘택홀의 크기도 점점 작아지고 있다. 비트라인 또는 전하저장전극등을 실리콘 기판의 불순물 확산영역(소오스 및 드레인 전극)에 연결시키기 위하여 콘택홀을 형성할 때, 심한 토폴러지와 콘택홀의 크기가 작아짐에 따라 양호한 형상(profile)의 콘택홀을 형성하기가 어렵고, 또한 콘택면적이 작아짐에 따라 콘택저항이 증가되어 소자의 신뢰성을 저하시키는 문제가 있다.
따라서, 본 발명은 제한된 면적하에서 최대한 콘택면적을 확보하여 콘택저항을 낮출 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 실리콘 기판에 필드 산화막을 형성하여 액티브 영역을 확정한 후, 상기 액티브 영역에 게이트 전극과 소오스 및 드레인 전극용 불순물 확산영역들로 구성된 트랜지스터가 형성되되, 상기 게이트 전극과 상기 실리콘 기판사이에는 게이트 산화막이 형성되고, 상기 게이트 전극상부에는 캡 산화막이 형성되고, 상기 게이트 전극 측부에는 스페이서 산화막이 형성되는 단계; 상기 트랜지스터를 포함한 상기 필드 산화막 상부에 언도프트 폴리실리콘층이 형성되는 단계; 상기 언도프트 폴리실리콘층상에 층간 절연막이 형성되고, 상기 불순물 확산영역들중 어느 하나의 영역과 상기 게이트 전극의 일부분 상부가 개방된 포토레지스트 패턴이 상기 층간 절연막상에 형성되는 단계; 및 상기 포토레지스트 패턴을 식각마스크로한 식각공정에 의해 상기 층간 절연막과 상기 언도프트 폴리실리콘층이 순차적으로 식각되므로, 이로인하여 불순물 확산영역이 노출되고, 상기 스페이서 측부에 스페이서 폴리실리콘층이 형성된 콘택홀이 형성되는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1a 내지 1f도는 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.
제1a도를 참조하면, 실리콘 기판(1)에 필드 산화막(2)을 형성하여 액티브 영역을 확정한 후, 공지의 방법에 의해 액티브 영역의 실리콘 기판(1)상에 2개의 트랜지스터가 형성된다. 2개의 트랜지스터 각각의 게이트 전극(4)과 소오스 및 드레인 전극용 불순물확산영역들(7)로 구성된다. 게이트 전극(4)과 실리콘 기판(1)사이에는 게이트 산화막(3)이 형성된다. 게이트 전극(4)상부에는 캡(cap) 산화막(5)이 형성되고, 측부에는 스페이서 산화막(6)이 형성된다. 불순물 확산영역들(7)은 스페이서 산화막(6)을 이용한 불순물 주입공정에 의해 LDD구조로 형성된다. 2개의 트랜지스터를 포함한 필드 산화막(2) 상부에 언도프트 폴리실리콘층(8)이 200내지 1000Å의 두께로 형성된다.
제1b도를 참조하면, 언도프트 폴리실리콘층(8)상에 평탄화 특성이 우수한 BPSG등을 증착하여 층간 절연막(9)이 형성된다. 불순물 확산영역들(7)중 어느 하나의 게이트 전극(4)의 일부분상부가 개방된 제1포토레지스트 패턴(10)은 층간 절연막(9)상에 형성된다.
제1c도는 제1포토레지스트 패턴(10)을 식각마스크로 한 층간 절연막(9)식각공정으로 언도프트 폴리실리콘층(8)의 일부가 노출되도록 하여 홈(11A)이 형성된 것이 도시된다.
제1d도는 제1포토레지스트 패턴(10)을 식각마스크로 한 제1폴리실리콘층(8)식각공정으로 불순물 확산영역(7)이 노출되도록한 후, 제1포토레지스트 패턴(10)을 제거하여 콘택홀(11B)이 형성된 것이 도시된다. 언도프트 폴리실리콘층(8)식각공정시 캡 산화막(5)이 식각 정지층 역할을 하여 게이트 전극(4)의 노출을 방지하고, 스페이서 산화막(6)측부에는 스페이서 폴리실리콘층(8A)이 형성된다.
제1e도는 제1포토레지스트 패턴(10)을 제거한 후, 콘택홀(11B)을 포함한 층간 절연막(9)상에 도프트 폴리실리콘층(12)을 형성하고, 도프트 폴리실리콘층(12)상에 제2포토레지시트 패턴(13)을 형성한 것이 도시된다. 스페이서 폴리실리콘층(8A)은 도프트 폴리실리콘층(12)에 함유된 불순물이 확산되어져 불순물이 도핑된 상태로 된다.
제1f도는 도프트 폴리실리콘층(12)을 패턴닝한 것이 도시된다. 이 패턴닝된 도프트 폴리실리콘층(12)은 반도체 소자에서 비트라인 또는 전하저장전극으로 사용된다.
상술한 바와같이 본 발명은 콘택홀의 저면부분에 스페이서 폴리실리콘층을 형성하므로 토폴러지가 완화되어 폴리실리콘의 스텝커버리지를 향상시킬 수 있고, 특히 스페이서 폴리실리콘층으로 인하여 비트라인 또는 전하저장전극의 콘택저항을 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 반도체 소자의 제조방법에 있어서, 실리콘 기판에 필드 산화막을 형성하여 액티브 영역을 확정한 후, 상기 액티브 영역에 게이트 전극과 소오스 및 드레인 전극용 불순물 확산영역들로 구성된 트랜지스터가 형성되며, 상기 게이트 전극과 상기 실리콘 기판사이에는 게이트 산화막이 형성되고, 상기 게이트 전극상부에는 캡 산화막이 형성되고, 상기 게이트 전극 측부에는 스페이서 산화막이 형성되는 단계; 상기 트랜지스터를 포함한 상기 필드 산화막상부에 언도프트 폴리실리콘층이 형성되는 단계; 상기 언도프트 폴리실리콘층상에 층간 절연막이 형성되고, 상기 불순물 확산영역들중 어느 하나의 영역과 상기 게이트 전극의 일부분상부가 개방된 포토레지스트 패턴이 상기 층간 절연막상에 형성되는 단계; 및 상기 포토레지스트 패턴을 식각마스크로한 식각공정에 의해 상기 층간 절연막과 상기 언도프트 폴리실리콘층이 순차적으로 식각되므로, 이로 인하여 불순물 확산영역이 노출되고, 상기 스페이서 측부에 스페이서 폴리실리콘층이 형성된 콘택홀이 형성되는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 언도프트 폴리실리콘층은 200 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 포토레지스트 패턴을 식각마스크로한 언도프트 폴리실리콘층 식각공정시 상기 캡 산화막이 식각 정지층 역할을 하는 것을 특징으로 하는 반도체 소자의 제조방법.
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