KR100560632B1 - 금속 샐러사이드를 이용한 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 DRAM 셀 영역에 샐러사이드를 형성하고, SAC 공정을 적용할 수 있는 금속 샐러사이드를 이용한 반도체 장치의 제조 방법에 관한 것으로, 셀 영역과 주변 영역의 반도체 기판 상에 제 1 도전막 및 제 1 물질막이 차례로 적층된 게이트 전극을 포함하여 상기 반도체 기판 상에 제 2 물질막이 형성된다. 상기 반도체 기판의 전면에 제 1 층간 절연막을 형성한 후, 제 1 물질막의 표면이 노출될 때까지 제 1 층간 절연막과 제 2 물질막이 평탄하게 식각된다. 이어, 제 1 도전막 상의 제 1 물질막이 습식 식각 공정으로 제거되고, 상기 제 1 도전막 상에 금속 샐러사이드막이 형성된다. 다음에, 상기 반도체 기판의 전면에 상기 제 1 층간 절연막과 식각 선택비를 갖는 제 3 물질막을 형성하되, 상기 제 2 물질막의 두께보다 약 1.5배 이상의 두께를 갖도록 형성된다. 콘택홀 형성용 마스크를 사용하여 제 3 및 제 2 물질막의 표면이 노출될 때까지 제 2 및 제 1 층간 절연막을 차례로 식각함으로써 자기 정렬 콘택홀이 형성된다. 이와 같은 금속 샐러사이드를 이용한 반도체 장치의 제조 방법에 의해서, 포토 공정이 아닌 스트립 공정으로 게이트 마스크를 제거함으로써 오정렬 마진을 확보할 수 있고, 샐러사이드막 형성 후 층간 절연막과 식각 선택비를 갖는 마스크를 형성함으로써 후속 SAC 공정을 적용할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 금속 샐러사이드(metal salicide)를 이용한 반도체 장치의 제조 방법에 관한 것이다.
최근 디램 셀 어레이(DRAM cell array)와 로직 회로(logic circuit)를 칩(chip) 하나로 합쳐서 구성하는 임베디드 디램(EMBEDDED DRAM:MDL)의 개발이 활발히 이루어지고 있다. 이 경우, 로직(logic) 부분의 속도(speed)를 개선하기 위한 금속 샐러사이드 형성 공정은 필수적이다.
DRAM 셀 어레이 부분의 샐러사이드 형성 공정은 소스/드레인 영역의 도핑 농도가 낮고, 샐러사이드 형성 후, 리프레쉬(refresh) 기능의 열화로 인해 매우 어려워지는 문제가 있다. 그러나, DRAM의 데이터 액세스 타임(data access time) 개선을 위해서는 워드 라인(셀 영역의 게이트 전극)의 저항을 낮추어야 하는데 이를 위해, 게이트 전극 형성용 도전막인 폴리실리콘막의 샐러사이데이션(salicidation) 공정은 필수적이다. 또한, 차세대 고성능 DRAM의 개발시 속도 개선을 위해서는 샐러사이드 공정이 적용되어야 한다.
상술한 문제들을 해결하기 위해 다음과 같은 공정이 수행된다.
먼저, 셀 영역과 주변 영역의 반도체 기판 상에 폴리실리콘막과 게이트 마스크가 차례로 적층된다. 이어, 게이트 전극 형성용 마스크를 사용하여 상기 반도체 기판의 표면이 노출될 때까지 상기 게이트 마스크 및 폴리실리콘막을 차례로 식각함으로써 게이트 전극이 형성된다.
다음에, 상기 게이트 전극을 포함하여 상기 반도체 기판 상에 실리콘 질화막을 에치 백 공정으로 전면 식각함으로써 상기 게이트 전극의 양측벽에 절연막 스페이서가 형성된다. 그런 후, 상기 절연막 스페이서 양측의 반도체 기판에 불순물 이온을 주입함으로써 모스 트랜지스터가 형성된다.
상기 반도체 기판의 전면에 얇은 두께의 층간 절연막이 증착된다. 이어, 포토레지스트막 패턴을 사용하여 주변 영역의 상기 층간 절연막을 식각함으로써 샐러사이드가 형성될 소스/드레인 영역이 노출되고, 상기 DRAM 셀 어레이의 상기 층간 절연막 및 마스크 질화막을 식각함으로써 폴리실리콘막의 표면이 노출된다. 상기 반도체 기판에 형성된 구조물들을 따라 Co막과 Ti막 중 어느 하나의 막을 형성하고 샐러사이데이션 공정을 수행한 후, 반응하지 않은 금속막을 제거하여 샐러사이드를 형성함으로써 DRAM 셀 영역에 샐러사이드막을 형성할 수 있다.
그러나, 반도체 메모리 장치가 고집적화되어 감에 따라 게이트 전극의 폭(width)이 감소되고 이로 인해, 셀 영역의 폴리실리콘막이 노출되도록 게이트 마스크를 식각하는 식각 공정시 오정렬 마진도 함께 감소되어 고집적 반도체 메모리 장치의 제조 공정시 적용하기가 어렵다.
또한, 상기 공정을 수행하여 샐러사이드를 형성한 후, 후속 DRAM 셀 어레이 부분에 자기 정렬 콘택(self-aligned contact:이하 SAC) 공정을 적용하기가 어려운 문제가 있다. 구체적으로 설명하면, 게이트 마스크를 제거하여 상기 폴리실리콘막을 노출시킨 후, 샐러사이드를 형성하기 때문에 상기 샐러사이드막이 게이트 전극의 상부층이 된다. 이는, 상기 게이트 전극 상에 실리콘 질화막과 같은 상기 층간 절연막과 선택비를 갖는 하드 마스크(hard mask)를 필요로 하는 이른바 SAC 공정의 적용이 힘들다는 것을 의미한다.
결과적으로, 상술한 종래의 금속 샐러사이드 형성 방법은 SAC를 필수적으로 사용하는 고집적 DRAM 셀에서 적용이 어려워지는 문제가 생긴다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 셀 영역에 금속 샐러사이드를 적용하면서 오정렬 마진을 확보할 수 있고, 후속 자기 정렬 콘택(SAC) 공정을 적용할 수 있는 금속 샐러사이드를 이용한 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 금속 샐러사이드를 이용한 반도체 장치의 제조 방법은, 셀 영역과 주변 영역의 반도체 기판 상에 제 1 도전막 및 제 1 물질막이 차례로 적층된 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 포함하여 상기 반도체 기판 상에 제 2 물질막을 형성하는 단계와; 상기 반도체 기판의 전면에 제 1 층간 절연막을 형성하는 단계와; 상기 제 1 물질막의 표면이 노출될 때까지 상기 제 1 층간 절연막과 제 2 물질막을 평탄하게 식각하는 단계와; 상기 제 1 도전막 상의 제 1 물질막을 습식 식각 공정으로 제거하는 단계와; 상기 제 1 도전막 상에 금속 샐러사이드막을 형성하는 단계와; 상기 반도체 기판의 전면에 상기 제 1 층간 절연막과 식각 선택비를 갖는 제 3 물질막을 형성하되, 상기 제 2 물질막의 두께보다 약 1.5배 이상의 두께를 갖도록 형성하는 단계와; 상기 게이트 전극 상의 제 3 물질막과 나란하도록 게이트 전극 양측의 제 3 물질막을 식각하는 단계와; 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 제 3 및 제 2 물질막의 표면이 노출될 때까지 상기 제 2 및 제 1 층간 절연막을 차례로 식각하여 자기 정렬 콘택홀을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 층간 절연막 형성 전에 주변 영역의 상기 게이트 전극 양측의 반도체 기판에 금속 샐러사이드막을 형성하는 단계를 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 상기 자기 정렬 콘택홀 형성 후, 상기 자기 정렬 콘택홀 내의 제 3 및 제 2 물질막을 전면 식각하여 상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 단계 및; 상기 콘택홀을 제 2 도전막으로 채워 콘택 플러그를 형성하는 단계를 더 포함할 수 있다.
(작용)
도 1c 및 도 1e를 참조하면, 본 발명의 실시예에 따른 신규한 금속 샐러사이드를 이용한 반도체 장치의 제조 방법은, 셀 영역과 주변 영역의 반도체 기판 상에 제 1 도전막 및 제 1 물질막이 차례로 적층된 게이트 전극을 포함하여 상기 반도체 기판 상에 제 2 물질막이 형성된다. 상기 반도체 기판의 전면에 제 1 층간 절연막을 형성한 후, 제 1 물질막의 표면이 노출될 때까지 제 1 층간 절연막과 제 2 물질막이 평탄하게 식각된다. 이어, 제 1 도전막 상의 제 1 물질막이 습식 식각 공정으로 제거되고, 상기 제 1 도전막 상에 금속 샐러사이드막이 형성된다. 다음에, 상기 반도체 기판의 전면에 상기 제 1 층간 절연막과 식각 선택비를 갖는 제 3 물질막을 형성하되, 상기 제 2 물질막의 두께보다 약 1.5배 이상의 두께를 갖도록 형성된다. 콘택홀 형성용 마스크를 사용하여 제 3 및 제 2 물질막의 표면이 노출될 때까지 제 2 및 제 1 층간 절연막을 차례로 식각함으로써 자기 정렬 콘택홀이 형성된다. 이와 같은 금속 샐러사이드를 이용한 반도체 장치의 제조 방법에 의해서, 포토 공정이 아닌 스트립 공정으로 게이트 마스크를 제거함으로써 오정렬 마진을 확보할 수 있고, 샐러사이드막 형성 후 층간 절연막과 식각 선택비를 갖는 마스크를 형성함으로써 후속 SAC 공정을 적용할 수 있다.
(실시예)
이하, 도 1a 내지 도 1f를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 금속 샐러사이드를 이용한 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 본 발명의 금속 샐러사이드를 이용한 반도체 장치의 제조 방법은, 먼저 셀 영역과 주변 영역을 갖는 반도체 기판(100) 내에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(102)이 형성된다. 상기 소자 격리 영역(102)은 구체적으로 STI(shallow trench isolation)로 형성된다.
이어, 상기 반도체 기판(100)에 불순물 이온을 주입함으로써 웰(well) 영역이 형성되고, 트랜지스터의 문턱 전압(threshold voltage)이 조절된다. 그런 후, 상기 반도체 기판(100) 상에 게이트 산화막(도면에 미도시)을 사이에 두고 폴리실리콘막(104)과 게이트 마스크(105)가 차례로 형성된다. 계속해서, 게이트 전극 형성용 마스크를 사용하여 상기 게이트 마스크(105) 및 폴리실리콘막(104)을 차례로 식각함으로써 게이트 전극(106)이 형성된다.
상기 게이트 전극(106)을 포함하여 상기 반도체 기판(100) 상에 실리콘 질화막(108)이 30nm 내지 70nm의 두께 범위 내로 형성된다. 다음에, 마스크를 사용하여 상기 셀 영역을 제외한 주변 영역을 오픈한 후(도면에 미도시), 에치 백 공정으로 전면 식각함으로써 상기 주변 영역에 형성된 게이트 전극(106)의 양측벽에 절연막 스페이서(108a)가 도면과 같이 형성된다.
도 1b에 있어서, 상기 마스크를 제거한 후, 반도체 기판(100) 내에 불순물 이온을 주입함으로써 소스/드레인 영역이 형성된다. 다음에, 상기 반도체 기판(100) 상에 형성된 구조물들을 따라 금속막을 증착한 후, 샐러사이데이션(salicidation) 공정을 수행함으로써 샐러사이드막(110)이 형성된다. 이어, 반응하지 않은 금속은 제거된다. 상기 금속막은 Co막과 Ti막 중 어느 하나이다.
게이트 전극을 형성하고 나서 게이트 마스크를 제거한 후, 샐러사이드막을 형성하는 상기 샐러사이드막 형성 공정은 사용되는 금속막이 상기 Co막과 Ti막 중 어느 하나일 때 수행되는 공정이다.
이때, 상기 샐러사이드막(110)은 소자의 속도를 개선하기 위해 형성되는 막이며, 셀 영역의 소스/드레인 영역에는 앞서 기술한 바와 같이, 도핑 농도가 낮고, 샐러사이드막의 형성 후 리프레쉬(refresh) 기능이 저하되기 때문에 상기 실리콘 질화막으로 기판이 노출되지 않도록 함으로써 형성되지 않고, 주변 영역의 소스/드레인 영역에는 형성된다.
그런 후, 상기 반도체 기판(100)의 전면에 산화막으로 층간 절연막(112)이 형성된다. 이어, 상기 게이트 마스크(105)의 표면이 노출될 때까지 상기 층간 절연막(112) 및 셀 영역의 실리콘 질화막(108)이 CMP(chemical mechanical polishing) 공정으로 평탄하게 식각된다. 이때, 상기 층간 절연막(112)인 산화막과 실리콘 질화막(108)은 식각 선택비를 갖지 않는다.
도 1c를 참조하면, 인산 스트립(H3PO4 strip) 공정을 수행하여 상기 게이트 마스크(105)를 제거함으로써 폴리실리콘막(104)의 표면이 노출된다. 즉, 포토 공정을 하지 않고 상기 폴리실리콘막(104) 상의 게이트 마스크(105)를 제거할 수 있어 오정렬 마진이 확보된다. 이때, 게이트 마스크(105) 양측의 실리콘 질화막(108)의 일부 두께도 함께 식각된다.
다음에, 상기 폴리실리콘막(104) 상에 게이트 전극의 저항을 감소시켜 DRAM의 데이터 액세스 타임 개선을 위한 샐러사이드막 형성 공정이 수행된다. 구체적으로, 상기 반도체 기판(100) 상에 형성된 구조물들을 따라 금속막을 증착한 후, 샐러사이데이션 공정을 수행함으로써 상기 금속막이 상기 게이트 전극(106)의 폴리실리콘막(104)과 반응하여 금속 샐러사이드막(114)이 형성된다. 이어서, 상기 폴리실리콘막(104)과 반응하지 않은 금속막이 제거된다. 상기 금속막은 Co막과 Ti막 중 어느 하나이며, 5nm 내지 20nm의 두께 범위로 증착된다.
도 1d에 있어서, 상기 반도체 기판(100)의 전면에 실리콘 질화막(116)이 CVD(chemical vapor deposition) 공정으로 증착된다. 상기 실리콘 질화막(116)은 상기 도 1a에서 증착한 실리콘 질화막(108)의 두께보다 약 1.5배 두껍게 증착된다.
이어, 상기 게이트 전극(106) 상에 증착된 실리콘 질화막(116)을 제외한 나머지 실리콘 질화막(116)이 CMP 공정으로 제거된다. 그리고 나서, 상기 반도체 기판(100)의 전면에 제 2 층간 절연막(118)이 형성된다. 그런 후, 다마신(damascene) 공정으로 콘택 형성 공정이 수행된다. 구체적으로, 콘택홀 형성용 마스크를 사용하여 셀 영역의 상기 실리콘 질화막(108 및 116)의 표면이 노출될 때까지 상기 제 1 및 제 2 층간 절연막(112 및 118)을 차례로 식각함으로써 자기 정렬 콘택홀(120)이 형성된다.
상기 자기 정렬 콘택홀(120) 형성을 위한 식각 공정은 상기 층간 절연막(112 및 118)인 산화막과 실리콘 질화막이 서로 다른 식각 선택비를 갖는 전형적인 SAC 공정으로 수행된다. 따라서, 상기 자기 정렬 콘택홀(120) 형성을 위한 식각시 상기 콘택홀 형성용 마스크가 오정렬되어 도 1e와 같이, 콘택홀(120)이 형성되어도 서로 다른 식각 선택비 때문에 게이트 전극(106)의 샐러사이드막(114)은 노출되지 않는다. 즉, 오정렬 마진을 확보할 수 있다.
이어, 상기 자기 정렬 콘택홀(120) 내의 실리콘 질화막(108 및 116)을 반도체 기판(100)의 표면이 노출될 때까지 에치 백 공정으로 식각함으로써 상기 게이트 전극(106)의 측벽에 절연막 스페이서가 형성된다. 이때, 상기 게이트 전극 상부에 형성되어 있는 실리콘 질화막(116)의 두께(B)는 상기 게이트 전극(106) 양측의 반도체 기판(100) 상에 형성되어 있는 실리콘 질화막(108)의 두께(A)보다 약 1.5배 두껍게 형성되어 있어 상기 절연막 스페이서 형성을 위한 식각시 실리사이드막(114)의 노출이 방지된다. 따라서, 상기 샐러사이드막(114) 상의 마스크층(116)으로 인해 고집적 DRAM 셀에서 SAC 공정을 적용할 수 있다.
상기 자기 정렬 콘택홀(120)을 폴리실리콘막으로 채운 후, 평탄하게 식각함으로써 도 1f와 같이, 상기 반도체 기판(100)과 전기적으로 연결되는 콘택 플러그(122)가 형성된다. 계속해서, 비트 라인, 스토리지 노드, 금속 배선 공정 등 후속 공정이 수행된다(도면에 미도시).
본 발명은 종래의 샐러사이드막 형성을 위한 게이트 마스크 식각 공정시 오정렬 마진이 감소되고, 샐러사이드막 형성 후 SAC 공정을 적용할 수 없는 문제점을 해결한 것으로서, 포토 공정이 아닌 스트립 공정으로 게이트 마스크를 제거함으로써 오정렬 마진을 확보할 수 있고, 샐러사이드막 형성 후 층간 절연막과 식각 선택비를 갖는 마스크를 형성함으로써 후속 SAC 공정을 적용할 수 있는 효과가 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 금속 샐러사이드를 이용한 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자 격리 영역
106 : 게이트 전극 110, 114 : 샐러사이드막
112, 118 : 층간 절연막 105, 116 : 게이트 마스크
120 : 장기 정렬 콘택홀 122 : 콘택 플러그
Claims (7)
- 셀 영역과 주변 영역의 반도체 기판 상에 제 1 도전막 및 제 1 물질막이 차례로 적층된 게이트 전극을 형성하는 단계와;상기 게이트 전극을 포함하여 상기 반도체 기판 상에 제 2 물질막을 형성하는 단계와;상기 반도체 기판의 전면에 제 1 층간 절연막을 형성하는 단계와;상기 제 1 물질막의 표면이 노출될 때까지 상기 제 1 층간 절연막과 제 2 물질막을 평탄하게 식각하는 단계와;상기 제 1 도전막 상의 제 1 물질막을 습식 식각 공정으로 제거하는 단계와;상기 제 1 도전막 상에 금속 샐러사이드막을 형성하는 단계와;상기 반도체 기판의 전면에 상기 제 1 층간 절연막과 식각 선택비를 갖는 제 3 물질막을 형성하되, 상기 제 2 물질막의 두께보다 약 1.5배 이상의 두께를 갖도록 형성하는 단계와;상기 게이트 전극 상의 제 3 물질막과 나란하도록 게이트 전극 양측의 제 3 물질막을 식각하는 단계와;상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하는 단계와;콘택홀 형성용 마스크를 사용하여 상기 제 3 및 제 2 물질막의 표면이 노출될 때까지 상기 제 2 및 제 1 층간 절연막을 차례로 식각하여 자기 정렬 콘택홀을 형성하는 단계를 포함하는 금속 샐러사이드를 이용한 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막 형성 전에 주변 영역의 상기 게이트 전극 양측의 반도체 기판에 금속 샐러사이드막을 형성하는 단계를 더 포함하는 금속 샐러사이드를 이용한 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 자기 정렬 콘택홀 형성 후, 상기 자기 정렬 콘택홀 내의 제 3 및 제 2 물질막을 전면 식각하여 상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 단계 및;상기 콘택홀을 제 2 도전막으로 채워 콘택 플러그를 형성하는 단계를 더 포함하는 금속 샐러사이드를 이용한 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 도전막들은 폴리실리콘막이고, 상기 제 1 및 제 2 그리고 제 3 물질막들은 실리콘 질화막인 금속 샐러사이드를 이용한 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 습식 식각 공정은 인산 용액으로 수행되는 금속 샐러사이드를 이용한 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 금속 샐러사이드막은 Co막과 Ti막 중 어느 하나인 금속 샐러사이드를 이용한 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 3 물질막은 CVD(chemical vapor deposion) 공정으로 증착되는 금속 샐러사이드를 이용한 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980041430A KR100560632B1 (ko) | 1998-10-01 | 1998-10-01 | 금속 샐러사이드를 이용한 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980041430A KR100560632B1 (ko) | 1998-10-01 | 1998-10-01 | 금속 샐러사이드를 이용한 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000024754A KR20000024754A (ko) | 2000-05-06 |
| KR100560632B1 true KR100560632B1 (ko) | 2006-05-25 |
Family
ID=19552986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980041430A KR100560632B1 (ko) | 1998-10-01 | 1998-10-01 | 금속 샐러사이드를 이용한 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100560632B1 (ko) |
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