JP2001196564A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】寄生容量を増加させることなく、工程を増加す
ることなく、且つ、欠陥を発生させることなく、量産ラ
インにおいて微細ビアホールを迅速且つ正確に形成す
る。 【解決手段】 半導体基板１上に設けた第１の絶縁膜２
と、第１の絶縁膜２の上に設けた第２の絶縁膜３と、第
１の絶縁膜２及び第２の絶縁膜３を上下に貫通し、第２
の絶縁膜３の上方に延在する導電体で形成されたコンタ
クトプラグ５と、少なくともコンタクトプラグ５の上面
及び第２の絶縁膜３の一部に接して形成された導電体膜
とを設けて半導体装置を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、ＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）混載システムＬ
ＳＩ等の高集積度半導体集積回路装置において、微細な
ビアホールを欠陥なく且つ低温プロセスで形成するため
の絶縁膜の積層構造に特徴のある半導体装置及びその製
造方法に関するものである。
【０００２】
【従来の技術】近年の半導体集積回路装置の高集積度化
に伴って配線層と配線層との間に絶縁開口部を形成して
微細ビアホールを形成するＳＡＣ（Ｓｅｌｆ−Ａｌｉｇ
ｎ Ｃｏｎｔａｃｔ）法、ＭＤＣ（Ｍｏｄｉｆｉｅｄ
Ｃｏｎｔａｃｔ）法、或いは、ＰＳＣ（Ｐｏｌｙ Ｓｈ
ｒｉｎｋ Ｃｏｎｔａｃｔ）法等が知られている。以
下、図１３乃至図１６を参照してこれらのビアホールの
形成方法を説明する。
【０００３】始めに、図１３を参照して、従来のＳＡＣ
法の工程を説明する。 図１３（ａ）参照 まず、ＳｉＯ2膜等の下地絶縁膜５１上にビット線等の
配線層５２を、例えば、ライン／スペースが０．１６μ
ｍ／０．２４μｍの設計ルールで形成した後、ＳｉＮ膜
を堆積させ、異方性エッチングを施すことによってスペ
ーサ５４を形成する。
【０００４】なお、この場合、配線層５２間に間隙を形
成するためには、ＳｉＮ膜の厚さは０．１２μｍ以下に
する必要がある。また、配線層５２の上面には予めＳｉ
Ｎ膜５３が形成されており、また、下地絶縁膜５１の配
線層５２間に対応する位置には電極プラグ（図示せず）
が設けられている。
【０００５】次いで、全面にＢＰＳＧ膜等の層間絶縁膜
５５を厚く堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法或いは
エッチバック法を用いて層間絶縁膜５５の表面を平坦化
する。続いて、次いで、フォトリソグラフィー技術を用
いて０．２４μｍの幅のビアホール用のレジストパター
ン（図示せず）を形成した後、ＳｉＮ膜５３及びスペー
サ５４をエッチングストッパーとして異方性エッチング
を行うことによってビアホール５６を形成する。
【０００６】図１３（ｂ）参照 次いで、全面に、例えば、Ｐ（リン）をドープしたドー
プト非結晶Ｓｉ層５７を厚く堆積させる。
【０００７】図１３（ｃ）参照 次いで、ＣＭＰ法を用いて層間絶縁膜５５の表面が露出
するまで研磨することによって、層間絶縁膜５５上に堆
積したドープト非結晶Ｓｉ層５７を除去してビアホール
５６に埋め込まれたＳｉプラグ５８が形成される。
【０００８】次に、図１４を参照して、従来のＭＤＣ法
の工程を説明する。 図１４（ａ）参照 まず、ＳｉＯ2膜等の下地絶縁膜５１上にビット線等の
配線層５２を、例えば、ライン／スペースが０．１６μ
ｍ／０．２４μｍの設計ルールで形成した後、全面にＢ
ＰＳＧ膜等の層間絶縁膜５５を厚く堆積させ、ＣＭＰ法
或いはエッチバック法を用いて層間絶縁膜５５の表面を
平坦化する。続いて、フォトリソグラフィー技術を用い
て０．２４μｍの幅のビアホールのレジストパターン
（図示せず）を形成した後、配線層５２をエッチングス
トッパとして異方性エッチングを行うことによってビア
ホール５６を形成する。なお、下地絶縁膜５１の配線層
５２間に対応する位置には電極プラグ（図示せず）が設
けられている。
【０００９】図１４（ｂ）参照 次いで、ＳｉＮ膜等のＢＰＳＧ膜に対して選択エッチン
グ性のある絶縁膜５９を堆積させる。なお、この場合、
配線層５２間に間隙を形成するためには、スペーサ５４
の厚さは０．１２μｍ以下、特に、０．１μｍ以下にす
る必要がある。
【００１０】図１４（ｃ）参照 次いで、異方性エッチングを施すことによって、スペー
サ６０を形成し、スペーサ６０同士の間隙を新たなビア
ホール６１とする。
【００１１】図１４（ｄ）参照 次いで、全面に、例えば、Ｐ（リン）をドープしたドー
プト非結晶Ｓｉ層を厚く堆積させた後、ＣＭＰ法を用い
て層間絶縁膜５５の表面が露出するまで研磨することに
よって、層間絶縁膜５５上に堆積したドープト非結晶Ｓ
ｉ層を除去してビアホール６１に埋め込まれたＳｉプラ
グ６２が形成される。
【００１２】次に、図１５及び図１６を参照して、従来
のＰＳＣ法の工程を説明する。 図１５（ａ）参照 まず、ＳｉＯ2膜等の下地絶縁膜５１上にビット線等の
配線層５２を、例えば、ライン／スペースが０．１６μ
ｍ／０．２４μｍの設計ルールで形成した後、全面にＢ
ＰＳＧ膜等の層間絶縁膜５５を厚く堆積させ、ＣＭＰ法
或いはエッチバック法を用いて層間絶縁膜５５の表面を
平坦化する。続いて、全面に層間絶縁膜５５と選択エッ
チング性のある非結晶Ｓｉ層６３を、例えば、厚さ０．
３μｍに堆積させる。なお、下地絶縁膜５１の配線層５
２間に対応する位置には電極プラグ（図示せず）が設け
られている。
【００１３】図１５（ｂ）参照 次いで、フォトリソグラフィー技術を用いて０．２４μ
ｍ幅のビアホール用のレジストパターン（図示せず）を
形成した後、層間絶縁膜５５をエッチングストッパとし
て異方性エッチングを行うことによって非結晶Ｓｉ層６
３に開口部６４を形成する。
【００１４】図１５（ｃ）参照 次いで、全面に、再び、非結晶Ｓｉ層を、例えば厚さ
０．１２μｍ以下に堆積させた後、異方性エッチングを
施すことによってＳｉスペーサ６５を形成し、Ｓｉスペ
ーサ６５同士の間隙を新たな開口部６６とする。
【００１５】図１６（ｄ）参照 次いで、非結晶Ｓｉ層６３及びＳｉスペーサ６５をマス
クとして異方性エッチングを施すことによって、ビアホ
ール６７を形成する。
【００１６】図１６（ｅ）参照 次いで、全面に、例えば、Ｐ（リン）をドープしたドー
プト非結晶Ｓｉ層６８を厚く堆積させる。
【００１７】図１６（ｆ）参照 次いで、ＣＭＰ法を用いて眉間絶縁膜５５の表面が露出
するまで研磨することによって、層間絶縁膜５５上に堆
積したドープト非結晶Ｓｉ層６８を除去してビアホール
６７に埋め込まれたＳｉプラグ６９が形成される。
【００１８】次に、このようなビアホールを自己整合的
に形成する技術のうち、ＰＳＣ法を用いてストレージノ
ード用ビアホールを形成した従来のＤＲＡＭ混載システ
ムＬＳＩの製造工程を図１７乃至図２６を参照して説明
する。なお、各図において、図（ａ）はメモリセルの断
面図であり、図（ｂ）は、図（ａ）と同一時点における
アライメントマーク部の断面図であり、また、図（ｃ）
は図（ａ）と直交する方向の断面図であり、図（ｄ）は
ロジックトランジスタの断面図である。
【００１９】図１７（ａ）乃至図１８（ｄ）参照 まず、ｐ型シリコン基板７１にＳＴＩ（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて素子
分離絶縁膜７２を形成する。なお、この場合のｐ型シリ
コン基板７１はｎ型シリコン基板に形成したｐ型ウェル
領域でも良いし、また、ｐ型シリコン基板に形成したｐ
型ウェル領域であっても良く、また、必要に応じて、イ
オン注入法等を用いてチャネル・ストップ領域やチャネ
ル・ドープ領域を形成しても良い。
【００２０】次いで、ウエットＯ2を用いて熱酸化によ
ってゲート酸化膜７３を形成した後、アモルファスＳｉ
層を、例えば、厚さ１００ｎｍ堆積させ、次いで、Ａｓ
（砒素）またはＰをイオン注入することによって導電性
を有するＳｉゲート電極層７４とする。
【００２１】次いで、例えば、厚さが１００ｎｍのＷＳ
ｉ2層７５及び、プラズマＣＶＤ法を用いて、例えば、
厚さが１００ｎｍのＰ−ＳｉＮ膜７６を順次堆積させた
後、フォトリソグラフィー技術を用いて、ＤＲＡＭ部に
おいては、例えば、ライン／スペースが０．２０μｍ／
０．２０μｍの設計ルールでパターニング及びエッチン
グを行うことによって、ゲート電極及びそれに連続する
ワード線を形成する。なお、図（ｄ）のロジックトラン
ジスタ部におけるゲート電極のゲート長は、例えば、
０．１８μｍとする。
【００２２】次いで、ｎチャネル型ＦＥＴ部において
は、Ｐをイオン注入することによってＤＲＡＭ部におい
てはｎ型ドレイン領域７７及びｎ型ソース領域７８を形
成するとともに、ロジックトランジスタ部においてはｎ
型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
領域７９を形成する。
【００２３】次いで、ＣＶＤ法を用いて全面に、厚さ
が、例えば、６０ｎｍのＳｉＮ膜８０を堆積させた後、
ＤＲＡＭ部をレジストでマスクした状態で異方性エッチ
ングを施すことによって、ロジックトランジスタ部のゲ
ート電極の側壁にスペーサ８１を形成する。続いて、こ
のスペーサ８１をマスクとしてＡｓをイオン注入するこ
とによってロジックトランジスタ部にｎ＋型ドレイン領
域８２及びｎ＋型ソース領域８３を形成した後、ＲＴＡ
（ＲａｐｉｄＴｈｅｒｍａＩＡｎｎｅａｌ）法を用い
て、例えば、１０００℃において１０秒間熱処理を行う
ことによってイオン注入に伴う欠陥を回復する。
【００２４】次いで、全面にＣｏを、厚さが例えば５０
ｎｍに堆積させた後、５００℃において３０秒間の熱処
理を行うことによってｎ＋型ドレイン領域８２及びｎ+
型ソース領域８３の表面にのみＣｏＳｉ2からなるシリ
サイド電極８４を形成する。続いて、過酸化水素水とア
ンモニア水の混合液または硫酸と過酸化水素水の混合液
を用いてエッチングすることによって未反応のＣｏを除
去する。
【００２５】次いで、再び、ＣＶＤ法を用いて全面に、
厚さが例えば２０ｎｍのＳｉＮ膜８５を堆積させる。な
お、この場合、ロードロックを用いた成長装置内でＳｉ
Ｎ膜８５を成長することによって、ＳｉＮ膜８５の成長
時の酸素の巻き込みによるシリサイド電極８４の酸化を
防止することができる。
【００２６】次いで、全面にＢＰＳＧ膜８６を堆積させ
た後、ＤＲＡＭ部においてＳＡＣ法を用いてビットコン
タクト及びストレージコンタクトを形成する。この場
合、フォトリソグラフィー技術を用いて０．２４μｍ幅
のビアホール用のレジストパターン（図示せず）を形成
した後、Ｃ4Ｆ8＋ＣＯ＋Ａｒ＋Ｏ2を用いた２周波ＲＩ
Ｅ（反応性イオンエッチング）を施すことによってＢＰ
ＳＧ膜８６をエッチングする。続いて、ＳｉＮ膜８５を
エッチングして、ｎ型ドレイン領域７７及びｎ型ソース
領域７８を露出させる。
【００２７】このエッチング工程において、ゲート電極
の互いに対向する側壁にサイドウォール８７が形成さ
れ、このサイドウォール８７によって後述するＳｉプラ
グ８８，８９とゲート電極との短絡が防止される。ま
た、ゲート電極、即ち、ワード線の容量はゲート酸化膜
７３を介したｐ型シリコン基板７１との間の容量が支配
的であるため、ＳＡＣ法を用いたことによる容量の増加
はあまり問題にならない。
【００２８】次いで、全面に、例えばＰをドープしたド
ープト非結晶Ｓｉ層を厚く堆積させた後、ＣＭＰ法を用
いてＢＰＳＧ膜８６の表面が露出するまで研磨すること
によって、ＢＰＳＧ膜８６上に堆積したドープト非結晶
Ｓｉ層を除去してビアホールに埋め込まれたＳｉプラグ
８８，８９を形成する。
【００２９】次いで、プラズマＣＶＤ法を用いて全面
に、厚さが例えば１００ｎｍのＰ−ＳｉＯ2膜９０を形
成した後、ビットコンタクトとなるＳｉプラグ８８に対
するビアホールを形成する。続いて、全面に、厚さが例
えば２０ｎｍのＴｉ膜、厚さが、例えば、５０ｎｍのＴ
ｉＮ膜、及び、厚さが例えば１００ｎｍのＷ膜を順次堆
積させた後、所定形状にパターニングすることによって
Ｔｉ／ＴｉＮ／Ｗ構造のビット線９１を形成する。
【００３０】この場合のビット線９１は、例えば、ライ
ン／スペースが０．１６μｍ／０．２４μｍの設計ルー
ルで形成するものである。また、図（ｂ）に示すよう
に、アライメントマーク部においては、同時に、Ｔｉ／
ＴｉＮ／Ｗ構造のアライメントマーク９２が形成され
る。
【００３１】次いで、ＨＤＰ（Ｈｉ ＤｅｎＳｉｔｙ
Ｐｌａｓｍａ）−ＣＶＤ法を用いて、厚さが、例えば、
７００ｎｍのＳｉＯ2膜９３を堆積させた後、ＣＭＰ法
によってＳｉＯ2膜９３を２００ｎｍ程度研磨すること
によってＳｉＯ2膜９３の表面を平坦化する。
【００３２】図１９（ａ）乃至図２０（ｄ）参照 次いで、全面に厚さが例えば３００ｎｍの非結晶Ｓｉ層
９４を堆積させた後、ラフパターンによってアライメン
トマーク９２上の非結晶Ｓｉ層９４を除去して窓部９５
を形成する。これは、非結晶Ｓｉ層９４が可視光に対し
て不透明膜であるため、３００ｎｍもの厚い膜を成膜す
るとアライメントマーク９２を検出することができなく
なるためである。
【００３３】図２１（ａ）乃至図２２（ｄ）参照 次いで、フォトリソグラフィー技術を用いて０．２４μ
ｍ（：２４０ｎｍ）の幅のビアホール用のレジストパタ
ーン（図示せず）を形成した後、異方性エッチングを施
すことによって、非結晶Ｓｉ層９４のストレージコンタ
クトとなるＳｉプラグ８９に対応する位置に開口部を形
成した後、再び、全面に、厚さが、例えば、９５ｎｍの
非結晶Ｓｉ層を堆積させ、異方性エッチングを施すこと
によって最大幅が９５ｎｍのＳｉスペーサ９５を形成す
る。続いて、Ｓｉスペーサ９５及び非結晶Ｓｉ層９４を
マスクとして、異方性エッチングを施すことによって、
最小幅が０．０５μｍ（＝５０ｎｍ＝２４０ｎｍ−２×
９５ｎｍ）のビアホール９８を形成する。
【００３４】なお、この場合、アライメントマーク部に
おいてはＳｉＯ2膜９３がエッチングされてアライメン
トマーク９２が露出しないように、レジスート９７で覆
っておく。
【００３５】図２３（ａ）乃至図２４（ｄ）参照 次いで、全面に、例えば、Ｐをドープしたドープト非結
晶Ｓｉ層を、例えば厚さ２００ｎｍに堆積させた後、Ｃ
ＭＰ法を用いてＳｉＯ2膜９３の表面が露出するまで研
磨することによって、非結晶Ｓｉ層９４上に堆積したド
ープト非結晶Ｓｉ層、非結晶Ｓｉ層９４、及びＳｉスペ
ーサ９５を除去してビアホール９８に埋め込まれたＳｉ
プラグ９９を形成する。なお、Ｓｉスペーサ９５の下部
がＳｉスペーサ残部１００として残存する場合がある。
【００３６】図２５（ａ）乃至図２６（ｄ）参照 次いで、減圧化学気相成長法（ＬＰＣＶＤ法）を用い
て、以降の工程におけるエッチングストッパとなるＬＰ
−ＳｉＮ膜１０１を、例えば厚さ１０ｎｍに成膜した
後、全面に、厚さが例えば１μｍのＢＰＳＧ膜（図示せ
ず）を堆積させる。
【００３７】次いで、ＢＰＳＧ膜及びＬＰ−ＳｉＮ膜１
０１を順次エッチングすることによって、ＰＳＣ法によ
って形成したＳｉプラグ９９に達する広い開口部を形成
した後、全面に、厚さが例えば５０ｎｍのＰをドープし
たドープト非結晶Ｓｉ層を堆積させる。続いて、ＣＭＰ
を用いてＢＰＳＧ膜上に堆積したドープト非結晶Ｓｉ層
を除去することによって両面シリンダー構造のストレー
ジノード１０２を形成する。
【００３８】次いで、ＬＰ−ＳｉＮ膜１０１をエッチン
グストッパとして用いて、ＨＦ水溶液によってＢＰＳＧ
膜を選択的に除去した後、ＬＰＣＶＤ法を用いてストレ
ージノード１０２の表面に、例えば、７００℃におい
て、厚さが例えば５ｎｍのＳｉＮ膜を堆積させてキャパ
シタの誘電体膜とする。続いて、全面に、厚さが例えば
１００ｎｍのＰをドープしたドープト非結晶Ｓｉ層を堆
積することによって、複数のストレージノード１０２に
共通のセルフレート１０３を形成する。
【００３９】以降は、図示しないものの、全面に層間絶
縁膜を形成した後、ＲＴＡ法を用いて９００℃で１０秒
間の再活性化のための熱処理を行ってＭＯＳＦＥＴの電
流を確保し、次いで、配線工程等を行うことによってＤ
ＲＡＭを搭載したシステムＬＳＩが完成する。なお、こ
の再活性化のためのＲＴＡ工程においては、厚いプラズ
マＳｉＮ膜がないため、剥がれやクラックが生ずること
がない。
【００４０】
【発明が解決しようとする課題】しかしながら、従来の
ビアホールの形成工程においては、以下で説明するよう
な諸々の問題がある。例えば、図１３に示したＳＡＣ法
の場合には、配線層５２、即ち、ビット線がキャパシタ
より下にあるＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｂｉ
ｔｌｉｎｅ）構造であり、ビアホール５６がストレージ
ノードコンタクト用であるとした場合、通常のＣ4Ｆ8＋
ＣＯ＋Ａｒ＋Ｏ2を用いた２周波ＲＩＥによる選択エッ
チングによってビアホール５６を形成した場合には、配
線層５２の側壁はＢＰＳＧ等の層間絶縁膜５５に対して
選択エッチング性のあるＳｉＮ膜によって覆わなければ
ならない。
【００４１】ところが、このＳｉＮ膜は比誘電率が大き
く、ＳＡＣ法の場合には、ＭＤＣ法或いはＰＳＣ法と比
べて配線層５２上のビアホール５６の開口面積が増加す
るため、ビット線とストレージノード間の容量が増加す
るという問題がある。
【００４２】例えば、キャパシタの容量Ｃは、εをＳｉ
Ｎの比誘電率、ε0を真空の誘電率、Ｓを表面積、及
び、ｄを電極の間隔とすると、 Ｃ＝（ε×ε0×Ｓ／ｄ） となる。ここで、ＳｉＮ膜の比誘電率は７．４で、Ｓｉ
Ｏ2膜の比誘電率の３．９に比って２倍程度の値にな
る。この容量の増加は、センスアンプの分割数を減らす
ことができなくなることを意味し、チップ面積の増加に
つながるという問題がある。
【００４３】次に、図１４に示したＭＤＣ法を用いた場
合の問題点について検討する。ビアホール５６内のスペ
ーサ６０をＳｉＮ膜によって構成した場合、上述のＳＡ
Ｃ法と同様にビット線とストレージノード間の容量増加
の問題が発生する。
【００４４】一方、このビアホール５６内のスペーサ６
０を比誘電率の低いＳｉＯ2膜によって構成する場合に
は、スペーサを構成するための膜としてはステップカバ
レッジの良好な膜が要求される。他方、ＤＲＡＭ混載シ
ステムＬＳＩの要求として、ソース・ドレイン領域の不
純物プロファイルの変動による短チャネル効果の発生等
によるロジック回路の性能低下を防止するため、ＣＯＢ
構造のＤＲＡＭに低温化プロセスが要求されており、例
えば７００℃以下のファーネスアニールのプロセスが要
求されている。
【００４５】このような低温プロセスでステップカバレ
ッジの良好なＳｉＯ2膜の成膜法としては、６５０℃で
成膜が可能なＬＰ−ＴＥＯＳ法が知られているが、この
ＬＰ−ＴＥＯＳ膜は、成膜後にＮ2雰囲気中において、
８００℃程度で熱処理を行わないと高密度化せずに耐圧
歩留りが低下するという問題があるため、ＤＲＡＭ混載
システムＬＳＩに用いることができない。また、この他
の低温プロセスでは、ステップカバレッジの良好なＳｉ
Ｏ2膜の成膜法は、工場における量産まで考慮に入れた
場合には存在しないという問題がある。
【００４６】次に、図１５及び図１６に示したＰＳＣ法
を用いた場合の問題点について検討する。エッチングマ
スクとなるハードマスクとその側壁に設けたスペーサを
多結晶Ｓｉによって形成した場合には、図１９（ｂ）に
関して説明したように、多結晶Ｓｉは可視光に対して不
透明であるため、ビアホールの形成時にアライメントマ
ークが読めなくなるという問題がある。
【００４７】即ち、近年における半導体装置の微細化の
進展に伴ってフォトリソグラフィー工程の解像度も向上
し、解像度を高めるための焦点深度を浅くしなければな
らないため、層間絶縁膜５５の表面を平坦化する必要が
ある。そうすると、フォトリソグラフィーのためのアラ
イメントマークに伴う凹凸がなくなり、不透明膜を介し
てアライメントマークを読めなくなる。
【００４８】そこで、図１９（ｂ）に関して説明したよ
うに、アライメントマーク９２上の非結晶Ｓｉ層９３を
除去するための、レジストパターンの形成工程及びエッ
チング工程の２工程が増加することになり、さらに、ビ
アホール９８の形成工程におけるアライメントマーク９
２の露出を防止するためにはレジスト９７の形成工程が
必要になり、低コスト化或いは高スループット化の妨げ
になる。
【００４９】また、ビット線９１としてメタルを用いた
場合に、アライメントマーク９２は、ビット線９１より
下の配線層で形成した場合には間接合わせになって位置
ずれが大きくなるため、ビット線９１を利用して形成す
るのが通常である。そうすると、レジスト９７の形成工
程を省略した場合、ビアホール９８の形成工程において
メタルからなるアライメントマーク９２が露出し、それ
によって、後のＳｉプラグを形成するためのドープト非
結晶Ｓｉ層の成膜装置はメタルによって汚染されるので
この工程限定の装置を用いなければならないが、通常の
工場では、このような運用は困難であるという問題があ
る。したがって、ビット線９１をメタルで構成した場合
には、合計３工程が増加するという問題がある。
【００５０】さらに、ＤＲＡＭ混載システムＬＳＩに代
表される下層にメタル配線層が存在し、７００℃以下し
かファーネスアニールをかけることができないＰＳＣ法
による微細ビアホールの形成工程における問題点を図２
７を参照して説明する。
【００５１】図２７参照 厚さが５００ｎｍの層間絶縁膜５５にビアホール６７を
形成する場合、ハードマスクとしての非結晶Ｓｉ層６３
の厚さは３００ｎｍ必要になる。これは、ビアホール６
７を形成する際のエッチング工程におけるプラズマが角
に集中し、非結晶Ｓｉ層６３とＳｉスペーサ６５との界
面のエッチングが進行し、異常エッチング部７０が発生
するためである。
【００５２】一方、ＬＰＣＶＤ法によるＬＰ−ＳｉＮ膜
をハードマスクとして用いた場合には、７００℃以下で
３００ｎｍの厚さのＬＰ−ＳｉＮ膜を成長させるために
は、２７０分（＝４．５時間）を要するのでスループッ
トに問題がある。
【００５３】また、プラスマＣＶＤ法をハードマスクに
用い下層にＢＰＳＧ膜が存在する場合、Ｐ−ＳｉＮ膜は
１００ｎｍ以上成膜するとクラックが入る虞がある。即
ち、Ｐ−ＳｉＮ膜は、ビアホール６７の形成後のキャパ
シタ誘電体誘電体膜の形成工程やソース・ドレイン領域
の再活性化のＲＴＡ工程における６５０℃以上の熱でス
トレスがコンプレッシブからテンシルに遷移するため剥
がれ或いはクラックが発生する。
【００５４】そこで本発明は、寄生容量を増加させるこ
となく、工程を増加することなく、且つ、欠陥を発生さ
せることなく、量産ラインにおいて微細ビアホールを迅
速且つ正確に形成することを日的とする。
【００５５】
【課題を解決するための手段】ここで、図１を参照して
本発明における課題を解決するための手段を説明する。
図１は、ＤＲＡＭのメモリセル部の要部断面図である。
【００５６】図１参照 （１）本発明は、半導体装置において、半導体基板１上
に形成した第１の絶縁膜２と、第１の絶縁膜２上に形成
した第２の絶縁膜３と、第１の絶縁膜２及び第２の絶縁
膜３を上下に貫通し、第２の絶縁膜３の上方に延在する
導電体で形成されたコンタクトプラグ５と、少なくとも
コンタクトプラグ５の上面及び第２の絶縁膜３の一部に
接して形成された導電体膜とを有することを特徴とす
る。
【００５７】このように、コンタクトプラグ５を第１の
絶縁膜２及び第２の絶縁膜３を上下に貫通して上方に延
在する導電体で形成することにより、コンタクトプラグ
５と導電体膜との密着を三次元的に行うことができると
ともに接触面積を大きくすることができ、導電体膜の脱
落を防止することが可能となる。
【００５８】なお、この場合の導電体膜は、例えばＤＲ
ＡＭのビット線でも良いし或いはストレージノード６で
も良い。導電体膜をストレージノード６とし、これをメ
モリセル領域に形成した場合、前記ストレージノードを
覆うとともに第２の絶縁膜３と接するように誘電体膜を
形成した後、この誘電体膜を覆うようにセルプレートを
形成してキャパシタを構成することになる。この場合、
周辺領域に導電材からなる位置合わせ用のアライメント
マーク１０を形成する。
【００５９】（２）また、本発明は、前記（１）におい
て、前記第１の絶縁膜及び前記第２の絶縁膜を可視光に
対して透明な膜とする。具体的には、第１の絶縁膜２が
シリコン酸化膜であり、第２の絶縁膜３が減圧化学気相
成長法によって成長させたシリコン窒化膜であることを
特徴とする。
【００６０】このように、第１の絶縁膜２及び第２の絶
縁膜３を可視光に対して透明な膜によって構成すること
によって、アライメントメマーク１０上に設けた第２の
絶縁膜３を除去する工程が不要になる。
【００６１】ここで、第２の絶縁膜３と第３の絶縁膜の
エッチング選択比が大きいこと、第２の絶縁膜３と第３
の絶縁膜の積層がコンタクトホールエッチングに対して
マスクとして働くのに充分な膜厚を持つこと、そして、
後のアニール工程で剥離を発生しうる膜（例えばＰ−Ｓ
ｉＮ）を上層の第３の絶縁膜として成膜し、アニール前
にこれを除去すること、を満たす第２の絶縁膜３と第３
の絶縁膜の組み合わせが本発明の中核部分である。
【００６２】（３）また、本発明は、半導体装置の製造
方法において、半導体基板１上に第１の絶縁膜２を形成
する工程、第１の絶縁膜２上に第２の絶縁膜３を形成す
る工程、第２の絶縁膜３上に第１の絶縁膜２の第１のエ
ッチャントに対してエッチレートの小さな第３の絶縁膜
を形成する工程、第３の絶縁膜及び第２の絶縁膜３を貫
通し第１の絶縁膜２に達する開口部を形成する工程、開
口部の側壁に第１の絶縁膜２の第１のエッチャントに対
してエッチレートの小さなスペーサを形成する工程、第
３の絶縁膜及びスペーサをマスクとして第１の絶縁膜２
を貫通するコンタクトホール４を形成する工程、開口部
及びコンタクトホール４を導電体で埋め込んでコンタク
トプラグ５を形成する工程、第２の絶縁膜３に対するエ
ッチングレートが小さな第２のエッチャントを用いて第
３の絶縁膜を選択的に除去する工程を有することを特徴
とする。
【００６３】この製造方法により、コンタクトプラグ５
を第１の絶縁膜２及び第２の絶縁膜３を上下に貫通して
上方に延在するように形成し、コンタクトプラグ５と導
電体膜との密着を三次元的に行うことができるとともに
接触面積を大きくすることができ、導電体膜の脱落を防
止することが可能となる。
【００６４】なお、この場合の導電体膜は、例えばＤＲ
ＡＭのビット線でも良いし或いはストレージノード６と
して形成しても良い。導電体膜をストレージノード６と
し、これをメモリセル領域に形成した場合、前記ストレ
ージノードを覆うとともに第２の絶縁膜３と接するよう
に誘電体膜を形成した後、この誘電体膜を覆うようにセ
ルプレートを形成してキャパシタを構成することにな
る。この場合、周辺領域に導電材からなる位置合わせ用
のアライメントマーク１０を形成する。
【００６５】また、本発明は、前記（３）において、第
１の絶縁膜２、第２の絶縁膜３、及び第３の絶縁膜を可
視光に対して透明な膜で構成することを特徴とする。
【００６６】これによって、第２の絶縁膜３及び第３の
絶縁膜をパターニングする際に、アライメントマーク１
０を露出させるためのエッチング工程が不要になり、且
つ、それに伴って、コンタクトホール４を形成する際の
レジストマスクの形成工程も不要になるので、工程数を
削減することができる。
【００６７】（４）また、本発明は、前記（３）におい
て、第１の絶縁膜２がシリコン酸化膜であり、第２の絶
縁膜３が減圧化学気相成長法によって成長させたシリコ
ン窒化膜であり、また、第３の絶縁膜がプラズマ化学気
相成長法によって成長させたシリコン窒化膜であること
を特徴とする。
【００６８】このように、可視光に対して透明で、且
つ、互いに選択エッチング性を有する第２の絶縁膜２及
び第３の絶縁膜の組合せとしては、低温成長が可能な減
圧化学気相成長法によって成長させたシリコン窒化膜、
即ち、ＬＰ−ＳｉＮ膜と、プラズマ化学気相成長法によ
って成長させたシリコン窒化膜、即ち、Ｐ−ＳｉＮ膜と
の組合せが好適である。
【００６９】また、本発明では、前記（４）において、
前記スペーサを導電体を材料とし、前記コンタクトプラ
グと一体となって前記第２の導電体と導通するように構
成することを特徴とする。
【００７０】これにより、コンタクトプラグ５と導電体
膜（例えばストレージノード６）との密着をより確実に
し、スペーサにより接触面積を更に大きくすることがで
き、導電体膜の脱落を防止することが可能となる。
【００７１】
【発明の実施の形態】ここで、図２乃至図１１を参照し
て本発明の実施の形態を説明する。なお、各図におい
て、図（ａ）はメモリセルの断面図であり、図（ｂ）は
図（ａ）と直交する方向の断面図であり、また、図
（ｃ）はロジックトランジスタの断面図、図（ｄ）はア
ライメントマーク部の断面図である。
【００７２】図２（ａ）乃至図３（ｄ）参照 まず、ｐ型シリコン基板１１に、従来と同様にＳＴＩ
（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏ
ｎ）法を用いて素子分離絶縁膜１２を形成する。なお、
この場合のｐ型シリコン基板１１は、ｎ型シリコン基板
に形成したｐ型ウェル領域でも良いし、またｐ型シリコ
ン基板に形成したｐ型ウェル領域であっても良く、必要
に応じて、イオン注入法等を用いてチャネル・ストップ
領域やチャネル・ドープ領域を形成しても良い。
【００７３】次いで、ウエットＯ2を用いて熱酸化によ
ってゲート酸化膜１３を形成した後、アモルファスＳｉ
層を例えば厚さ１００ｎｍ堆積させる。続いて、Ａｓま
たはＰ（或いはＢ（硼素））をイオン注入することによ
って導電性を有するＳｉゲート電極層１４とする。
【００７４】次いで、例えば厚さが１００ｎｍのＷＳｉ
２層１５、及びプラズマＣＶＤ法を用いて、例えば厚さ
が１００ｎｍのＰ−ＳｉＮ膜１６を順次堆積させた後、
フォトリソグラフィー技術を用いて、ＤＲＡＭ部におい
ては、例えばライン／スペースが０．２０μｍ／０．２
０μｍの設計ルールでパターニング及びエッチングを行
う。これにより、ゲート電極及びそれに連続するワード
線を形成する。なお、図（ｃ）のロジックトランジスタ
部におけるゲート電極のゲート長は、例えば０．１８μ
ｍとする。
【００７５】次いで、ｎチャネル型ＦＥＴ部において
は、Ｐをイオン注入することによってＤＲＡＭ部におい
てはｎ型ドレイン領域１７及びｎ型ソース領域１８を形
成するとともに、ロジックトランジスタ部においてはｎ
型ＬＤＤ領域１９を形成する。
【００７６】次いで、ＣＶＤ法を用いて全面に、厚さが
例えば６０ｎｍのＳｉＮ膜２０を堆積させた後、ＤＲＡ
Ｍ部をレジストでマスクした状態で異方性エッチングを
施すことによって、ロジックトランジスタ部のゲート電
極の側壁にスペーサ２１を形成する。続いて、このスペ
ーサ２１をマスクとしてＡｓをイオン注入することによ
ってロジックトランジスタ部にｎ＋型ドレイン領域２２
及びｎ＋型ソース領域２３を形成した後、ＲＴＡ法を用
いて、例えば１０００℃において１０秒間熱処理を行う
ことによってイオン注入に伴う欠陥を回復する。
【００７７】次いで、全面にＣｏを、厚さが例えば５０
ｎｍ堆積させた後、５００℃において３０秒間の熱処理
を行うことによってｎ＋型ドレイン領域２２及びｎ＋型
ソース領域２３の表面にのみＣｏＳｉ２からなるシリサ
イド電極２４を形成する。続いて、過酸化水素水とアン
モニア水の混合液または硫酸と過酸化水素水の混合液を
用いてエッチングすることによって未反応のＣｏを除去
する。
【００７８】次いで、再び、ＣＶＤ法を用いて全面に、
厚さが例えば２０ｎｍのＳｉＮ膜２５を堆積させる。な
お、この場合、ロードロックを用いた成長装置内でＳｉ
Ｎ膜２５を成長することによって、ＳｉＮ膜２５の成長
時の酸素の巻き込みによるシリサイド電極２４の酸化を
防止することができる。
【００７９】次いで、全面にＢＰＳＧ膜２６を堆積させ
た後、ＤＲＡＭ部においてＳＡＣ法を用いてビットコン
タクト及びストレージコンタクトを形成する。この場
合、フォトリソグラフィー技術を用いて０．２４μｍの
幅のビアホール用のレジストパターン（図示せず）を形
成した後、Ｃ4Ｆ8＋ＣＯ＋Ａｒ＋Ｏ2を用いた２周波Ｒ
ＩＥを施すことによってＢＰＳＧ膜２６をエッチングす
る。続いて、ＳｉＮ膜２５をエッチングして、ｎ型ドレ
イン領域１７及びｎ型ソース領域１８を露出させる。
【００８０】このエッチング工程において、ゲート電極
の互いに対向する側壁にサイドウォール２７が形成さ
れ、このサイドウォール２７によって後述するＳｉプラ
グ２８，２９とゲート電極との短絡が防止される。ま
た、ゲート電極、即ち、ワード線の容量はゲート酸化膜
１３を介したｐ型シリコン基板１１との間の容量が支配
的であるため、ＳＡＣ法を用いたことによる容量の増加
はあまり問題にならない。
【００８１】次いで、全面に、例えばＰをドープしたド
ープト非結晶Ｓｉ層を厚く堆積させた後、ＣＭＰ法を用
いてＢＰＳＧ膜２６の表面が露出するまで研磨すること
によって、ＢＰＳＧ膜２６上に堆積したドープト非結晶
Ｓｉ層を除去してビアホールに埋め込まれたＳｉプラグ
２８，２９を形成する。
【００８２】次いで、プラズマＣＶＤ法を用いて全面
に、厚さが例えば１００ｎｍのＰ−ＳｉＯ2膜３０を形
成した後、ビットコンタクトとなるＳｉプラグ２８に対
するビアホールを形成し、次いで、全面に厚さが例えば
２０ｎｍのＴｉ膜、厚さが例えば５０ｎｍのＴｉＮ膜、
及び厚さが例えば１００ｎｍのＷ膜を順次堆積させた
後、所定形状にパターニングする。
【００８３】このパターニングにより、Ｔｉ／ＴｉＮ／
Ｗ構造のビット線３１を形成するとともに、図（ｄ）に
示すように、ビット線３１と同時にＴｉ／ＴｉＮ／Ｗ構
造のアライメントマーク１０を形成する。
【００８４】この場合のビット線３１は、例えばライン
／スペースが０．１６μｍ／０．２４μｍの設計ルール
で形成するものである。
【００８５】次いで、ＨＤＰ−ＣＶＤ法を用いて、厚さ
が例えば７００ｎｍのＳｉＯ2膜３２を堆積させた後、
ＣＭＰ法によってＳｉＯ2膜３２を２００ｎｍ程度研磨
することによってＳｉＯ2膜３２の表面を平坦化する。
【００８６】次いで、ＬＰＣＶＤ法によって、７００
℃、成長圧力２６．６Ｐａ（０．２ｔｏｒｒ）、ＳｉＨ
4Ｃｌ2，ＮＨ3，Ｎ2の熱反応において、全面に、厚さが
例えば５０ｎｍのＬＰ−ＳｉＮ膜３３を堆積させた後、
引き続き、ＳｉＨ4，ＮＨ3及びＮ2の各ガスを用いた２
周波によるプラズマＣＶＤ法を用いて、４００℃成長圧
力２６．６Ｐａ（０．２ｔｏｒｒ）において、１３．５
６ＭＨｚを５００Ｗ及び４００ＫＨｚを５００Ｗの電力
を印加した状態で、厚さが例えば２５０ｎｍのＰ−Ｓｉ
Ｎ膜３４を堆積させる。
【００８７】次いで、フォトリソグラフィー技術を用い
て０．２４μｍ（＝２４０ｎｍ）の幅のビアホール用の
レジストパターン（図示せず）を形成した後、フルオロ
カーボン系ガスを用いたＲＩＥによって異方性エッチン
グを施すことによって、Ｐ−ＳｉＮ膜３４及びＬＰ−Ｓ
ｉＮ膜３３を順次エッチングしてストレージコンタクト
となるＳｉプラグ２９に対応する位置に開口部を形成す
る。なお、この場合、Ｐ−ＳｉＮ膜３４及びＬＰ−Ｓｉ
Ｎ膜３３と、ＳｉＯ2膜３２との間の選択比はほとんど
ないが、ＳｉＯ2膜３２は若干エッチングされてもかま
わない。
【００８８】また、この場合、ＳｉＯ2膜３２、Ｐ−Ｓ
ｉＮ膜３４、及びＬＰ−ＳｉＮ膜３３は可視光に対して
透明であるので、アライメントマーク１０はＳｉＯ2膜
３２、Ｐ−ＳｉＮ膜３４、及びＬＰ−ＳｉＮ膜３３を介
して読取可能であり、したがって、アライメントマーク
１０上のＰ−ＳｉＮ膜３４及びＬＰ−ＳｉＮ膜３３の除
去工程が不要になる。
【００８９】次いで、再び、全面に厚さが例えば９５ｎ
ｍのＰをドープしたドープト非結晶Ｓｉ層を堆積させ、
異方性エッチングを施すことによって最大幅が９５ｎｍ
のＳｉスペーサ３５を形成した後、Ｓｉスペーサ３５及
びＰ−ＳｉＮ膜３４をマスクとして、Ｃ4Ｆ8＋ＣＯ＋Ａ
ｒ＋Ｏ2を用いた２周波ＲＩＥによる異方性エッチング
を施すことによって、最小幅が０．０５μｍ（＝５０ｎ
ｍ＝２４０ｎｍ−２×９５ｎｍ）のビアホール３６を形
成する。なお、この場合、アライメントマーク１０の部
位においてはＰ−ＳｉＮ膜３４が存在するので、アライ
メントマーク１０をレジストで覆う必要はない。
【００９０】また、この最小幅０．０５μｍは、開口部
の幅０．２４μｍから、層間絶縁膜となるＳｉＯ2膜３
２の耐圧補償膜厚×２＝０．０６μｍ、フォトリソグラ
フィーアライメント×２＝０．１２μｍ、及びＳｉスペ
ーサの前処理による酸化膜に起因する肥大分＝０．０１
μｍを引いたものであり、逆に、最小幅０．０５μｍが
得られるように開口部の幅を決定する必要がある。
【００９１】図４（ａ）乃至図５（ｃ）参照 次いで、全面に、例えばＰをドープしたドープト非結晶
Ｓｉ層を、例えば厚さ２００ｎｍに堆積させた後、ＣＭ
Ｐ法を用いてＰ−ＳｉＮ膜３４の表面が露出するまで研
磨することによって、Ｐ−ＳｉＮ膜３４上に堆積したド
ープト非結晶Ｓｉ層を除去してビアホール３６に埋め込
まれたＳｉプラグ３７を形成する。なお、この場合のド
ープト非結晶Ｓｉ層の成膜温度は、例えば５００℃であ
るので、Ｐ−ＳｉＮ膜３４のストレスがコンプレッシブ
からテンシルに遷移することがない。
【００９２】図６（ａ）乃至図７（ｃ）参照 次いで、２％ＨＦ水溶液を用いてＰ−ＳｉＮ膜３４を選
択的に除去することによて、Ｓｉプラグ３７を突出させ
る。
【００９３】このエッチング工程において、Ｐ−ＳｉＮ
膜にドープト非結晶Ｓｉ層成長相当の熱処理を加えたも
のとＬＰ−ＳｉＮ膜３３のＨＦ処理時間とエッチング量
との関係を図１２に示す。図１２では横軸が処理時間、
縦軸がエッチング量を示す。ＬＰ−ＳｉＮ膜に比べてＰ
−ＳｉＮ膜のエッチング量は８倍程度確保できている。
Ｐ−ＳｉＮ膜３４は２５０ｎｍを除去するのに１５００
秒の処理を行なえば良い。もし仮にＬＰ−ＳｉＮ膜３３
に１５００秒のＨＦ水溶液処理が行なわれたとしても、
エッチング量が約３２ｎｍ以上であれば、ＬＰ−ＳｉＮ
膜３３は残るので、このＬＰ−ＳｉＮ膜３３をエッチン
グストッパーとして用いることができる。したがって、
Ｐ−ＳｉＮ膜３４の膜厚をＬＰ−ＳｉＮ膜３３の８倍以
下にしておけば、ビアホール３６の形成工程、Ｓｉプラ
グの形成工程に伴うＣＭＰ工程におけるＰ−ＳｉＮ膜３
４の膜厚の目減りによるエッチング時間の変動を考慮す
る必要がなくなる。
【００９４】図８（ａ）乃至図９（ｃ）参照 次いで、全面に、厚さが例えば１μｍのＢＰＳＧ膜３８
を堆積させた後、ＢＰＳＧ膜３８をＬＰ−ＳｉＮ膜３３
が露出するまでエッチングすることによって、ＰＳＣ法
によって形成したＳｉプラグ３７に達する広い開口部を
形成する。続いて、全面に厚さが例えば５０ｎｍのＰを
ドープしたドープト非結晶Ｓｉ層を堆積させ、次いで、
ＣＭＰ法を用いてＢＰＳＧ膜３８上に堆積したドープト
非結晶Ｓｉ層を除去することによって両面シリンダー構
造のストレージノード３９を形成する。図示の例では、
ＬＰ−ＳｉＮ膜３３が露出するまでエッチングしている
が、ＬＰ−ＳｉＮ膜３３を貫通しＳｉＯ2膜３２を露出
するまでエッチングをしたとしても何ら問題はない。
【００９５】図１０（ａ）乃至図１１（ｃ）参照 次いで、再び、ＬＰ−ＳｉＮ膜３３をエッチングストッ
パとして用いて、２％ＨＦ水溶液によってＢＰＳＧ膜３
８を選択的に除去した後、ＬＰＣＶＤ法を用いてストレ
ージノード３９の表面に、例えば７００℃において、厚
さが例えば５ｎｍのＳｉＮ膜（図示せず）を堆積させて
キャパシタの誘電体膜とする。続いて、全面に、厚さが
例えば１００ｎｍのＰをドープしたドープト非結晶Ｓｉ
層を堆積することによって、複数のストレージノード３
９に共通のセルプレート４０を形成する。
【００９６】以降は、図示しないものの、全面に層間絶
縁膜を形成した後、ＲＴＡ法を用いて９００℃で１０秒
間の再活性化のための熱処理を行ってＭＯＳＦＥＴの電
流を確保し、続いて配線工程等を行うことによってＤＲ
ＡＭを搭載したシステムＬＳＩが完成する。なお、この
ＲＴＡ工程において、Ｐ−ＳｉＮ膜３４は除去されてい
るので、剥離やクラックの発生を考慮する必要はない。
【００９７】このように、本実施の形態においては、Ｐ
ＳＣ法によって微細ビアホールを形成する際に、ハード
マスクを可視光に対して透明なＰ−ＳｉＮ膜によって構
成しているのでアライメントマーク上に堆積したハード
マスクを除去する工程が不要となる。また、それに伴っ
て、ビアホールの形成工程において、アライメントマー
ク上をレジストで保護する必要がなくなるので、工程数
を削減することができる。
【００９８】即ち、ハードマスクを除去するためのフォ
トリソグラフィー工程とエッチング工程の２工程、及び
レジスト保護膜の形成工程の１工程の合わせて３工程を
削減することができる。
【００９９】また、Ｐ−ＳｉＮ膜３４を形成する際に、
エッチングストッパーとなる薄いＬＰ−ＳｉＮ膜３３を
形成しているので選択エッチングが可能になり、且つ、
高温熱処理工程においては予め厚いＰ−ＳｉＮ膜３４を
除去しているので、剥離やクラックの発生を考慮する必
要がなくなる。
【０１００】また、ビアホール３６を形成する際に、Ｐ
ＳＣ法を用いているので、ＳＡＣ法やＭＤＣ法のよう
に、ビット配線３１とＳｉプラグ３７との間に窒化膜が
存在せず、したがって、配線容量の増加を抑制すること
ができる。
【０１０１】また、本実施の形態においては、ストレー
ジノード３９とＳｉプラグ３７とは、Ｓｉプラグ３７が
突出した状態になっているために三次元的に密着される
とともに、接触面積が大きいので、ＢＰＳＧ膜３８の除
去工程においてストレージノード３９が剥離等によって
消失することがない。
【０１０２】以上、本実施の形態を説明してきたが、本
発明はこの実施の形態に記載した構成及び条件に限られ
るものではなく、各種の変更が可能である。例えば、本
発明の実施の形態においては、ロジックトランジスタ部
におけるソース・ドレイン電極をＣｏＳｉ2を用いて形
成しているが、ＣｏＳｉ2に限られることなく、Ｃｏの
代わりにＴｉを用いてＴｉＳｉ2電極としても良い。
【０１０３】また、本実施の形態においては、素子分離
絶縁膜をＳＴＩ法を用いて形成しているが、ＳＴＩ法に
限られるものではなく、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘ
ｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等を用いて
も良い。
【０１０４】また、本実施の形態においては、ストレー
ジノードを単純な形状で構成しているが、ストレージノ
ードを粗面化して表面積を大きくし、それによって、蓄
積容量を大きくしても良い。
【０１０５】また、本実施の形態においては、ＰＳＣ法
をストレージノードコンタクトの形成工程に用いている
が、ビットコンタクトに接続するビット線を接続する際
の開口部の形成工程に用いても良い。
【０１０６】また、本実施の形態において説明した、ラ
イン／スペースに関する設計ルールは単なる一例に過ぎ
ず、必要に応じて適宜各種の数値が採用される。
【０１０７】また、本実施の形態においては、ＤＲＡＭ
混載システムＬＳＩを対象に説明しているが、ＤＲＡＭ
混載システムＬＳＩに限られるものではなく、通常のＤ
ＲＡＭ自体にも適用され、さらに、ＤＲＡＭ以外のＳＲ
ＡＭやＦｅＲＡＭ等の微細なビアホールの形成が必要
で、且つ、配線層の寄生容量の増加を抑制する必要があ
る場合に適用される。
【０１０８】また、本実施の形態においては、ストレー
ジノードを形成する際に、ＢＰＳＧ膜を用いているが、
必ずしもＢＰＳＧ膜である必要はなく、所定のエッチャ
ントに対してエッチレートの大きな材質であれば良く、
したがって、絶縁膜に限られない。
【０１０９】以下、本発明の諸態様を付記としてまとめ
て記載する。
【０１１０】（付記１） 半導体基板上に形成した第１
の絶縁膜と、前記第１の絶縁膜の上に形成した第２の絶
縁膜と、前記第１の絶縁膜及び前記第２の絶縁膜を上下
に貫通し、前記第２の絶縁膜の上方に延在する導電体で
形成されたコンタクトプラグと、少なくとも前記コンタ
クトプラグの上面及び前記第２の絶縁膜の一部に接して
形成された導電体膜とを有することを特徴とする半導体
装置。
【０１１１】（付記２） メモリセル領域と周辺領域と
を有する半導体基板と、前記周辺領域に形成した導電材
からなる位置合わせ用のアライメントマークと、前記ア
ライメントマークを覆い、前記メモリセル領域に延在す
る第１の絶縁膜と、前記第１の絶縁膜上に形成した第２
の絶縁膜と、前記第１の絶縁膜及び前記第２の絶縁膜を
上下に貫通し、前記第２の絶縁膜の上方に延在する導電
体で形成されたコンタクトプラグと、少なくとも前記コ
ンタクトプラグの上面及び前記第２の絶縁膜の一部に接
して形成されたストレージノードと、前記ストレージノ
ードを覆うとともに前記第２の絶縁膜と接した誘電体膜
とを有することを特徴とする半導体装置。
【０１１２】（付記３） 前記第１の絶縁膜及び前記第
２の絶縁膜は、可視光に対して透明であることを特徴と
する付記１又は２に記載の半導体装置。
【０１１３】（付記４） 前記第１の絶縁膜がシリコン
酸化膜であり、前記第２の絶縁膜が減圧化学気相成長法
によって成長させたシリコン窒化膜であることを特徴と
する付記３に記載の半導体装置。
【０１１４】（付記５） 半導体基板上に第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜上に前記第１の絶
縁膜の第１のエッチャントに対してエッチレートの小さ
な第３の絶縁膜を成長する工程と、前記第３の絶縁膜及
び第２の絶縁膜を貫通し前記第１の絶縁膜に達する開口
部を形成する工程と、前記開口部の側壁に前記第１の絶
縁膜の前記第１のエッチャントに対してエッチレートの
小さなスペーサを形成する工程と、前記第３の絶縁膜及
び前記スペーサをマスクとして前記第１の絶縁膜を貫通
するコンタクトホールを形成する工程と、前記開口部及
び前記コンタクトホールを第１の導電体で埋め込んでコ
ンタクトプラグを形成する工程と、前記第２の絶縁膜に
対するエッチングレートが小さな第２のエッチャントを
用いて前記第３の絶縁膜を選択的に除去する工程とを有
することを特徴とする半導体装置の製造方法。
【０１１５】（付記６） 前記第１の絶縁膜、前記第２
の絶縁膜、及び前記第３の絶縁膜は、可視光に対して透
明であることを特徴とする付記５に記載の半導体装置の
製造方法。
【０１１６】（付記７） 前記第１の絶縁膜がシリコン
酸化膜であり、前記第２の絶縁膜が減圧化学気相成長法
によって成長させたシリコン窒化膜であり、前記の第３
の絶縁膜がプラズマ化学気相成長法によって成長させた
シリコン窒化膜であることを特徴とする付記６に記載の
半導体装置の製造方法。
【０１１７】（付記８） 前記プラズマ化学気相成長法
によって成長させたシリコン窒化膜を除去するために沸
酸水溶液を用い、減圧化学気相成長法によって成長させ
たシリコン窒化膜をエッチングストッパーとすることを
特徴とする付記７に記載の半導体装置の製造方法。
【０１１８】（付記９） 前記プラズマ化学気相成長法
によって成長させたシリコン窒化膜の膜厚は、前記減圧
化学気相成長法によって成長させたシリコン窒化膜の膜
厚の８倍以下であることを特徴とする付記７又は８に記
載の半導体装置の製造方法。
【０１１９】（付記１０） メモリセル領域と周辺領域
とを有する半導体装置の製造方法であって、前記周辺領
域に、導電材からなる位置合わせ用のアライメントマー
クを形成する工程と、前記アライメントマークを覆い、
前記メモリセル領域に延在する第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜上に前記第１の絶縁膜の第１
のエッチャントに対してエッチレートの小さな第３の絶
縁膜を成長する工程と、前記第３の絶縁膜及び第２の絶
縁膜を貫通し前記第１の絶縁膜に達する開口部を形成す
る工程と、前記開口部の側壁に前記第１の絶縁膜の前記
第１のエッチャントに対してエッチレートの小さなスペ
ーサを形成する工程と、前記第３の絶縁膜及び前記スペ
ーサをマスクとして前記第１の絶縁膜を貫通する第１の
コンタクトホールを形成する工程と、前記開口部及び前
記第１のコンタクトホールを第１の導電体で埋め込んで
コンタクトプラグを形成する工程と、前記第２の絶縁膜
に対するエッチングレートが小さな第２のエッチャント
を用いて前記第３の絶縁膜を選択的に除去する工程とを
有することを特徴とする半導体装置の製造方法。
【０１２０】（付記１１） 前記第３の絶縁膜を選択的
に除去する工程の後、更に、前記コンタクトプラグ及び
前記スペーサの露出面を覆う第４の絶縁膜を形成する工
程と、前記第４の絶縁膜に前記コンタクトプラグの表面
の一部及び前記スペーサの側面の少なくとも一部を露出
させる第２のコンタクトホールを形成する工程と、前記
第２のコンタクトホールの側壁と底面に第２の導電体を
形成する工程と、前記第２の導電体及び前記第２の絶縁
膜に対するエッチングレートが小さなエッチャントを用
いて前記第４の絶縁膜を選択的に除去する工程とを有す
ることを特徴とする付記５又は１０に記載の半導体装置
の製造方法。
【０１２１】（付記１２） 前記スペーサは導電体から
なり、前記コンタクトプラグと一体となって前記第２の
導電体と導通することを特徴とする請求項１１に記載の
半導体装置の製造方法。
【０１２２】
【発明の効果】本発明によれば、寄生容量を増加させる
ことなく、工程を増加することなく、且つ、欠陥を発生
させることなく、量産ラインにおいて微細ビアホールを
迅速且つ正確に形成することが可能となり、それによっ
て、ＤＲＡＭ混載システムＬＳＩ等の高集積度半導体装
置の信頼性の向上、製造歩留りの向上に寄与するところ
が大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説
明図である。
【図３】本発明の実施の形態の図２と同一時点における
他の構造断面図である。
【図４】本発明の実施の形態の図２以降の途中までの製
造工程の説明図である。
【図５】本発明の実施の形態の図４と同一時点における
他の構造断面図である。
【図６】本発明の実施の形態の図４以降の途中までの製
造工程の説明図である。
【図７】本発明の実施の形態の図６と同一時点における
他の構造断面図である。
【図８】本発明の実施の形態の図６以降の途中までの製
造工程の説明図である。
【図９】本発明の実施の形態の図８と同一時点における
他の構造断面図である。
【図１０】本発明の実施の形態の図８以降の製造上程の
説明図である。
【図１１】本発明の実施の形態の図１０と同一時点にお
ける他の構造断面図である。
【図１２】濃度２％のＨＦに対するＰ−ＳｉＮとＬＰ−
ＳｉＮのエッチング量の関係を示す特性図である。
【図１３】従来のＳＡＣ法の工程の説明図である。
【図１４】従来のＭＤＣ法の工程の説明図である。
【図１５】従来のＰＳＣ法の工程の途中までの製造工程
の説明図である。
【図１６】従来のＰＳＣ法の工程の図１５以降の製造工
程の説明図である。
【図１７】従来のＰＳＣ法を用いたＤＲＡＭ混載システ
ムＬＳＩの途中までの製造工程の説明図である。
【図１８】従来のＰＳＣ法を用いたＤＲＡＭ混載システ
ムＬＳＩの図１７と同一時点における他の構造断面図で
ある。
【図１９】従来のＰＳＣ法を用いたＤＲＡＭ混載システ
ムＬＳＩの図１７以降の途中までの製造工程の説明図で
ある。
【図２０】従来のＰＳＣ法を用いたＤＲＡＭ混載システ
ムＬＳＩの図１９と同一時点における他の構造断面図で
ある。
【図２１】従来のＰＳＣ法を用いたＤＲＡＭ混載システ
ムＬＳＩの図１９以降の途中までの製造工程の説明図で
ある。
【図２２】従来のＰＳＣ法を用いたＤＲＡＭ混載システ
ムＬＳＩの図２１と同一時点における他の構造断面図で
ある。
【図２３】従来のＰＳＣ法を用いたＤＲＡＭ混載システ
ムＬＳＩの図２１以降の途中までの製造工程の説明図で
ある。
【図２４】従来のＰＳＣ法を用いたＤＲＡＭ混載システ
ムＬＳＩの図２３と同一時点における他の構造断面図で
ある。
【図２５】従来のＰＳＣ法を用いたＤＲＡＭ混載システ
ムＬＳＩの図２３以降の製造工程の説明図である。
【図２６】従来のＰＳＣ法を用いたＤＲＡＭ混載システ
ムＬＳＩの図２５と同一時点における他の構造断面図で
ある。
【図２７】従来のＰＳＣ法の問題点の説明図である。
【符号の説明】
１ 半導体基板 ２ 第１の絶縁膜 ３ 第２の絶縁膜 ４ コンタクトホール ５ コンタクトプラグ ６ ストレージノード ７ セルフレート １１ ｐ型シリコン基板 １２ 素子分離絶縁膜 １３ ゲート酸化膜 １４ Ｓｉゲート電極層 １５ ＷＳｉ2層 １６ Ｐ−ＳｉＮ膜 １７ ｎ型ドレイン領域 １８ ｎ型ソース領域 １９ ｎ型ＬＤＤ領域 ２０ ＳｉＮ膜 ２１ スペーサ ２２ ｎ＋型ドレイン領域 ２３ ｎ＋型ソース領域 ２４ シリサイド電極 ２５ ＳｉＮ膜 ２６ ＢＰＳＧ膜 ２７ サイドウォール ２８ Ｓｉプラグ ２９ Ｓｉプラグ ３０ Ｐ−ＳｉＯ2膜 ３１ ビット線 ３２ ＳｉＯ2膜 ３３ ＬＰ−ＳｉＮ膜 ３４ Ｐ−ＳｉＮ膜 ３５ Ｓｉスペーサ ３６ ビアホール ３７ Ｓｉプラグ ３８ ＢＰＳＧ膜 ３９ ストレージノード ４０ セルプレート ５１ 下地絶縁膜 ５２ 配線層 ５３ ＳｉＮ膜 ５４ スペーサ ５５ 層間絶縁膜 ５６ ビアホール ５７ ドープト非結晶Ｓｉ層 ５８ Ｓｉプラグ ５９ 絶縁膜 ６０ スペーサ ６１ ビアホール ６２ Ｓｉプラグ ６３ 非結晶Ｓｉ層 ６４ 開口部 ６５ Ｓｉスペーサ ６６ 開口部 ６７ ビアホール ６８ ドープト非結晶Ｓｉ層 ６９ Ｓｉプラグ ７０ 異常エッチング部 ７１ ｐ型シリコン基板 ７２ 素子分離絶縁膜 ７３ ゲート酸化膜 ７４ Ｓｉゲート電極層 ７５ ＷＳｉ2層 ７６ Ｐ−ＳｉＮ膜 ７７ ｎ型ドレイン領域 ７８ ｎ型ソース領域 ７９ ｎ型ＬＤＤ領域 ８０ ＳｉＮ膜 ８１ スペーサ ８２ ｎ+型ドレイン領域 ８３ ｎ+型ソース領域 ８４ シリサイド電極 ８５ ＳｉＮ膜 ８６ ＢＰＳＧ膜 ８７ サイドウォール ８８ Ｓｉプラグ ８９ Ｓｉプラグ ９０ Ｐ−ＳｉＯ2膜 ９１ ビット線 ９２ アライメントマーク ９３ ＳｉＯ2膜 ９４ 非結晶Ｓｉ眉 ９５ 窓部 ９６ Ｓｉスペーサ ９７ レジスト ９８ ビアホール ９９ Ｓｉプラグ １００ Ｓｉスペーサ残部 １０１ ＬＰ−ＳｉＮ膜 １０２ ストレージノード １０３ セルプレート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/318 Ｈ０１Ｌ 21/90 Ｃ 21/768 27/10 ６８１Ｆ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成した第１の絶縁膜
    と、 前記第１の絶縁膜の上に形成した第２の絶縁膜と、 前記第１の絶縁膜及び前記第２の絶縁膜を上下に貫通
    し、前記第２の絶縁膜の上方に延在する導電体で形成さ
    れたコンタクトプラグと、 少なくとも前記コンタクトプラグの上面及び前記第２の
    絶縁膜の一部に接して形成された導電体膜とを有するこ
    とを特徴とする半導体装置。
  2. 【請求項２】 メモリセル領域と周辺領域とを有する半
    導体基板と、 前記周辺領域に形成した導電材からなる位置合わせ用の
    アライメントマークと、 前記アライメントマークを覆い、前記メモリセル領域に
    延在する第１の絶縁膜と、 前記第１の絶縁膜上に形成した第２の絶縁膜と、 前記第１の絶縁膜及び前記第２の絶縁膜を上下に貫通
    し、前記第２の絶縁膜の上方に延在する導電体で形成さ
    れたコンタクトプラグと、 少なくとも前記コンタクトプラグの上面及び前記第２の
    絶縁膜の一部に接して形成されたストレージノードと、
    前記ストレージノードを覆うとともに前記第２の絶縁膜
    と接した誘電体膜とを有することを特徴とする半導体装
    置。
  3. 【請求項３】 前記第１の絶縁膜及び前記第２の絶縁膜
    は、可視光に対して透明であることを特徴とする請求項
    １又は２に記載の半導体装置。
  4. 【請求項４】 前記第１の絶縁膜がシリコン酸化膜であ
    り、前記第２の絶縁膜が減圧化学気相成長法によって成
    長させたシリコン窒化膜であることを特徴とする請求項
    ３に記載の半導体装置。
  5. 【請求項５】 半導体基板上に第１の絶縁膜を形成する
    工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に前記第１の絶縁膜の第１のエッチ
    ャントに対してエッチレートの小さな第３の絶縁膜を成
    長する工程と、 前記第３の絶縁膜及び第２の絶縁膜を貫通し前記第１の
    絶縁膜に達する開口部を形成する工程と、 前記開口部の側壁に前記第１の絶縁膜の前記第１のエッ
    チャントに対してエッチレートの小さなスペーサを形成
    する工程と、 前記第３の絶縁膜及び前記スペーサをマスクとして前記
    第１の絶縁膜を貫通するコンタクトホールを形成する工
    程と、 前記開口部及び前記コンタクトホールを第１の導電体で
    埋め込んでコンタクトプラグを形成する工程と、 前記第２の絶縁膜に対するエッチングレートが小さな第
    ２のエッチャントを用いて前記第３の絶縁膜を選択的に
    除去する工程とを有することを特徴とする半導体装置の
    製造方法。
  6. 【請求項６】 前記第１の絶縁膜、前記第２の絶縁膜、
    及び前記第３の絶縁膜は、可視光に対して透明であるこ
    とを特徴とする請求項５に記載の半導体装置の製造方
    法。
  7. 【請求項７】 前記第１の絶縁膜がシリコン酸化膜であ
    り、前記第２の絶縁膜が減圧化学気相成長法によって成
    長させたシリコン窒化膜であり、前記の第３の絶縁膜が
    プラズマ化学気相成長法によって成長させたシリコン窒
    化膜であることを特徴とする請求項６に記載の半導体装
    置の製造方法。
  8. 【請求項８】 メモリセル領域と周辺領域とを有する半
    導体装置の製造方法であって、 前記周辺領域に、導電材からなる位置合わせ用のアライ
    メントマークを形成する工程と、 前記アライメントマークを覆い、前記メモリセル領域に
    延在する第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に前記第１の絶縁膜の第１のエッチ
    ャントに対してエッチレートの小さな第３の絶縁膜を成
    長する工程と、 前記第３の絶縁膜及び第２の絶縁膜を貫通し前記第１の
    絶縁膜に達する開口部を形成する工程と、 前記開口部の側壁に前記第１の絶縁膜の前記第１のエッ
    チャントに対してエッチレートの小さなスペーサを形成
    する工程と、 前記第３の絶縁膜及び前記スペーサをマスクとして前記
    第１の絶縁膜を貫通する第１のコンタクトホールを形成
    する工程と、 前記開口部及び前記第１のコンタクトホールを第１の導
    電体で埋め込んでコンタクトプラグを形成する工程と、 前記第２の絶縁膜に対するエッチングレートが小さな第
    ２のエッチャントを用いて前記第３の絶縁膜を選択的に
    除去する工程とを有することを特徴とする半導体装置の
    製造方法。
  9. 【請求項９】 前記第３の絶縁膜を選択的に除去する工
    程の後、更に、 前記コンタクトプラグ及び前記スペーサの露出面を覆う
    第４の絶縁膜を形成する工程と、 前記第４の絶縁膜に前記コンタクトプラグの表面の一部
    及び前記スペーサの側面の少なくとも一部を露出させる
    第２のコンタクトホールを形成する工程と、 前記第２のコンタクトホールの側壁と底面に第２の導電
    体を形成する工程と、 前記第２の導電体及び前記第２の絶縁膜に対するエッチ
    ングレートが小さなエッチャントを用いて前記第４の絶
    縁膜を選択的に除去する工程とを有することを特徴とす
    る請求項５又は８に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記スペーサは導電体からなり、前記
    コンタクトプラグと一体となって前記第２の導電体と導
    通することを特徴とする請求項９に記載の半導体装置の
    製造方法。
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