KR100648205B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100648205B1
KR100648205B1 KR1020050050167A KR20050050167A KR100648205B1 KR 100648205 B1 KR100648205 B1 KR 100648205B1 KR 1020050050167 A KR1020050050167 A KR 1020050050167A KR 20050050167 A KR20050050167 A KR 20050050167A KR 100648205 B1 KR100648205 B1 KR 100648205B1
Authority
KR
South Korea
Prior art keywords
layer
punching
layer pattern
pattern
insulating
Prior art date
Application number
KR1020050050167A
Other languages
English (en)
Inventor
안종선
김준
김진홍
방석철
정은국
양형모
유창연
강윤승
장경태
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050050167A priority Critical patent/KR100648205B1/ko
Priority to US11/446,151 priority patent/US7585757B2/en
Application granted granted Critical
Publication of KR100648205B1 publication Critical patent/KR100648205B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

반도체 장치 및 그 제조 방법에서, 펀칭 방지 패턴과 채널 패턴을 형성하기 위해 펀칭 방지층 및 채널층을 절연막 상에 순차적으로 형성한 후 펀칭 반지 패턴과 채널 패턴을 부분적으로 식각한다. 펀칭 방지 패턴은 질화물을 포함하고 절연막은 산화물을 포함한다. 펀칭 방지 패턴이 채널 패턴의 아래에 형성되기 때문에 채널층 패턴과 전기적으로 연결되는 콘택으로 매립되는 개구를 형성할 때 절연막 하부에 위치하는 기판이 노출되는 현상을 방지할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시예에 따른 채널 구조물을 나타내는 단면도이다.
도 2 내지 도 11은 도 1에 도시된 채널 구조물의 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 채널 구조물을 나타내는 단면도이다.
도 13 내지 도 16은 도 12에 도시된 채널 구조물의 제조 방법을 나타내는 단면도들이다.
도 17은 본 발명의 일 실시예에 따른 채널 구조물을 나타내는 단면도이다.
도 18 및 19는 도 16에 도시된 채널 구조물의 제조 방법을 나타내는 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 채널 구조물을 나타내는 단면도이다.
도 21 및 22는 도 20에 도시된 채널 구조물의 제조 방법을 나타내는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 110 : 소자 분리막
120 : 제 1 절연막 140 : 개구
150 : 에피택시얼 부재 160 : 채널층
220 : 제 2 절연막 230 : 펀칭 방지층 패턴
260 : 채널층 패턴 310 : 제 1 홀
410 : 제 1 콘택 420 : 제 2 콘택
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 펀칭 현상을 방지할 수 있는 펀칭 방지 패턴을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 SRAM(static random access memory)와 같은 반도체 장치는 기판과 기판 보다 상부에 형성된 비교적 얇은 두께를 갖는 채널 패턴을 갖는다. 상기 채널 패턴은 비정질 실리콘막에 열처리 공정을 수행한 후 패터닝하여 형성되기 때문에 단결정 실리콘을 포함한다.
채널 패턴과 전기적으로 연결되는 콘택이 형성되는 홀을 형성하기 위해서 상기 채널 패턴 상에 형성된 절연막을 식각한다. 그러나, 상기 절연막을 식각할 때 채널 패턴도 식각되어 상기 홀이 채널 패턴 보다 하부에 위치한 기판을 노출시킬 수 있다.
상기와 같이 기판을 노출 시키는 홀에 콘택이 형성되는 경우 누설 전류가 발생하여 반도체 장치의 전기적 특성을 저하시키는 문제점이 있었다.
상기 문제점을 해결하기 위하여 상기 채널 패턴의 두께를 증가시키는 경우 상기 비정질 실리콘막에 열처리를 수행하는 경우 열처리 시간이 길어지고 비정질 실리콘이 단결정 실리콘으로 용이하게 변화하지 못한다는 문제점이 있었다.
본 발명의 일 목적은 펀칭 현상을 방지할 수 있는 펀칭 방지 패턴을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적을 펀칭 현상을 방지할 수 있는 펀칭 방지 패턴을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따fms 반도체 장치는 도전 영역을 갖는 기판, 상기 기판 상에 형성된 제 1 절연막, 상기 도전 영역 상부의 상기 제 1 절연막 상에 형성된 펀칭 방지층 패턴, 상기 펀칭 방지층 패턴 상에 형성된 채널층 패턴, 상기 채널층 패턴으로부터 상기 펀칭 방지층 패턴 및 상기 제 1 절연막을 관통하여 상기 도전 영역에 접하는 에피택시얼 부재, 상기 채널층 패턴 및 상기 펀칭 방지층 패턴을 도포하면서 상기 제 1 절연막 상에 형성된 제 2 절연막 및 상기 제 2 절연막을 관통하여 상기 채널층 패턴에 접하고, 상기 기판과 이격되는 콘택을 포함한다.
또한, 상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치는 제 1 및 2 도전 영역들을 갖는 기판, 상기 기판 상에 형성된 제 1 절연막, 상기 제 1 도전 영역 상부의 상기 제 1 절연막 상에 형성된 펀칭 방 지층 패턴, 상기 펀칭 방지층 패턴 상에 형성된 채널층 패턴, 상기 채널층 패턴으로부터 상기 펀칭 방지층 패턴 및 상기 제 1 절연막을 관통하여 상기 제 1 도전 영역에 접하는 에피택시얼 부재, 상기 채널층 패턴 및 상기 펀치 방지층 패턴을 도포하면서 상기 제 1 절연막 상에 형성된 제 2 절연막, 상기 제 2 절연막을 관통하여 상기 채널층 패턴에 접촉하고, 상기 기판과 이격되는 제 1 콘택 및 상기 제 2 절연막 및 상기 제 1 절연막을 관통하여 상기 제 2 도전 영역과 접하는 제2 콘택을 포함한다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 도전 영역을 갖는 기판 상에 제 1 절연막을 형성한다. 상기 제 1 절연막 상에 펀칭 방지층을 형성한다. 상기 제 1 절연막 및 상기 펀칭 방지층을 관통하여 상기 도전 영역을 노출시키는 개구를 형성한다. 상기 도전 영역으로부터 에피택시얼 성장하여 상기 개구를 매립하는 에피택시얼 성장하여 상기 개구를 매립하는 에피택시얼 부재를 형성한다. 상기 펀칭 방지층 및 상기 에피택시얼 부재 상에 채널층을 형성한다. 상기 펀칭 방지층 및 상기 채널층을 부분적으로 제거하여 펀칭 방지층 패턴 및 채널층 패턴을 형성한다. 상기 제 1 절연막 상에 상기 펀칭 방지층 패턴 및 채널층 패턴을 도포하는 제 2 절연막을 형성한다. 상기 제 2 절연막을 관통하여 상기 채널층 패턴과 전기적으로 연결되고 상기 구조물과 이격되는 콘택을 형성한다.
또한, 전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 제 1 및 2 도전 영역들을 갖는 기판 상에 제 1 절연막을 형성한다. 상기 제 1 절연막 상에 펀칭 방지층을 형성한다. 상기 제 1 절연막 및 상기 펀칭 방지층을 관통하여 상기 제 1 도전 영역을 노출시키는 개구를 형성한다. 상기 제 1 도전 영역으로부터 에피택시얼 성장하여 상기 개구를 매립하는 에피택시얼 부재를 형성한다. 상기 펀칭 방지층 및 상기 에피택시얼 부재 상에 채널층을 형성한다. 상기 펀칭 방지층 및 상기 채널층을 부분적으로 제거하여 펀칭 방지층 패턴 및 채널층 패턴을 형성한다. 상기 제 1 절연막 상에 상기 펀칭 방지층 패턴 및 채널층 패턴을 도포하는 제 2 절연막을 형성한다. 상기 제 2 절연막을 관통하여 상기 채널층 패턴과 연결되고 상기 구조물과 이격되는 제 1 콘택과 상기 제 2 절연막 및 제 1 절연막을 관통하여 상기 제 2 도전 영역과 연결되는 제 2 콘택을 형성한다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부한 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 채널 구조물을 나타내는 단면도이다.
도 1을 참조하면, 채널 구조물(1000)은 기판(100), 제1 절연막(120), 펀칭 방지층 패턴(230), 에피택시얼 부재(150), 채널층 패턴(260), 제2 절연막(220) 및 콘택(400)을 포함한다.
기판(100)은 단결정 실리콘을 포함한다. 기판(100)에는 소자 분리막(110)이 형성되어 기판(100)을 비활성 영역(field region) 및 활성 영역(active region)으로 구분한다. 상기 활성 영역 상에 트랜지스터, 패드, 콘택 플러그, 도전 패턴 또는 절연 패턴과 같은 하부 구조물(도시 안됨)이 형성될 수 있다. 기판(100)은 도전 영역(도시 안됨)을 갖는다.
제1 절연막(120)은 상기 하부 구조물을 덮으면서 기판(100)상에 위치한다. 제1 절연막(120)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 실리콘 산화물은 USG(undoped silicate glass), BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), SOG(spin on glass), TEOS(tetraethylorthosilicate), PE-TEOS(plasma enhanced-TEOS) 또는 HDP- CVD(high density plasma-chemical vapor deposition) 산화물일 수 있다.
제1 절연막(120)의 높이가 약 1,500Å 미만인 경우, 제1 절연막(120)을 통하여 누설 전류가 발생할 수 있다. 반면에 제1 절연막(120)의 높이가 약 3,000Å를 초과하는 경우, 에피택시얼 부재(150)의 높이가 상대적으로 높아지게 된다. 따라서 에피택시얼 부재(150)를 효과적으로 형성할 수 없다. 따라서 제1 절연막(120)의 높이는 약 1500Å 내지 약 3000Å 정도가 된다. 본 발명의 일 실시예에 따르면 제1 절연막(120)의 높이는 약 2000Å 내지 약 2500Å이다.
펀칭 방지층 패턴(230)은 상기 도전 영역 상부의 상기 제1 절연막(120) 상에 형성된다. 펀칭 방지층 패턴(230)은 제1 절연막(120)에 대하여 식각 선택비를 갖는 물질을 포함하는 단일 패턴 구조를 갖는다.
펀치 방지층 패턴(230)은 제1 절연막(120)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 구체적으로, 제1 절연막(120)이 산화물을 포함하는 경우 펀칭 방지층 패턴(230)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 펀칭 방지층 패턴(230)은 실리콘 산질화물 등의 산질화물, 하프늄 산화물과 같은 금속 산화물 또는 실리콘 탄화물 등의 탄화물을 포함한다.
펀칭 방지층 패턴(230)의 높이가 약 100Å 미만인 경우, 제1 절연막(120)에 펀칭 현상이 발생하여 기판(100)이 노출되는 것을 효과적으로 차단할 수 없게 된다. 반면에 펀칭 방지층 패턴(230)의 높이가 약 400Å을 초과하는 경우, 에피택시얼 부재(150)가 상대적으로 높은 높이를 갖는다. 따라서 에피택시얼 부재(150)를 효과적으로 형성할 수 없다. 본 발명의 일 실시예에 따르면 펀칭 방지층 패턴(230) 의 높이는 약 200Å 내지 약 350Å이다.
제1 절연막(120)의 높이 및 펀칭 방지층 패턴(230)의 높이는 각각 약 1500Å 내지 약 3000Å 및 약 100Å 내지 약 400Å이기 때문에 펀칭 방지층 패턴(230)의 높이에 대한 제1 절연막(120)의 높이의 비는 약 1:3.75 내지 약 1.0：30이다.
에피택시얼 부재(150)는 펀칭 방지층 패턴(230) 및 제1 절연막(120)을 관통하여 상기 도전 영역에 접촉된다. 즉, 에피택시얼 부재(150)는 상기 제1 도전 영역에 접하는 에피택시얼 부재(150)는 펀칭 방지층 패턴(25) 및 제1 절연막(20)에 매립된다. 에피택시얼 부재(30)는 상기의 제1 도전 영역을 시드로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정으로 형성되기 때문에 단결정 실리콘을 포함한다.
펀칭 방지층 패턴(230) 및 에피택시얼 부재(150)상에는 채널층 패턴(260)이 형성된다. 채널층 패턴(260)은 단결정 실리콘으로 이루어진다. 단결정 실리콘을 포함하는 채널층 패턴(260)은 에피택시얼 부재(150)를 시드로 하여 열처리 공정을 통해 형성되기 때문에 채널층 패턴(260)과 에피택시얼 부재(150)사이에는 계면이 존재하지 않는다.
채널층 패턴(260)의 높이가 약 200Å 미만인 경우, 채널층 패턴(260)내에서 채널이 효과적으로 형성되지 않는 문제점이 있다. 또한, 채널층 패턴(260)의 높이가 약 300Å을 초과하는 경우, 상기 열처리시 장시간이 소요되는 문제점이 있다. 따라서 채널층 패턴(260)의 높이는 약 200Å 내지 약 300Å 정도가 된다. 본 발명의 일 실시예에 따르면 채널층 패턴(260)의 높이는 약 220Å 내지 약 270Å이다.
채널층 패턴(260)의 높이 및 펀칭 방지층 패턴의 높이가 각각 약 200Å 내지 약 300Å 및 약 100Å 내지 약 400Å이기 때문에 펀칭 방지층 패턴(260)에 대한 채널층 패턴(260)의 높이의 비는 약 1.0：0.5 내지 약 1.0：3.0이다. 또한, 채널층 패턴(260)의 높이 및 제1 절연막(120)의 높이가 각각 약 200Å 내지 약 300Å 및 약 1500Å 내지 약 3000Å이기 때문에, 채널층 패턴(260)에 대한 제1 절연막(120)의 높이의 비는 약 1:5 내지 약 1:15이다.
제2 절연막(220)은 펀칭 방지층 패턴(230) 및 채널층 패턴(260)을 덮으면서 제1 절연막(120)상에 위치한다. 제2 절연막(220)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 실리콘 산화물은 BPSG, PSG, USG, SOG, TEOS, PE-TEOS 또는 HDP-CVD 산화물일 수 있다. 본 발명의 일 실시예에 따르면, 제2 절연막(220)은 제1 절연막(120)과 실질적으로 동일한 실리콘 산화물을 포함한다. 본 발명의 다른 실시예에 따르면, 제2 절연막(220)은 제1 절연막(120)과 실질적으로 상이한 실리콘 산화물을 포함한다.
콘택(400)은 제2 절연막(220)을 관통하여 채널층 패턴(260)과 접한다. 그러나 콘택(400)은 기판(100)과는 이격된다. 콘택(400)은 불순물로 도핑된 폴리 실리콘, 금속 또는 도전성 금속 질화물 등과 같은 도전 물질로 이루어진다. 상기 금속은 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 티타늄(Ti) 등을 포함한다. 상기 금속 질화물은 티타늄 알루미늄 질화물(TiAlN), 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 알루미늄 질화물(AlN)일 수 있다.
본 실시예들에 따르면 채널층 패턴(260)의 아래에 펀칭 방지층 패턴(230)이 형성되기 때문에 콘택(400)이 제1 절연막(120)을 관통하여 기판(100)과 연결되는 펀칭 현상을 방지할 수 있다.
도 2 내지 도 11은 도 1에 도시된 채널 구조물(1000)의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 기판(100) 상에 소자 분리막(110)을 형성하여 기판(100)을 액티브 영역 및 필드 영역으로 구분한다. 기판(100)에는 도전 영역이 형성된다. 기판(100)은 단결정 실리콘 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다.
소자 분리막(110)은 쉘로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 공정, 열산화(thermal oxidation) 공정 또는 실리콘 부분 산화(LOCal Oxidation of Silicon; LOCOS) 공정 등과 같은 소자 분리 공정을 통하여 기판(100)의 표면부에 형성된다. 소자 분리막(110)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
상기 액티브 영역 상에는 트랜지스터, 콘택 영역, 패드, 도전성 패턴 또는 절연 패턴과 같은 하부 구조물이 형성된다.
도 3을 참조하면, 상기 하부 구조물을 덮으면서 소자 분리막(110)이 형성된 기판(100) 상에 제1 절연막(120)을 형성한다. 제1 절연막(120)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층(ALD) 공정, 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성한다. 제1 절연막(120)은 BPSG, PSG, USG, SOG, TEOS, PE-TEOS 또는 HDP-CVD 산화물등과 같은 산화물을 사용하여 형성된다. 제1 절연막(120)의 높이가 약 1500Å 미만이면 제1 절연막(120)을 통하여 누설 전류가 발생될 수 있으며, 제1 절연막(120)의 높이가 약 3000Å을 초과할 경우에는 에피택시얼 부재(150)의 높이가 상대적으로 높아진다. 따라서 에피택시얼 부재(150)를 효과적으로 형성할 수 없다는 문제점이 있다. 이에 따라, 제1 절연막(120)은 약 1500Å 내지 약 3000Å 정도의 높이를 가질 수 있다. 본 발명의 일 실시예에 따르면, 제1 절연막(120)의 높이는 2000Å 내지 약 2500Å이다.
도 4를 참조하면, 제1 절연막(120) 상에 펀칭 방지층(punching prevention layer)(130)을 형성한다. 펀칭 방지층(130)은 질소를 포함하는 물질을 사용하여 형성된다. 예를 들면, 펀칭 방지층(130)은 실리콘 질화물과 같은 질화물 또는 실리콘 산화물 등의 산질화물을 포함할 수 있다. 본 발명의 다른 실시예에 따르면 펀칭 방지층(130)은 하프늄 산화물과 같은 금속 산화물 또는 실리콘 탄화물 등의 탄화물을 포함할 수 있다. 펀칭 방지층(130)은 스퍼터링(sputtering) 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(Pulse Laser Deposition; PLD) 공정을 이용하여 형성된다.
펀칭 방지층(130)이 질소를 함유하는 물질로 이루어질 경우, 펀칭 방지층(130)은 산화물로 구성된 제1 절연막(120)에 대하여 식각 선택비를 가진다. 따라서, 개구(140)(도 5 참조)를 형성하기 위해 제1 절연막(120)을 부분적으로 식각할 때, 펀칭 방지층(130)은 식각 마스크로 이용된다.
펀칭 방지층(130)의 높이가 약 100Å 미만이면 콘택(400)을 위한 홀(300)(도 10 참조)을 형성하는 식각 공정 동안 기판(100)이 노출되는 펀칭 현상을 방지할 수 없다는 문제점이 있다. 한편, 펀칭 방지층(130)의 높이가 약 400Å을 초과하면 에피택시얼 부재(150)의 높이가 증가한다. 따라서 에피택시얼 부재(150)를 효과적으로 형성할 수 없다는 문제점이 있다. 따라서 펀칭 방지층(130)은 약 100Å 내지 약 400Å 정도의 높이를 가질 수 있다. 본 발명의 일 실시예에 따르면 펀칭 방지층(130)은 약 200Å 내지 약 350Å의 높이를 갖는다.
도 5를 참조하면, 펀칭 방지층(130) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후 상기 포토레지스트 패턴을 식각 마스크로 이용하여 펀칭 방지층(130)을 부분적으로 식각하여 예비 펀칭 방지층 패턴(135)을 형성한다.
애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 통하여 상기 포토레지스트 패턴을 제거한 후, 예비 펀칭 방지층 패턴(135)을 식각 마스크로 이용하여 제1 절연막(120)을 부분적으로 식각함으로써, 제1 절연막(120)에 기판(100)의 상기 도전 영역을 노출시키는 개구(140)를 형성한다.
도 6을 참조하면, 상기 도전 영역으로부터 개구(140)를 채우는 에피택시얼 부재(150)를 형성한다. 즉, 상기 도전 영역을 시드로 하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 에피택시얼 부재(150)를 개구(150)의 내부에 형성한다. 에피택시얼 부재(150)는 상기 도전 영역으로부터 선택적으로 에피택시얼 성장되기 때문에 단결정 실리콘을 포함한다.
보다 상세하게는, 에피택시얼 부재(150)는 실리콘 소스 가스를 사용하여 형성된다. 예를 들면, 에피택시얼 부재(30)는 실리콘테트라클로라이드(SiCl4), 실란 (SiH4), 디클로로실란(SiH2Cl2) 또는 트리클로로염화실란(SiHCl3) 등을 함유하는 실리콘 소스 가스를 사용하여 형성된다. 이들은 단독 또는 혼합하여 사용될 수 있다.
에피택시얼 부재(150)를 형성할 때의 온도가 약 750℃ 미만이면 에피택시얼 성장이 용이하게 이루어지지 않기 때문에 바람직하지 않고, 상기 온도가 약 1,250℃를 초과하면 에피택시얼 성장을 용이하게 제어할 수 없기 때문에 바람직하지 않다. 따라서 에피택시얼 부재(150)는 약 750℃ 내지 1,250℃의 온도에서 형성될 수 있다. 바람직하게 에피택시얼 부재(150)는 약 800℃ 내지 900℃의 온도에서 형성될 수 있다.
본 발명의 일 실시예에 따르면 에피택시얼막을 형성한 후 에피택시얼막에 평탄화 공정을 수행하여 에피택시얼 부재(150)를 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정 또는 에치백 공정 일 수 있다.
도 7을 참조하면, 예비 펀칭 방지층 패턴(135) 및 에피택시얼 부재(150) 상에 화학 기상 증착(chemical vapor deposition :CVD) 공정과 같은 증착 공정을 통해 예비 채널층(도시 안됨)을 형성한다. 예비 채널층은 비정질 실리콘을 포함한다.
예비 채널층을 열처리하여 채널층(160)을 형성한다. 채널층(160)은 단결정 실리콘을 포함한다. 채널층(160)을 형성할 때 에피택시얼 부재(150)가 시드로 사용되기 때문에 채널층(160)과 에피택시얼 부재(150)사이에는 계면이 존재하지 않는다.
열처리의 온도가 약 570℃ 미만이면 비정질 상태에서 단결정 상태로의 변환 이 용이하게 이루어지지 않기 때문에 바람직하지 않고, 상기 온도가 약 650℃를 초과하면 열처리를 제어하는 것이 용이하지 않기 때문에 바람직하지 않다. 따라서 열처리의 온도는 약 570 내지 650℃일 수 있다. 바람직하게 열처리의 온도는 약 600 내지 620℃이다.
채널층의 높이가 약 200Å 미만이면 채널이 효과적으로 형성되지 않기 때문에 바람직하지 않다. 그리고 채널층의 높이가 약 300Å을 초과하면 열처리시 예비 채널층이 균일하게 가열되지 않기 때문에 바람직하지 않다. 따라서, 채널층의 높이는 약 200Å 내지 약 300Å일 수 있다. 바람직하게 채널층의 높이는 약 230Å 내지 약 270Å이다.
도 8을 참조하면, 예비 펀칭 방지층 패턴(135) 및 채널층(160)에 사진 식각 공정을 수행하여 펀칭 방지층 패턴(230) 및 채널층 패턴(260)을 형성한다. 펀칭 방지층 패턴(230) 및 채널층 패턴(260)이 에피택시얼 부재(150)를 도포하기 때문에 에피택시얼 부재(150)는 노출되지 않는다.
도 9를 참조하면, 펀칭 방지층 패턴(230) 및 채널층 패턴(260)을 도포하는 제2 절연막(220)을 제1 절연막(120) 상에 형성한다. 제2 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 실리콘 산화물은 BPSG, PSG, PSG, USG, SOG, PE-TEOS 또는 HDP-CVD 산화물 등을 들 수 있다.
도 10을 참조하면, 채널층 패턴(260)을 노출시키는 홀(300)을 사진 식각 공정을 통해 형성한다. 채널층 패턴(260) 아래에 위치한 펀칭 방지층 패턴(230)은 홀(300)이 기판(100)까지 연장하는 것을 방지한다. 따라서 홀(300)은 기판(100)을 노 출시키지 않는다.
도 11을 참조하면, 홀(300)을 매립하는 도전막(도시 안됨)을 제 2 절연막(220) 상에 형성한다. 도전막은 도전 물질을 포함할 수 있다. 도전 물질은 불순물로 도핑된 폴리 실리콘, 금속 또는 금속 질화물일 수 있다. 상기 금속은 알루미늄(aluminium), 구리(copper), 티타늄(titanium) 또는 텅스텐(tungsten)일 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 상기 금속 질화물은 알루미늄 질화물, 티타늄 질화물 또는 텅스텐 질화물일 수 있다.
도전막에 제 2 절연막(220)이 노출될 때까지 평탄화 공정을 수행함으로서 홀(300)의 내부에 콘택(400)을 형성한다. 평탄화 공정은 화학적 기계적 연마 공정 또는 에치백 공정일 수 있다. 이들은 단독 또는 조합하여 사용할 수 있다.
본 실시예들에 따르면 채널층 패턴(260)의 아래에 펀칭 방지층 패턴(230)이 형성되기 때문에 콘택(400)이 제1 절연막(120)을 관통하여 기판(100)과 연결되는 펀칭 현상을 방지할 수 있다.
도 12는 본 발명의 일 실시예에 따른 채널 구조물(2000)을 나타내는 단면도이다. 채널 구조물(2000)은 펀칭 방지층 패턴(270)을 제외하고 도 1에 도시된 채널 구조물(1000)과 실질적으로 동일하기 때문에 중복되는 설명은 생략한다. 또한 동일한 구성 요소에 대해서는 도 1과 동일한 참조 번호를 사용한다.
도 12를 참조하면, 펀칭 방지층 패턴(270)은 상기 도전 영역 상부의 상기 제1 절연막(120) 상에 형성된다. 펀칭 방지층 패턴(270)은 제1 절연막(120)에 대하여 식각 선택비를 갖는 물질을 포함하는 이중 패턴 구조를 갖는다. 즉, 제1 절연막 상 에 제1 펀칭 방지층 패턴(271)이 위치한다. 그리고 제1 펀칭 방지층 패턴(272) 상에 제2 펀칭 방지층 패턴(272)이 위치한다.
제 1 펀칭 방지층 패턴(271)은 실리콘 산질화물을 포함하고 제2 펀칭 방지층 패턴(272)은 실리콘 질화물을 포함한다.
채널층 패턴(260)의 아래에 이중 패턴 구조를 갖는 펀칭 방지층 패턴(270)이 형성되기 때문에 콘택(400)이 제1 절연막(120)을 관통하여 기판(100)과 연결되는 펀칭 현상을 방지할 수 있다.
도 13 내지 도 16은 도 12에 도시된 채널 구조물(200)의 제조 방법을 나타내는 단면도들이다. 도 13 내지 도 20에 설명되는 채널 구조물(2000)의 제조 방법은 펀칭 방지층 패턴(270)을 제조하는 것을 제외하고 도 2 내지 도 11에서 설명된 채널 구조물(1000)의 제조 방법과 실질적으로 동일하기 때문에 중복되는 설명은 생략한다. 또한 동일한 구성요소에 대해서는 도 2 내지 도 11과 동일한 참조 번호를 사용한다.
도 13을 참조하면, 소자 분리막(110)을 갖는 기판(100)상에 형성된 제1 절연막 상에 제1 펀칭 방지층 (171) 및 제 2 펀칭 방지층(172)을 순차적으로 증착하여 펀칭 방지층(170)을 형성한다. 제1 및 2 펀칭 방지층(171, 172)들은 제1 절연막에 대하여 식각 선택비를 갖는 물질을 포함한다. 제1 절연막이 산화물을 포함하는 경우 제1 및 2 펀칭 방지층들(171, 172)은 실리콘 산질화물 및 실리콘 질화물을 각각 포함할 수 있다.
도 14를 참조하면, 제1 및 2 펀칭 방지층들(171, 172)을 포함하는 펀칭 방지 층상막(170)상에 사진 식각 공정을 수행하여 제1 예비 펀칭 방지층 패턴(173) 및 제2 예비 펀칭 방지층 패턴(174)을 형성한다.
제1 및 2 예비 펀칭 방지층 패턴들(173, 174)을 식각 마스크로 사용하여 제1 절연막을 부분적으로 식각하여 개구(140)를 형성한다. 그리고 개구(140)를 매립하는 에피택시얼 부재(150)를 형성한다.
도 15를 참조하면, 펀칭 방지층(170)상에 채널층을 형성한다. 그 후 펀칭 방지층(170) 및 상기 채널층을 패터닝하여 펀칭 방지층 패턴(270) 및 채널막 패턴(260)을 형성한다.
도 16을 참조하면, 펀칭 방지층 패턴(270) 및 채널층 패턴(260)을 도포하는 제2 절연막(220)을 제1 절연막(120)상에 형성한다. 그리고 제2 절연막(120)상에 사진 식각 공정을 수행하여 개구(300)를 형성한다. 그 후 개구(300)를 매립하는 콘택(400)을 형성한다.
채널층 패턴(260)의 아래에 이중 패턴 구조를 갖는 펀칭 방지층 패턴(270)이 형성되기 때문에 콘택(400)이 제1 절연막(120)을 관통하여 기판(100)과 연결되는 펀칭 현상을 방지할 수 있다.
도 17은 본 발명의 일 실시예에 따른 채널 구조물(3000)을 나타내는 단면도이다. 채널 구조물(3000)은 제1 콘택(410) 및 제2 콘택(420)을 제외하고 도 1에 도시된 채널 구조물(1000)과 실질적으로 동일하기 때문에 중복되는 설명은 생략한다. 또한 동일한 구성요소에 대해서는 도 1과 동일한 참조 번호를 사용한다.
도 17을 참조하면, 채널 구조물(1000)은 기판(100), 제1 절연막(120), 펀칭 방지층 패턴(230), 에피택시얼 부재(150), 채널층 패턴(260), 제2 절연막(220), 제1 콘택(410) 및 제2 콘택(420)을 포함한다.
기판(100)은 제1 도전 영역 및 제2 도전 영역을 갖는다. 에피택시얼 부재(150)는 상기 제1 도전 영역과 전기적으로 연결된다.
제1 콘택(410)은 제2 절연막(220)을 관통하여 상기 채널층 패턴(260)과 접한다. 그러나 채널층 패턴(260)의 하부에 펀칭 방지 패턴(230)이 형성되기 때문에 제1 콘택(410)은 기판(100)과는 이격된다.
제2 콘택(420)은 제2 절연막(220) 및 제1 절연막(120)을 관통하여 기판(100)의 상기 제2 도전 영역과 접한다.
제1 및 2 콘택들(410, 420)은 동일한 공정들을 통해서 형성되나 채널층 패턴(260)의 하부에 펀칭 방지 패턴(230)이 형성되기 때문에 제1 콘택을 기판(100)과 이격되나 제2 콘택(420)은 기판(100)의 상기 제2 도전 영역과 접한다. 따라서 제1 콘택(410)이 제1 절연막(120)을 관통하여 기판(100)과 연결되는 펀칭 현상을 방지할 수 있다.
도 18 및 19는 도 17에 도시된 채널 구조물(3000)의 제조 방법을 나타내는 단면도들이다. 도 18 및 19에 나타난 제조 방법은 제1 및 2 콘택들(410, 420)을 제조하는 것을 제외하고 도 2 내지 도 11에서 설명된 채널 구조물(1000)의 제조 방법과 실질적으로 동일하기 때문에 중복되는 설명은 생략한다. 또한 동일한 구성요소에 대해서는 도 2 내지 도 11과 동일한 참조 번호를 사용한다.
도 18을 참조하면, 제2 절연막(220) 및 제1 절연막(120) 상에 사진 식각 공 정을 수행하여 제1 홀(310) 및 제2 홀(320)을 형성한다. 이때 제2 홀(320)은 기판(100)의 제2 도전 영역을 노출시키나 제1 홀(310)은 기판(100)을 노출시키지 않는다.
이는 비록 제1 및 2 홀들(310, 320)이 동일한 사진 식각 공정에 의해서 형성되나 채널층 패턴(260)의 하부에는 제 1 및 제 2 절연막들(120, 220)에 대해 식각 선택비를 갖는 물질을 포함하는 펀칭 방지층 패턴(230)이 위치하기 때문이다.
도 19를 참조하면, 제 1 및 제 2 홀들(310, 320)을 각각 매립하는 제 1 및 제 2 콘택들(410, 420)을 형성한다. 제 1 콘택(410)은 채널층 패턴(260)과 연결되나 기판(100)과는 이격된다. 반면에 제 2 콘택(420)은 기판(100)의 상기 제2 도전 영역과 연결된다.
채널층 패턴(260)의 아래에 펀칭 방지층 패턴(230)이 형성되기 때문에 제1 콘택(410)이 제1 절연막(120)을 관통하여 기판(100)과 연결되는 펀칭 현상을 방지할 수 있다.
도 20은 본 발명의 일 실시예에 따른 채널 구조물(4000)을 나타내는 단면도이다. 채널 구조물(4000)은 제1 및 2 콘택들(410, 420)을 제외하고 도 12에 도시된 채널 구조물(2000)과 실질적으로 동일하기 때문에 중복되는 설명은 생략한다. 또한 동일한 구성요소에 대해서는 도 12와 동일한 참조 번호를 사용한다.
도 20을 참조하면, 채널 구조물(1000)은 기판(100), 제1 절연막(120), 펀칭 방지층 패턴(270), 에피택시얼 부재(150), 채널층 패턴(260), 제2 절연막(220), 제1 콘택(410) 및 제2 콘택(420)을 포함한다.
기판(100)은 제1 도전 영역 및 제 2 도전 영역을 갖는다. 에피택시얼 부재(150)는 상기 제1 도전 영역과 전기적으로 연결된다.
펀칭 방지층 패턴(270)은 실리콘 산질화물을 포함하는 제1 펀칭 방지층 패턴(271) 및 실리콘 질화물을 포함하는 제2 펀칭 방지층 패턴(272)을 포함하는 이중 패턴 구조이다.
제1 콘택(410)은 제2 절연막(220)을 관통하여 상기 채널층 패턴(260)과 접한다. 그러나 채널층 패턴(260)의 하부에 펀칭 방지 패턴(270)이 형성되기 때문에 제 1 콘택(410)은 기판(100)과는 이격된다.
제2 콘택(420)은 제2 절연막(220) 및 제1 절연막(120)을 관통하여 기판(100)의 상기 제2 도전 영역과 접한다.
제1 및 2 콘택들(410, 420)은 동일한 공정들을 통해서 형성되나 채널층 패턴(260)의 하부에 펀칭 방지 패턴(230)이 형성되기 때문에 제1 콘택을 기판(100)과 이격되나 제2 콘택(420)은 기판(100)의 상기 제2 도전 영역과 접한다. 따라서 제 1 콘택(410)이 제1 절연막(120)을 관통하여 기판(100)과 연결되는 펀칭 현상을 방지할 수 있다.
도 21 및 22는 도 20에 도시된 채널 구조물(4000)의 제조 방법을 나타내는 단면도들이다. 도 21 및 22에 나타난 제조 방법은 제1 및 2 콘택들(410, 420)을 제조하는 것을 제외하고 도 13 내지 도 16에서 설명된 채널 구조물(2000)의 제조 방법과 실질적으로 동일하기 때문에 중복되는 설명은 생략한다. 또한 동일한 구성요소에 대해서는 도 13 내지 도 16과 동일한 참조 번호를 사용한다.
도 21을 참조하면, 제2 절연막(220) 및 제1 절연막(120) 상에 사진 식각 공정을 수행하여 제1 홀(310) 및 제2 홀(320)을 형성한다. 이때 제2 홀(320)은 기판(100)의 제2 도전 영역을 노출시키나 제1 홀(310)은 기판(100)을 노출시키지 않는다.
이는 비록 제1 및 2 홀들(310, 320)이 동일한 사진 식각 공정에 의해서 형성되나 채널층 패턴(260)의 하부에는 제 1 및 2 절연막들(120, 220)에 대해 식각 선택비를 갖는 물질을 포함하는 펀칭 방지층 패턴(270)이 위치하기 때문이다. 구체적으로 펀칭 방지층 패턴(270)은 실리콘 산질화물을 포함하는 제1 펀칭 방지층 패턴(271) 및 실리콘 질화물을 포함하는 제2 펀칭 방지층 패턴(272)을 포함한다.
도 21을 참조하면, 제1 및 2 홀들(310, 320)을 각각 매립하는 제1 및 2 콘택들(410, 420)을 형성한다. 제1 콘택(410)은 채널층 패턴(260)과 연결되나 기판(100)과는 이격된다. 반면에 제2 콘택(420)은 기판(100)의 상기 제2 도전 영역과 연결된다.
채널층 패턴(260)의 아래에 펀칭 방지층 패턴(270)이 형성되기 때문에 제1 콘택(410)이 제1 절연막(120)을 관통하여 기판(100)과 연결되는 펀칭 현상을 방지할 수 있다.
본 발명의 실시예들에 따르면 채널층 패턴의 아래에 펀칭 방지층 패턴이 형성된다. 따라서 채널층 패턴과 전기적으로 연결되는 콘택이 펀칭 방지층 패턴 보다 아래에 위치하는 도전 영역과 전기적으로 연결되지 않는다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 도전 영역을 갖는 기판;
    상기 기판 상에 형성된 제1 절연막;
    상기 도전 영역 상부의 상기 제1 절연막 상에 형성된 펀칭 방지층 패턴;
    상기 펀칭 방지층 패턴 및 상기 제1 절연막을 관통하여 상기 도전 영역에 접촉되는 에피택시얼 부재;
    상기 펀칭 방지층 패턴 및 에피택시얼 부재 상에 형성된 채널층 패턴;
    상기 채널층 패턴 및 상기 펀칭 방지층 패턴을 덮으면서 상기 제 1 절연막 상에 형성된 제 2 절연막; 및
    상기 제 2 절연막을 관통하여 상기 채널층 패턴에 접촉되며, 상기 기판으로부터 이격되는 콘택을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 펀칭 방지층 패턴은 상기 제 1 절연막에 대하여 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제 1 절연막은 산화물을 포함하며, 상기 펀칭 방지층 패턴은 질화물을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 펀칭 방지층 패턴은 실리콘 질화물을 포함하는 단일 층 구조를 가지는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 펀칭 방지층 패턴은 실리콘 산질화물을 포함하는 제 1 펀칭 방지층 패턴 및 실리콘 질화물을 포함하는 제 2 펀칭 방지층 패턴을 포함하는 이중층 구조를 가지는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 제 1 절연막의 높이에 대한 상기 채널층 패턴의 높이의 비는 5:1 내지 15:1인 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 채널층 패턴의 높이는 200Å 내지 300Å인 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서, 상기 제 1 절연막의 높이는 1500Å 내지 3000Å인 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서, 상기 펀칭 방지층 패턴의 높이는 100Å 내지 400Å인 것을 특징으로 하는 반도체 장치.
  10. 제 1 및 2 도전 영역들을 갖는 기판;
    상기 기판 상에 형성된 제 1 절연막;
    상기 제 1 도전 영역 상부의 상기 제 1 절연막 상에 형성된 펀칭 방지층 패턴;
    상기 펀칭 방지층 패턴 및 상기 제1 절연막을 관통하여 상기 제1 도전 영역에 접하는 에피택시얼 부재;
    상기 펀칭 방지층 패턴 및 상기 에피택시얼 부재 상에 형성된 채널층 패턴;
    상기 채널층 패턴으로부터 상기 펀칭 방지층 패턴 및 상기 제 1 절연막을 관통하여 상기 제 1 도전 영역에 접촉되는 에피택시얼 부재;
    상기 채널층 패턴 및 상기 펀치 방지층 패턴을 덮으면서 상기 제 1 절연막 상에 형성된 제 2 절연막;
    상기 제 2 절연막을 관통하여 상기 채널층 패턴에 접촉하고, 상기 기판과 이격되는 제 1 콘택; 및
    상기 제 2 절연막 및 상기 제 1 절연막을 관통하여 상기 제 2 도전 영역과 접촉되는 제 2 콘택을 포함하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 펀칭 방지층 패턴은 상기 제 1 절연막에 대하여 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 제 1 절연막은 산화물을 포함하며, 상기 펀칭 방지층 패턴은 질화물을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 10 항에 있어서, 상기 펀칭 방지층 패턴은 실리콘 질화물을 포함하는 단일층 구조 가지는 것을 특징으로 하는 반도체 장치.
  14. 제 10 항에 있어서, 상기 펀칭 방지층 패턴은 실리콘 산질화물을 포함하는 제 1 펀칭 방지층 패턴 및 실리콘 질화물을 포함하는 제 2 펀칭 방지층 패턴을 포함하는 이중 패턴 구조인 것을 특징으로 하는 반도체 장치.
  15. 제 10 항에 있어서, 상기 제 1 절연막의 높이에 대한 상기 채널층 패턴의 높이의 비는 5:1 내지 15:1인 것을 특징으로 하는 반도체 장치.
  16. 도전 영역을 갖는 기판 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에 펀칭 방지층을 형성하는 단계;
    상기 제 1 절연막 및 상기 펀칭 방지층을 관통하여 상기 도전 영역을 노출시키는 개구를 형성하는 단계;
    상기 도전 영역으로부터 에피택시얼 성장하여 상기 개구를 매립하는 에피택시얼 부재를 형성하는 단계;
    상기 펀칭 방지층 및 상기 에피택시얼 부재 상에 채널층을 형성하는 단계;
    상기 펀칭 방지층 및 상기 채널층을 부분적으로 제거하여 펀칭 방지층 패턴 및 채널층 패턴을 형성하는 단계;
    상기 제 1 절연막 상에 상기 펀칭 방지층 패턴 및 채널층 패턴을 덮는 제 2 절연막을 형성하는 단계; 및
    상기 제 2 절연막을 관통하여 상기 채널층 패턴과 전기적으로 연결되고 상기 구조물과 이격되는 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서, 상기 펀칭 방지층을 형성하는 단계는 제 1 절연막에 대하여 식각 선택비를 갖는 물질을 제 1 절연막 상에 증착하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 16 항에 있어서, 상기 펀칭 방지층을 형성하는 단계는 상기 제 1 절연막 상에 실리콘 질화물을 포함하는 단일층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 16 항에 있어서, 상기 펀칭 방지층을 형성하는 단계는 상기 제 1 절연막 상에 실리콘 산질화물을 포함하는 제 1 펀칭 방지층 및 실리콘 질화물을 포함하는 제 2 펀칭 방지층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 16 항에 있어서, 상기 채널층을 형성하는 단계는:
    상기 펀칭 방지층 및 상기 에피택시얼 부재 상에 비정질 실리콘 막을 형성하는 단계; 및
    상기 비정질 실리콘 막을 열처리하는 단계를 포함하는 반도체 장치의 제조 방법.
  21. 제 1 및 2 도전 영역들을 갖는 기판 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에 펀칭 방지층을 형성하는 단계;
    상기 제 1 절연막 및 상기 펀칭 방지층을 관통하여 상기 제 1 도전 영역을 노출시키는 개구를 형성하는 단계;
    상기 제 1 도전 영역으로부터 에피택시얼 성장하여 상기 개구를 매립하는 에피택시얼 부재를 형성하는 단계;
    상기 펀칭 방지층 및 상기 에피택시얼 부재 상에 채널층을 형성하는 단계;
    상기 펀칭 방지층 및 상기 채널층을 부분적으로 제거하여 펀칭 방지층 패턴 및 채널층 패턴을 형성하는 단계;
    상기 제 1 절연막 상에 상기 펀칭 방지층 패턴 및 채널층 패턴을 덮는 제 2 절연막을 형성하는 단계; 및
    상기 제 2 절연막을 관통하여 상기 채널층 패턴과 연결되고 상기 구조물과 이격되는 제 1 콘택과 상기 제 2 절연막 및 제 1 절연막을 관통하여 상기 제 2 도전 영역과 연결되는 제 2 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서, 상기 펀칭 방지층을 형성하는 단계는 제 1 절연막에 대하여 식각 선택비를 갖는 물질을 제 1 절연막 상에 증착하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 21 항에 있어서, 상기 펀칭 방지층을 형성하는 단계는 상기 제 1 절연막 상에 실리콘 질화물을 포함하는 단일막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 21 항에 있어서, 상기 펀칭 방지층을 형성하는 단계는 상기 제 1 절연막 상에 실리콘 산질화물을 포함하는 제 1 펀칭 방지층 및 실리콘 질화물을 포함하는 제 2 펀칭 방지층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 21 항에 있어서, 상기 채널층을 형성하는 단계는,
    상기 펀칭 방지층 및 상기 에피택시얼 부재 상에 비정질 실리콘 막을 형성하는 단계; 및
    상기 비정질 실리콘 막을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020050050167A 2005-06-13 2005-06-13 반도체 장치 및 그 제조 방법 KR100648205B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050050167A KR100648205B1 (ko) 2005-06-13 2005-06-13 반도체 장치 및 그 제조 방법
US11/446,151 US7585757B2 (en) 2005-06-13 2006-06-05 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050050167A KR100648205B1 (ko) 2005-06-13 2005-06-13 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100648205B1 true KR100648205B1 (ko) 2006-11-23

Family

ID=37524606

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050050167A KR100648205B1 (ko) 2005-06-13 2005-06-13 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US7585757B2 (ko)
KR (1) KR100648205B1 (ko)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522013B1 (en) * 1997-12-18 2003-02-18 Advanced Micro Devices, Inc. Punch-through via with conformal barrier liner
JP3192122B2 (ja) 1998-09-08 2001-07-23 日本電気株式会社 半導体装置およびその製造方法並びにマスクパターン
KR100307531B1 (ko) * 1999-08-09 2001-11-01 김영환 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법
JP3943320B2 (ja) * 1999-10-27 2007-07-11 富士通株式会社 半導体装置及びその製造方法
JP4911838B2 (ja) 2001-07-06 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100433488B1 (ko) * 2001-12-26 2004-05-31 동부전자 주식회사 트랜지스터 형성 방법
KR100549007B1 (ko) * 2004-03-10 2006-02-02 삼성전자주식회사 펀치쓰루 방지막을 갖는 반도체 장치의 트랜지스터들 및그 제조 방법들
JP4773169B2 (ja) * 2005-09-14 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
없다.

Also Published As

Publication number Publication date
US7585757B2 (en) 2009-09-08
US20060281290A1 (en) 2006-12-14

Similar Documents

Publication Publication Date Title
US5854127A (en) Method of forming a contact landing pad
US5777370A (en) Trench isolation of field effect transistors
KR100655691B1 (ko) 커패시터 및 이의 제조 방법.
US7335589B2 (en) Method of forming contact via through multiple layers of dielectric material
US20020163082A1 (en) Method for forming an interconnect structure with air gap compatible with unlanded vias
KR100773353B1 (ko) 기판 플러그를 가지는 반도체 장치들 및 그의 형성방법들
KR20110115319A (ko) 반도체 소자 및 그의 형성 방법
US7524751B2 (en) Method for forming contact hole in semiconductor device
JPH04320330A (ja) 半導体装置のコンタクト部の形成方法
KR20120022406A (ko) 반도체 소자 및 그 제조 방법
JP2004023106A (ja) 半導体装置及びその製造方法
KR100251280B1 (ko) 샐로우 트랜치 아이솔레이션 방법
KR100455724B1 (ko) 반도체소자의 플러그 형성방법
KR100630760B1 (ko) 다층 트랜지스터 및 그 제조방법
KR20000013397A (ko) 트렌치 격리 형성 방법
KR100641068B1 (ko) 듀얼 다마신 채널 구조물과 그 제조 방법
KR100648205B1 (ko) 반도체 장치 및 그 제조 방법
KR20010010442A (ko) 반도체 소자의 콘택 패드 형성 방법
KR100275732B1 (ko) 어닐링을 이용한 트랜치형 소자분리막 형성방법
KR100927394B1 (ko) 선택적 에피택셜 성장 방식을 이용한 반도체소자 및 그제조 방법
KR100325601B1 (ko) 반도체 소자의 접촉구 형성 방법
KR100543459B1 (ko) 자기 정렬 콘택 형성 방법
KR100677770B1 (ko) 스택활성영역을 갖는 반도체장치 및 그의 제조 방법
KR20080049161A (ko) 스택형 반도체 장치의 제조 방법
KR20100111378A (ko) 콘택 플러그, 이를 포함하는 반도체 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 13