KR100773353B1 - 기판 플러그를 가지는 반도체 장치들 및 그의 형성방법들 - Google Patents
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Abstract
본 발명은 기판 플러그를 가지는 반도체 장치들 및 그의 형성방법들을 제공한다. 이 반도체 장치들 및 형성방법들은 서브 마이크론 이하의 디자인 룰을 가지고 활성 영역의 상부에 적어도 하나의 바디 영역을 용이하게 형성할 수 있는 방안을 제시해준다. 이를 위해서, 소자 분리막 및 활성 영역을 가지는 반도체 기판이 준비된다. 상기 소자 분리막 및 활성 영역 상에 절연막을 형성한다. 상기 절연막 상에 바디 영역, 그리고 상기 절연막 및 소자 분리막을 차례로 지나는 기판 플러그가 배치된다. 상기 기판 플러그는 반도체 기판과 접촉한다. 상기 기판 플러그를 사용해서 바디 영역과 중첩하는 다른 바디 영역을 활성 영역의 상부에 계속해서 형성할 수 있다.
반도체 장치, 기판 플러그, 활성 영역, 바디 영역 및 반도체 기판.
Description
도 1 은 본 발명에 따른 반도체 장치를 보여주는 배치도이다.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치를 보여주는 단면도이다.
도 3 내지 도 8 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
본 발명은 반도체 장치들 및 그의 형성방법들에 관한 것으로써, 상세하게는, 기판 플러그를 가지는 반도체 장치들 및 그의 형성방법들에 관한 것이다.
최근에, 반도체 장치는 집적도를 증가시키기 위해서 활성 영역의 상부에 차례로 적층된 바디 영역들을 가지고 제조되고 있다. 상기 활성 영역은 반도체 기판에 배치된 소자 분리막으로 둘러싸여서 형성될 수 있다. 상기 반도체 기판은 단결정 실리콘이다. 상기 바디 영역들은 활성 영역을 씨드(Seed)로 사용해서 활성 영역에 선택적 에피텍셜 공정을 수행해서 활성 영역의 상부에 차례로 형성될 수 있다. 이때에, 상기 바디 영역들은 활성 영역과 함께 단결정 실리콘을 사용해서 형성될 수 있다. 상기 바디 영역들 및 활성 영역의 각각은 상면에 게이트 패턴을 가지도록 형성될 수 있다.
그러나, 상기 바디 영역들은 반도체 장치의 디자인 룰이 점점 축소됨에 따라서 선택적 에피텍셜 공정을 사용해서 단결정 실리콘을 가지기가 어렵다. 왜냐하면, 상기 활성 영역은 반도체 장치의 디자인 룰이 점점 축소됨에 따라서 게이트 패턴으로 노출되는 면적을 작게 가지기 때문이다. 따라서, 상기 바디 영역들은 활성 영역및 소자 분리막을 씨드로 사용해서 선택적 에피텍셜 공정을 수행해서 형성될 수 있다. 이를 통해서, 상기 바디 영역들은 소자분리막에 기인해서 비정질 실리콘을 가질 수 있다. 상기 바디 영역들은 비정질 실리콘을 사용해서 반도체 장치의 전기적 특성을 저하시킬 수 있다.
상기 활성 영역의 상부에 차례로 배치되는 바디 영역들이 미국등록특허공보 제6,429,484 에 빈 유(Bin Yu)에 의해서 개시되었다. 상기 미국등록특허공보 제 6,429,484 에 따르면, 에스.오.아이(Semiconductor-On-Insulator) 기판의 상부에 제 1 내지 제 3 활성막들(= 바디 영역들)이 형성된다. 상기 제 1 내지 제 3 활성막들 사이에 제 1 및 제 2 층간절연막들이 배치된다. 상기 제 2 활성막은 제 1 층간절연막의 소정영역을 지나서 제 1 활성막과 접촉한다. 상기 제 3 활성막은 제 2 층간절연막의 소정영역을 지나서 제 2 활성막과 접촉한다. 이때에, 상기 제 1 내지 제 3 활성막들의 각각 상에 스페이서 및 게이트 패턴으로 이루어진 게이트 구조물이 배치된다.
그러나, 상기 미국등록특허공보 제 6,429,484 는 반도체 장치의 디자인 룰이 점점 축소됨에 따라서 단결정 실리콘인 제 1 내지 제 3 활성막들을 제시할 수 없다. 왜냐하면, 상기 제 2 또는 제 3 활성막은 반도체 장치의 디자인 룰이 점점 축소됨에 따라서 게이트 구조물과 접촉할 수 있기 때문이다. 즉, 상기 제 2 또는 제 3 활성막은 게이트 구조물의 스페이서와 접촉할 수 있다. 상기 스페이서는 나이트라이드를 사용해서 형성될 수 있다. 이를 통해서, 상기 제 2 또는 제 3 활성막은 단결정 실리콘을 가질 수 없다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판으로부터 상부를 향하여 연장하도록 소자 분리막을 지나서 활성 영역의 상부의 적어도 하나의 바디 영역에 이르는데 적합한 기판 플러그를 가지는 반도체 장치들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 활성 영역의 상부의 적어도 하나의 바디 영역을 단결정 실리콘으로 용이하게 형성할 수 있도록 하는 기판 플러그를 가지는 반도체 장치들의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 기판 플러그를 가지는 반도체 장치 및 그의 형성방법을 제공한다.
이 반도체 장치는 반도체 기판에 배치되는 소자 분리막을 포함한다. 상기 소자 분리막은 활성 영역을 한정한다. 상기 활성 영역의 상부에 두 개의 바디 영역들이 적어도 한 번 차례로 적층된다. 상기 활성 영역 및 바디 영역들 상에 게이트 패 턴들이 각각 배치된다. 상기 활성 영역 및 상기 활성 영역에 인접한 선택된 바디 영역 사이에 매립 절연막이 배치된다. 상기 매립 절연막은 소자 분리막 상에도 덮인다. 상기 선택된 바디 영역 및 다른 바디 영역 사이에 보호 절연막이 배치된다. 상기 보호 절연막은 매립 절연막 상에도 덮인다. 상기 반도체 기판과 접촉하도록 소자 분리막 및 매립 절연막에 하부 기판 플러그가 배치된다. 상기 하부 기판 플러그와 접촉하도록 보호 절연막에 상부 기판 플러그가 배치된다. 상기 활성 영역 및 선택된 바디 영역, 그리고 상기 선택된 바디 영역 및 다른 바디 영역을 전기적으로 각각 접속해주는 제 1 및 제 2 노드 플러그들이 배치된다.
상기 형성방법들은 반도체 기판에 소자 분리막을 형성하는 것을 포함한다. 상기 소자 분리막은 활성 영역을 한정하도록 형성된다. 상기 활성 영역 상에 제 1 게이트 패턴을 형성한다. 상기 제 1 게이트 패턴을 덮도록 활성 영역 및 소자 분리막 상에 매립 절연막을 형성한다. 상기 매립 절연막 상에 하부 바디 성장막 및 제 2 게이트 패턴을 차례로 형성한다. 상기 하부 바디 성장막은 매립 절연막 및 소자 분리막의 소정영역을 차례로 지나서 반도체 기판과 접촉하도록 형성된다. 상기 하부 바디 성장막 및 매립 절연막을 지나서 활성 영역과 접촉하는 제 1 노드 플러그를 형성한다. 상기 하부 바디 성장막을 부분적으로 제거해서 하부 바디 영역 및 하부 기판 플러그를 동시에 형성한다. 상기 하부 바디 영역 및 매립 절연막을 덮는 보호 절연막을 형성한다. 상기 보호 절연막 상에 상부 바디 성장막 및 제 3 게이트 패턴을 차례로 형성한다. 상기 상부 바디 성장막은 보호 절연막의 소정영역을 지나서 하부 기판 플러그와 접촉하도록 형성된다. 상기 상부 바디 성장막 및 보호 절연 막을 지나서 제 1 노드 플러그 상에 제 2 노드 플러그를 형성한다. 상기 상부 바디 성장막을 부분적으로 제거해서 상부 바디 영역 및 상부 기판 플러그를 동시에 형성한다. 계속해서, 상기 보호 절연막을 형성하는 것, 상기 상부 바디 성장막 및 제 3 게이트 패턴을 형성하는 것, 상기 제 2 노드 플러그를 형성하는 것, 그리고 상기 상부 바디 영역 및 상기 상부 기판 플러그를 형성하는 것을 적어도 한번 수행한다.
본 발명의 기판 플러그를 가지는 반도체 장치들은 첨부된 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 반도체 장치를 보여주는 배치도이고, 그리고 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치를 보여주는 단면도이다.
도 1 및 도 2 를 참조하면, 본 발명의 반도체 장치(150)는 반도체 기판(5)에 도 2 와 같이 배치된 소자 분리막(10)을 포함한다. 상기 소자 분리막(10)은 도 1 또는 도 2 의 활성 영역(15)들을 한정하도록 배치될 수 있다. 상기 소자 분리막(10)은 실리콘 옥사이드일 수 있다. 상기 소자 분리막(10)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 선택된 하나를 가지는 물질일 수도 있다. 상기 반도체 기판(5)은 단결정 실리콘이다. 상기 반도체 기판(5)은 N 또는 P 형의 도전성을 갖는다. 상기 반도체 장치(150)는 휘발성 또는 비휘발성 소자일 수 있다.
상기 활성 영역(15)들의 상부에 하부 바디 영역(59)들이 도 1 또는 도 2 와 같이 각각 배치된다. 상기 하부 바디 영역(59)들에 상부 바디 영역(105)들이 도 1 또는 도 2 와 같이 각각 배치된다. 상기 하부 및 상부 바디 영역들(59, 105)은 활성 영역(15)들의 상부에 적어도 한 번 차례로 적층될 수 있다. 상기 하부 및 상부 바디 영역들(59, 105)은 도핑이 안된 단결정 실리콘이다.
상기 활성 영역(15), 그리고 하부 및 상부 바디 영역들(59, 105) 상에 제 1 내지 제 3 게이트 패턴들(33, 83, 133)이 도 1 또는 도 2 와 같이 각각 배치된다. 상기 제 1 내지 제 3 게이트 패턴들(33, 83, 133)은 휘발성 소자에서 도핑된 폴리실리콘 또는 금속 나이트라이드일 수 있다. 상기 제 1 내지 제 3 게이트 패턴들(33, 83, 133)의 각각은 휘발성 소자에서 차례로 적층된 도핑된 폴리실리콘 및 금속 실리사이드일 수도 있다. 상기 제 1 내지 제 3 게이트 패턴들(33, 83, 133)의 각각은 비휘발성 소자에서 두 개의 도전물질들, 그리고 상기 도전물질들 사이에 차례로 적층된 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥사이드를 가질 수 있다.
다시 도 1 및 도 2 를 참조하면, 상기 활성 영역(15)들 및 하부 바디 영역(59)들, 그리고 하부 바디 영역(59)들 및 상부 바디 영역(105)들 사이에 매립 절연막(42) 및 보호 절연막(93)이 도 2 와 같이 각각 배치된다. 이때에, 상기 보호 절연막(93)은 제 2 게이트 패턴(83)들 및 하부 바디 영역(59)들을 덮도록 매립 절연막(42) 상에 배치될 수 있다. 상기 매립 절연막(42)은 제 1 게이트 패턴(33)들, 활성 영역(15)들 및 소자 분리막(10)을 덮도록 배치될 수 있다. 상기 매립 절연막(42) 및 보호 절연막(93)은 실리콘 옥사이드일 수 있다. 상기 매립 절연막(42) 및 보호 절연막(93)은 실리콘 옥사이드의 격자내 금속 및 비금속 원자들 중 선택된 하나를 가지는 물질일 수도 있다.
상기 소자 분리막(10), 매립 절연막(42) 및 보호 절연막(93)에 하부 기판 플 러그(49) 및 상부 기판 플러그(99)가 차례로 배치된다. 상기 하부 기판 플러그(49)는 매립 절연막(42) 및 소자 분리막(10)을 차례로 지나서 반도체 기판(5)과 접촉하도록 배치된다. 상기 상부 기판 플러그(99)는 보호 절연막(93)을 지나서 하부 기판 플러그(49)와 접촉하도록 배치된다. 상기 하부 및 상부 기판 플러그들(49, 99)은 하부 및 상부 바디 영역들(59, 105)과 동일한 물질, 예를 들면, 단결정 실리콘일 수 있다.
상기 활성 영역(15)들 및 하부 바디 영역(59)들, 그리고 하부 바디 영역(59)들 및 상부 바디 영역(105)들을 전기적으로 접속해주는 제 1 및 제 2 노드 플러그들(78, 128)이 도 2 와 같이 배치될 수 있다. 상기 제 1 노드 플러그(78)들은 하부 바디 영역(59)들 및 매립 절연막(42)을 지나서 활성 영역(15)들과 각각 접촉하도록 배치될 수 있다. 그리고, 상기 제 2 노드 플러그(128)들은 상부 바디 영역(105)들 및 보호 절연막(93)을 지나서 하부 바디 영역(59)들과 각각 접촉하도록 배치될 수도 있다. 상기 제 1 및 제 2 노드 플러그들(78, 128)의 각각은 차례로 적층된 금속 나이트라이드 및 금속일 수 있다. 상기 제 1 및 제 2 노드 플러그(78, 128)들은 도핑된 폴리실리콘일 수도 있다.
또 다시 도 1 및 도 2 를 참조하면, 상기 활성 영역(15)들, 그리고 하부 및 상부 바디 영역들(59, 105)에 확산 영역들(39, 89, 139)이 도 2 와 같이 배치될 수 있다. 상기 확산 영역들(39, 89, 139)은 제 1 내지 제 3 게이트 패턴들(33, 83, 123)과 중첩하도록 배치될 수 있다. 이때에, 상기 제 1 및 제 2 노드 플러그들(78, 128)은 하부 바디 영역(59)들의 확산 영역들(89)을 지나서 서로 접촉하도록 도 2 와 같이 배치될 수 있다. 상기 제 1 및 제 2 노드 플러그들(78, 128)은 하부 바디 영역(59)들의 확산 영역들(89)을 통해서 전기적으로 접속하도록 배치될 수도 있다. 상기 제 1 내지 제 3 게이트 패턴들(33, 83, 133)의 측벽에 제 1 내지 제 3 게이트 스페이서들(36, 86, 136)이 도 2 와 같이 각각 배치될 수 있다. 상기 제 1 내지 제 3 게이트 스페이서들(36, 86, 136)은 실리콘 나이트라이드일 수 있다.
상기 제 1 게이트 패턴(33)들 및 활성 영역(15)들 사이, 제 2 게이트 패턴들 (83) 및 하부 바디 영역(59)들, 그리고 제 3 게이트 패턴(133)들 및 상부 바디 영역(105)들 사이에 제 1 내지 제 3 게이트 절연막들(25, 65, 115)이 도 2 와 같이 각각 배치될 수 있다. 상기 제 1 내지 제 3 게이트 절연막들(25, 65, 115)은 실리콘 옥사이드일 수 있다. 상기 제 1 내지 제 3 게이트 절연막들(25, 65, 115)은 실리콘 옥사이드의 격자내 금속 및 비금속 원자들 중 선택된 하나를 가지는 물질일 수도 있다. 상기 상부 바디 영역(105)들 및 제 3 게이트 패턴(133)들을 덮도록 보호 절연막(93) 상에 평탄화 절연막(143)이 도 2 와 같이 배치될 수 있다. 상기 평탄화 절연막(143)은 보호 절연막)93)과 동일한 물질일 수 있다. 상기 평탄화 절연막(143)은 보호 절연막과 다른 물질일 수도 있다.
이제, 본 발명의 기판 플러그를 가지는 반도체 장치들의 형성방법들은 나머지 도면들을 참조해서 설명하기로 한다.
도 3 내지 도 8 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 1 및 도 3 을 참조하면, 반도체 기판(5)에 소자 분리막(10)을 도 3 과 같 이 형성한다. 상기 소자 분리막(10)은 도 1 또는 도 3 의 활성 영역(15)들을 한정하도록 형성된다. 상기 소자 분리막(10)은 실리콘 옥사이드를 사용해서 형성될 수 있다. 상기 소자 분리막(10)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 선택된 하나를 사용해서 형성될 수도 있다. 상기 반도체 기판(5)은 N 또는 P 형의 도전성을 가질 수 있다. 상기 반도체 기판(5)은 단결정 실리콘일 수 있다.
상기 활성 영역(15)들 상에 제 1 게이트 절연막(25)을 도 3 과 같이 형성한다. 상기 제 1 게이트 절연막(25)은 실리콘 옥사이드를 사용해서 형성될 수 있다. 상기 제 1 게이트 절연막(25)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 선택된 하나를 사용해서 형성될 수도 있다. 계속해서, 상기 제 1 게이트 절연막(25) 상에 제 1 게이트 패턴(33)들을 도 1 또는 도 3 과 같이 형성한다. 상기 제 1 게이트 패턴(33)들은 활성 영역(15)들의 상면을 각각 지나도록 도 1 과 같이 형성될 수 있다.
상기 제 1 게이트 패턴(33)은 휘발성 소자 또는 비휘발성 소자에서 사용되도록 다음과 같이 형성할 수 있다. 즉, 상기 제 1 게이트 패턴(33)은 휘발성 소자에서 도핑된 폴리실리콘 또는 금속 나이트라이드를 사용해서 형성될 수 있다. 상기 제 1 게이트 패턴(33)은 휘발성 소자에서 차례로 적층된 도핑된 폴리실리콘 및 금속 실리사이드를 사용해서 형성될 수도 있다. 상기 제 1 게이트 패턴(33)은 비휘발성 소자에서 두 개의 도전물질들, 그리고 상기 도전물질들 사이에 차례로 적층된 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥사이드를 사용해서 형성될 수 있다.
도 1 및 도 4 를 참조하면, 상기 제 1 게이트 패턴(33)들의 측벽에 제 1 게이트 스페이서(36)들을 도 4 와 같이 각각 형성한다. 상기 제 1 게이트 스페이서(36)들은 실리콘 나이트라이드를 사용해서 형성될 수 있다. 계속해서, 상기 제 1 게이트 패턴(33)들 및 제 1 게이트 스페이서(36)들을 마스크로 사용해서 활성 영역(15)에 제 1 확산 영역(39)들을 형성할 수 있다. 상기 제 1 확산 영역(39)들은 제 1 게이트 패턴(33)들과 각각 중첩하도록 형성될 수 있다. 상기 제 1 확산 영역(39)들은 반도체 기판(5)과 다른 도전성을 갖도록 형성될 수 있다.
상기 제 1 게이트 패턴(33)들 및 제 1 게이트 스페이서(36)들을 덮도록 제 1 게이트 절연막(25) 상에 매립 절연막(42)을 도 4 와 같이 형성한다. 상기 매립 절연막(42)은 소자 분리막(10)과 동일한 식각률을 가지는 물질을 포함할 수 있다. 이를 위해서, 상기 매립 절연막(42)은 실리콘 옥사이드를 사용해서 형성될 수 있다. 상기 매립 절연막(42)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 선택된 하나를 가지는 물질을 사용해서 형성될 수도 있다.
도 1 및 도 5 를 참조하면, 상기 매립 절연막(42) 상에 포토레지스트 막을 형성한다. 상기 포토레지스트 막은 매립 절연막(42)을 노출시키는 개구부를 가지도록 형성된다. 상기 포토레지스트 막은 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 매립 절연막(42) 및 소자 분리막(10)을 차례로 식각하여 도 1 또는 도 5 와 같이 하부 콘택홀(44)을 형성한다.
상기 하부 콘택홀(44)은 반도체 기판(5)을 노출시키도록 형성된다. 상기 하 부 콘택홀(44)이 형성된 후, 상기 포토레지스트 막을 반도체 기판(5)으로부터 제거한다. 상기 매립 절연막(42) 및 소자 분리막(10)을 마스크로 사용해서 반도체 기판(5)에 선택적 에피텍셜(Selective Epitaxial) 공정을 수행하여 하부 콘택홀(44)을 충분히 채우는 하부 기판 플러그 막(48)을 도 5 와 같이 형성한다. 상기 하부 기판 플러그 막(48)은 단결정 실리콘을 가지도록 형성될 수 있다. 상기 하부 기판 플러그 막(48)의 상면은 매립 절연막(42)의 상면과 실질적으로 동일한 레벨에 위치하도록 형성될 수 있다.
상기 하부 기판 플러그 막(48)은 반도체 기판(5)을 씨드(Seed)로 사용해서 선택적 에피텍셜 공정을 통하여 단결정 실리콘을 가질 수 있다. 계속해서, 상기 하부 기판 플러그 막(48)을 덮도록 매립 절연막(42) 상에 하부 바디 막(53)을 도 5 와 같이 형성한다. 상기 하부 바디 막(53)은 비정질 실리콘을 사용해서 형성될 수 있다. 상기 하부 바디 막(53)은 하부 기판 플러그 막(48)과 함께 하부 바디 성장막(56)을 구성한다. 이와 반대로, 상기 하부 콘택홀(44)을 형성한 후, 상기 하부 콘택홀(44)을 채우도록 매립 절연막(42) 상에 하부 바디 막(53) 만을 형성할 수 있다. 상기 하부 바디 성장막(56) 상에 잘 알려진 반도체 열 공정을 수행할 수 있다. 상기 반도체 열 공정은 질소 분위기에서 하부 바디 성장막(56)을 가지는 반도체 기판(5) 상에 열(Heat)을 소정시간 동안 가할 수 있다.
한편, 상기 하부 바디 막(53) 아래에 하부 기판 플러그 막(48)이 위치하는 경우에, 상기 반도체 열 공정은 하부 기판 플러그 막(48)을 씨드로 사용해서 하부 바디 막(53)을 비정질 실리콘에서 단결정 실리콘으로 변형시킬 수 있다. 또한, 상 기 하부 바디 막(53)이 반도체 기판(5)과 직접 접촉하는 경우에, 상기 반도체 열 공정은 반도체 기판(5)을 씨드로 사용해서 하부 바디 막(53)을 비정질 실리콘에서 단결정 실리콘으로 변형시킬 수 있다. 상기 반도체 열 공정이 수행된 후, 상기 하부 바디 막(53) 상에 제 2 게이트 절연막(65)을 도 5 와 같이 형성한다. 상기 제 2 게이트 절연막(65)은 제 1 게이트 절연막(25)과 동일한 물질을 사용해서 형성될 수 있다.
도 1 및 도 6 을 참조하면, 상기 제 2 게이트 절연막(65) 상에 포토레지스트 막을 형성한다. 상기 포토레지스트 막은 제 2 게이트 절연막(65)을 노출시키는 개구부들을 가지도록 형성될 수 있다. 상기 포토레지스트 막은 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 제 2 게이트 절연막(65), 하부 바디 성장막(56) 및 매립 절연막(42)을 차례로 식각하여 제 1 접속홀(74)들을 도 1 또는 도 6 과 같이 형성한다. 상기 제 1 접속홀(74)들은 제 2 게이트 절연막(65), 하부 바디 성장막(56) 및 매립 절연막(42)을 지나서 활성 영역(15)들을 각각 노출시키도록 형성될 수 있다. 상기 제 1 접속홀(74)들이 형성된 후, 상기 포토레지스트 막은 반도체 기판으로부터 제거한다.
상기 제 1 접속홀(74)들을 각각 채우는 제 1 노드 플러그(78)들을 도 6 과 같이 형성한다. 상기 제 1 노드 플러그(78)들은 활성 영역(15)들과 각각 접촉하도록 형성될 수 있다. 상기 제 1 노드 플러그(78)들은 차례로 적층된 금속 나이트라이드 및 금속을 사용해서 형성될 수 있다. 상기 제 1 노드 플러그(78)들은 도핑된 폴리실리콘을 사용해서 형성될 수도 있다. 계속해서, 상기 제 2 게이트 절연막(65) 상에 제 2 게이트 패턴(83)들을 도 1 또는 도 6 과 같이 형성한다. 상기 제 2 게이트 패턴(83)들은 제 1 노드 플러그(78)들로부터 이격해서 위치하도록 형성될 수 있다. 상기 제 2 게이트 패턴(83)들은 휘발성 또는 비휘발성 소자에서 제 1 게이트 패턴(33)들과 동일한 구조를 가지도록 형성될 수 있다.
상기 제 2 게이트 패턴(83)들의 측벽에 제 2 게이트 스페이서(86)들을 도 6 과 같이 각각 형성한다. 상기 제 2 게이트 스페이서(86)들은 제 1 게이트 스페이서(36)들과 동일한 물질을 사용해서 형성될 수 있다. 그리고, 상기 제 2 게이트 패턴(83)들 및 제 2 게이트 스페이서(86)들을 마스크로 사용해서 하부 바디 성장막(56)에 하부 불순물 확산 영역(87)을 형성할 수 있다. 상기 하부 불순물 확산 영역(87)은 제 2 게이트 패턴(83)들과 중첩하도록 형성될 수 있다. 이를 통해서, 상기 제 1 확산 영역(39)들 및 하부 불순물 확산 영역(87)은 활성 영역(15)들 및 하부 바디 성장막(56)에서 제 1 노드 플러그(78)들과 접촉하도록 형성될 수 있다. 상기 하부 불순물 확산 영역(87)은 제 1 확산 영역(39)들과 동일한 도전성을 갖도록 형성될 수 있다.
도 1 및 도 7 을 참조하면, 상기 제 1 노드 플러그(78)들 및 제 2 게이트 패턴(83)들을 덮도록 제 2 게이트 절연막(65) 상에 포토레지스트 패턴들을 형성한다. 상기 포토레지스트 패턴들은 활성 영역(15)들의 상부에 각각 위치하도록 형성될 수 있다. 따라서, 상기 포토레지스트 패턴들은 소자 분리막(10)의 상부에 위치하는 하부 바디 성장막(56)을 노출시키도록 형성될 수 있다. 상기 포토레지스트 패턴들은 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 패턴 들 및 매립 절연막(42)을 식각 마스크 및 식각 버퍼막으로 사용해서 하부 바디 성장막(56)을 식각하여 제 2 확산 영역(89)들, 하부 바디 영역(59)들 및 하부 기판 플러그(49)를 동시에 도 7 과 같이 형성한다.
상기 하부 바디 영역(59)들은 매립 절연막(42)을 노출시키도록 매립 절연막(42) 상에 형성될 수 있다. 상기 하부 바디 영역(59)들은 서로 이격해서 활성 영역(15)들과 각각 중첩하도록 형성될 수 있다. 상기 하부 기판 플러그(49)는 매립 절연막(42) 및 소자 분리막(10)에 위치해서 반도체 기판(5)과 접촉하도록 형성될 수 있다. 상기 하부 기판 플러그(49)는 하부 바디 영역(59)들 사이에 위치하도록 형성될 수 있다. 상기 제 2 확산 영역(89)들은 하부 바디 영역(59)들에서 제 1 노드 플러그(78)들을 둘러싸도록 형성될 수 있다. 상기 하부 바디 영역(59)들 및 하부 기판 플러그(49)가 형성된 후, 상기 포토레지스트 패턴을 반도체 기판(5)으로부터 제거한다.
상기 하부 바디 영역(59)들 및 매립 절연막(42)을 덮는 보호 절연막(93)을 형성한다. 상기 보호 절연막(93)은 매립 절연막(42)과 동일한 식각률을 갖는 물질을 포함한다. 상기 보호 절연막(93)은 매립 절연막(42)과 다른 식각률을 갖는 물질을 포함할 수 있다. 계속해서, 상기 보호 절연막(93) 상에 포토레지스트 막을 형성한다. 상기 포토레지스트 막은 보호 절연막(93)을 노출시키는 개구부를 가지도록 형성될 수 있다. 상기 포토레지스트 막은 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 보호 절연막(93)을 식각하여 상부 콘택홀(96)을 도 7 과 같이 형성한다. 상기 상부 콘택홀(96)은 하부 기판 플러그(49)를 노출하도록 형성될 수 있다. 상기 상부 콘택홀(96)이 형성된 후, 상기 포토레지스트 막을 반도체 기판(5)으로부터 제거한다.
도 1 및 도 8 을 참조하면, 상기 상부 콘택홀(96)을 채우도록 보호 절연막(93) 상에 상부 바디 성장막(도면에 미 도시)을 형성한다. 상기 상부 바디 성장막은 하부 바디 성장막(56)과 동일한 구조를 가지도록 형성될 수 있다. 따라서, 상기 상부 바디 성장막은 하부 기판 플러그 막(48) 및 하부 바디 막(53)에 각각 대응하는 상부 기판 플러그 막 및 상부 바디 막을 가지도록 형성될 수 있다. 이때에, 상기 상부 기판 플러그 막은 하부 기판 플러그(49)를 씨드로 사용해서 선택적 에피텍셜 공정을 통하여 단결정 실리콘을 가질 수 있다. 이를 통해서, 상기 상부 기판 플러그 막은 상부 콘택홀(96)을 충분히 채우도록 형성될 수 있다.
상기 상부 기판 플러그 막의 상면은 보호 절연막(93)의 상면과 실질적으로 동일한 레벨에 위치하도록 형성될 수 있다. 상기 상부 바디 막은 보호 절연막(93) 상에 형성될 수 있다. 상기 상부 바디 막은 비결정 실리콘을 사용해서 형성될 수 있다. 이와 반대로, 상기 상부 바디 성장막은 반도체 기판(5)과 직접 접촉하는 상부 바디 막 만을 사용해서 형성될 수 있다. 계속해서, 상기 상부 바디 성장막 상에 잘 알려진 반도체 열 공정을 수행할 수 있다. 상기 반도체 열 공정은 질소 분위기에서 상부 바디 성장막을 가지는 반도체 기판(5) 상에 열(Heat)을 소정시간 동안 가할 수 있다.
한편, 상기 상부 바디 막 아래에 상부 기판 플러그 막이 위치하는 경우에, 상기 반도체 열 공정은 상부 기판 플러그 막을 씨드로 사용해서 상부 바디 막을 비 정질 실리콘에서 단결정 실리콘으로 변형시킬 수 있다. 또한, 상기 상부 바디 막이 반도체 기판(5)과 직접 접촉하는 경우에, 상기 반도체 열 공정은 반도체 기판(5)을 씨드로 사용해서 상부 바디 막을 비정질 실리콘에서 단결정 실리콘으로 변형시킬 수 있다. 상기 반도체 열 공정이 수행된 후, 상기 상부 바디 막 상에 제 3 게이트 절연막(115)을 도 8 과 같이 형성한다. 상기 제 3 게이트 절연막(115)은 제 2 게이트 절연막(65)과 동일한 물질을 사용해서 형성될 수 있다.
다시 도 1 및 도 8 을 참조하면, 상기 제 3 게이트 절연막(115) 상에 포토레지스트 막을 형성한다. 상기 포토레지스트 막은 제 3 게이트 절연막(115)을 노출시키는 개구부들을 가지도록 형성될 수 있다. 상기 포토레지스트 막은 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 제 3 게이트 절연막(115), 상부 바디 성장막 및 보호 절연막(93)을 차례로 식각하여 제 2 접속홀(124)들을 도 1 또는 도 8 과 같이 형성한다. 상기 제 2 접속홀(124)들은 제 3 게이트 절연막(115), 상부 바디 성장막 및 보호 절연막(93)을 지나서 하부 바디 영역(59)들을 각각 노출시키도록 형성될 수 있다. 상기 제 2 접속홀(124)들이 형성된 후, 상기 포토레지스트 막을 반도체 기판(5)으로부터 제거한다.
상기 제 2 접속홀(124)들을 각각 채우는 제 2 노드 플러그(128)들을 도 8 과 같이 형성한다. 상기 제 2 노드 플러그(128)들은 하부 바디 영역(59)들과 각각 접촉하도록 형성될 수 있다. 상기 제 2 노드 플러그(128)들은 차례로 적층된 금속 나이트라이드 및 금속을 사용해서 형성될 수 있다. 상기 제 2 노드 플러그(128)들은 도핑된 폴리실리콘을 사용해서 형성될 수도 있다. 계속해서, 상기 제 3 게이트 절연막(115) 상에 제 3 게이트 패턴(133)들을 도 1 또는 도 8 과 같이 형성한다. 상기 제 3 게이트 패턴(133)들은 제 2 노드 플러그(128)들로부터 이격해서 위치하도록 형성될 수 있다. 상기 제 3 게이트 패턴(133)들은 휘발성 또는 비휘발성 소자에서 제 2 게이트 패턴(83)들과 동일한 구조를 가지도록 형성될 수 있다.
상기 제 3 게이트 패턴(133)들의 측벽에 제 3 게이트 스페이서(136)들을 도 8 과 같이 각각 형성한다. 상기 제 3 게이트 스페이서(136)들은 제 2 게이트 스페이서(86)들과 동일한 물질을 사용해서 형성될 수 있다. 그리고, 상기 제 3 게이트 패턴(133)들 및 제 3 게이트 스페이서(136)들을 마스크로 사용해서 상부 바디 성장막에 상부 불순물 확산 영역(도면에 미 도시)을 형성할 수 있다. 상기 상부 불순물 확산 영역은 도 6 의 하부 불순물 영역(87)과 대응하도록 형성될 수 있다. 따라서, 상기 상부 불순물 확산 영역은 제 3 게이트 패턴(133)들과 중첩하도록 형성될 수 있다. 이를 통해서, 상기 제 2 확산 영역(89)들 및 상부 불순물 확산 영역은 하부 바디 영역(59)들 및 상부 바디 성장막에서 제 2 노드 플러그(128)들과 접촉하도록 형성될 수 있다. 상기 상부 불순물 확산 영역은 하부 불순물 확산 영역(87)들과 동일한 도전성을 갖도록 형성될 수 있다.
또 다시 도 1 및 도 8 을 참조하면, 상기 제 2 노드 플러그(128)들 및 제 3 게이트 패턴(133)들을 덮도록 제 3 게이트 절연막(115) 상에 포토레지스트 패턴들을 형성한다. 상기 포토레지스트 패턴들은 하부 바디 영역(59)들의 상부에 각각 위치하도록 형성될 수 있다. 상기 포토레지스트 패턴들은 소자 분리막(10)의 상부에 위치하는 상부 바디 성장막을 노출시키도록 형성될 수 있다. 상기 포토레지스트 패턴들은 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 패턴 및 보호 절연막(93)을 식각 마스크 및 식각 버퍼막으로 사용해서 상부 바디 성장막을 식각하여 제 3 확산 영역(139)들, 상부 바디 영역(105)들 및 상부 기판 플러그(99)를 동시에 도 8 과 같이 형성한다.
상기 상부 바디 영역(105)들은 보호 절연막(93)을 노출시키도록 보호 절연막(93) 상에 형성될 수 있다. 상기 상부 바디 영역(105)들은 서로 이격해서 하부 바디 영역(59)들과 각각 중첩하도록 형성될 수 있다. 상기 상부 기판 플러그(99)는 보호 절연막(99)에 위치해서 하부 기판 플러그(49)와 접촉하도록 형성될 수 있다. 상기 상부 기판 플러그(99)는 상부 바디 영역(105)들 사이에 위치하도록 형성될 수 있다. 상기 제 3 확산 영역(139)들은 상부 바디 영역(105)들에서 제 2 노드 플러그(128)들을 둘러싸도록 형성될 수 있다. 상기 상부 바디 영역(105)들 및 하부 기판 플러그(99)가 형성된 후, 상기 포토레지스트 패턴을 반도체 기판(5)으로부터 제거한다.
다음으로, 도 7 및 도 8 에 걸쳐서 상기 보호 절연막(93)을 형성하는 것, 상기 상부 콘택홀(96)을 형성하는 것, 상부 바디 성장막을 형성하는 것, 상기 반도체 열 공정을 수행하는 것, 상기 제 3 게이트 절연막(115)을 형성하는 것, 상기 제 2 접속홀(124)들을 형성하는 것, 상기 제 2 노드 플러그(128)들을 형성하는 것을 적어도 한 번 수행할 수 있다. 계속적으로, 상기 제 2 노드 플러그(128)들이 형성된 후, 상기 제 3 게이트 패턴(133)들을 형성하는 것, 상기 제 3 게이트 스페이 서(136)들을 형성하는 것, 상기 제 3 확산 영역(139)들, 상부 바디 영역(105)들 및 상부 기판 플러그(99)를 형성하는 것을 적어도 한 번 수행할 수 있다.
마지막으로, 상기 상부 바디 영역(105)들 및 보호 절연막(93)을 덮는 평탄화 절연막(143)을 도 8 과 같이 형성할 수 있다. 상기 평탄화 절연막(143)은 보호 절연막(93)과 동일한 식각률을 갖는 물질을 포함한다. 상기 평탄화 절연막(143)은 보호 절연막(93)과 다른 식각률을 갖는 물질을 포함할 수 있다. 이를 통해서, 평탄화 절연막(143)은 하부 및 상부 바디 영역들(59, 105), 제 1 및 제 2 노드 플러그들(78, 128), 하부 및 상부 기판 플러그들(49, 99) 및 활성 영역(15)들과 함께 반도체 장치(150)를 구성할 수 있다.
상술한 바와 같이, 본 발명은 기판 플러그를 가지는 반도체 장치들 및 그의 형성방법들을 제공한다. 이를 통해서, 본 발명은 활성 영역의 상부의 적어도 하나의 바디 영역을 단결정 실리콘으로 용이하게 형성해서 반도체 장치의 전기적 특성을 향상시켜줄 수 있다.
Claims (24)
- 반도체 기판에 배치되되, 그것은 활성 영역을 한정하는 소자 분리막;상기 활성 영역의 상부에 적어도 한 번 차례로 적층된 두 개의 바디 영역들;상기 활성 영역 및 상기 바디 영역들 상에 각각 배치된 게이트 패턴들;상기 활성 영역 및 상기 활성 영역에 인접한 선택된 바디 영역 사이에 위치해서 상기 소자 분리막을 덮는 매립 절연막;상기 선택된 바디 영역 및 다른 바디 영역 사이에 위치해서 상기 매립 절연막 상에 덮이는 보호 절연막;상기 반도체 기판과 접촉하도록 상기 소자 분리막 및 상기 매립 절연막에 배치된 하부 기판 플러그;상기 하부 기판 플러그와 접촉하도록 상기 보호 절연막에 배치된 상부 기판 플러그;상기 활성 영역 및 상기 선택된 바디 영역, 그리고 상기 선택된 바디 영역 및 상기 다른 바디 영역을 전기적으로 각각 접속해주는 제 1 및 제 2 노드 플러그들을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 패턴들과 중첩하도록 상기 활성 영역 및 상기 바디 영역들에 각각 배치된 확산 영역들을 더 포함하는 것이 특징인 반도체 장치.
- 제 2 항에 있어서,상기 제 1 및 제 2 노드 플러그들은 상기 확산 영역들을 지나서 서로 접촉하도록 배치되되,상기 제 1 노드 플러그는 상기 선택된 바디 영역 및 상기 매립 절연막을 차례로 지나서 상기 활성 영역과 접촉하고, 그리고 상기 제 2 노드 플러그는 상기 다른 바디 영역 및 상기 보호 절연막을 지나서 상기 선택된 바디 영역과 접촉하는 것이 특징인 반도체 장치.
- 제 2 항에 있어서,상기 제 1 및 제 2 노드 플러그들은 상기 선택된 바디 영역의 확산 영역을 통해서 전기적으로 접속하도록 배치되되,상기 제 1 노드 플러그는 상기 선택된 바디 영역 및 상기 매립 절연막을 차례로 지나서 상기 활성 영역과 접촉하고, 그리고 상기 제 2 노드 플러그는 상기 다른 바디 영역 및 상기 보호 절연막을 지나서 상기 선택된 영역과 접촉하는 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 활성 영역, 바디 영역들, 그리고 상기 하부 및 상부 기판 플러그들은 단결정 실리콘인 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 보호 절연막 및 상기 매립 절연막은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 하나를 가지는 물질인 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 소자 분리막은 실리콘 옥사이드인 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 반도체 장치는 휘발성 및 비휘발성 메모리 소자들 중 선택된 하나인 반도체 장치.
- 반도체 기판에 소자 분리막을 형성하되, 상기 소자 분리막은 활성 영역을 한정하도록 형성되고,상기 활성 영역 상에 제 1 게이트 패턴을 형성하고,상기 제 1 게이트 패턴을 덮도록 상기 활성 영역 및 상기 소자 분리막 상에 매립 절연막을 형성하고,상기 매립 절연막 상에 하부 바디 성장막 및 제 2 게이트 패턴을 차례로 형성하되, 상기 하부 바디 성장막은 상기 매립 절연막 및 상기 소자 분리막의 소정영역을 차례로 지나서 상기 반도체 기판과 접촉하도록 형성되고,상기 하부 바디 성장막 및 상기 매립 절연막을 지나서 상기 활성 영역과 접촉하는 제 1 노드 플러그를 형성하고,상기 하부 바디 성장막을 부분적으로 제거해서 하부 바디 영역 및 하부 기판 플러그를 동시에 형성하고,상기 하부 바디 영역 및 상기 매립 절연막을 덮는 보호 절연막을 형성하고,상기 보호 절연막 상에 상부 바디 성장막 및 제 3 게이트 패턴을 차례로 형성하되, 상기 상부 바디 성장막은 상기 보호 절연막의 소정영역을 지나서 상기 하부 기판 플러그와 접촉하도록 형성되고,상기 상부 바디 성장막 및 상기 보호 절연막을 지나서 상기 제 1 노드 플러그 상에 제 2 노드 플러그를 형성하고,상기 상부 바디 성장막을 부분적으로 제거해서 상부 바디 영역 및 상부 기판 플러그를 동시에 형성하고,계속해서, 상기 보호 절연막을 형성하는 것, 상기 상부 바디 성장막 및 제 3 게이트 패턴을 형성하는 것, 상기 제 2 노드 플러그를 형성하는 것, 그리고 상기 상부 바디 영역 및 상기 상부 기판 플러그를 형성하는 것을 적어도 한번 수행하는 것을 포함하는 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 제 2 및 제 3 게이트 패턴들은 상기 제 1 게이트 패턴과 중첩하도록 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 하부 및 상부 바디 영역들은 상기 활성 영역과 중첩하도록 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 하부 바디 영역 및 상기 하부 기판 플러그를 형성하는 것은,상기 제 1 노드 플러그 및 상기 제 2 게이트 패턴을 덮도록 상기 하부 바디 성장막 상에 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은 상기 소자 분리막의 상부에 위치하는 상기 하부 바디 성장막을 노출시키도록 형성되고,상기 포토레지스트 패턴 및 상기 매립 절연막을 식각 마스크 및 식각 버퍼막으로 사용해서 상기 매립 절연막을 노출시키도록 상기 하부 바디 성장막을 식각하고,상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거하는 것을 포함하되,상기 하부 기판 플러그는 상기 소자 분리막 아래 상기 반도체 기판으로부터 상부를 향하여 연장해서 상기 매립 절연막 및 상기 소자 분리막의 상기 소정영역에 형성되고, 상기 하부 바디 영역은 상기 하부 기판 플러그로부터 이격해서 상기 매립 절연막 상에 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 하부 바디 성장막을 형성하는 것은,상기 매립 절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 매립 절연막을 노출시키는 개구부를 가지도록 형성되고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 매립 절연막 및 상기 소자 분리막을 차례로 식각하여 하부 콘택홀을 형성하되, 상기 하부 콘택홀은 상기 반도체 기판을 노출시키도록 형성되고,상기 포토레지스트 막을 상기 반도체 기판으로부터 제거하고,상기 매립 절연막 및 상기 소자 분리막을 마스크로 사용해서 상기 반도체 기판에 선택적 에피텍셜 공정을 수행하여 상기 하부 콘택홀을 충분히 채우는 하부 기판 플러그 막을 형성하고,상기 하부 기판 플러그 막을 덮도록 상기 매립 절연막 상에 하부 바디 막을 형성하고,상기 하부 바디 막 상에 반도체 열 공정을 수행하는 것을 포함하는 반도체 장치의 형성방법.
- 제 13 항에 있어서,상기 하부 바디 막 및 상기 하부 기판 플러그 막은 비정질 실리콘 및 단결정 실리콘을 각각 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 하부 바디 성장막을 형성하는 것은,상기 매립 절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 매립 절연막을 노출시키는 개구부를 가지도록 형성되고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 매립 절연막 및 상기 소자 분리막을 차례로 식각하여 하부 콘택홀을 형성하되, 상기 하부 콘택홀은 상기 반도체 기판을 노출시키도록 형성되고,상기 포토레지스트 막을 상기 반도체 기판으로부터 제거하고,상기 하부 콘택홀을 충분히 채우도록 상기 매립 절연막 상에 하부 바디 막을 형성하고,상기 하부 바디 막 상에 반도체 열 공정을 수행하는 것을 포함하는 반도체 장치의 형성방법.
- 제 15 항에 있어서,상기 하부 바디 막은 비정질 실리콘을 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 상부 바디 영역 및 상기 상부 기판 플러그를 형성하는 것은,상기 제 2 노드 플러그 및 상기 제 3 게이트 패턴을 덮도록 상기 상부 바디 성장막 상에 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은 상기 소자 분리막의 상부에 위치하는 상기 상부 바디 성장막을 노출시키도록 형성되고,상기 포토레지스트 패턴 및 상기 보호 절연막을 식각 마스크 및 식각 버퍼막으로 사용해서 상기 보호 절연막을 노출시키도록 상기 상부 바디 성장막을 식각하고,상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거하는 것을 포함하되,상기 상부 기판 플러그는 상기 하부 기판 플러그 상에 위치하도록 상기 보호 절연막의 상기 소정영역에 형성되고, 상기 상부 바디 영역은 상기 상부 기판 플러그로부터 이격해서 상기 보호 절연막 상에 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 상부 바디 성장막을 형성하는 것은,상기 보호 절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 보호 절연막을 노출시키는 개구부를 가지도록 형성되고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 보호 절연막을 식각하여 상부 콘택홀을 형성하되, 상기 상부 콘택홀은 상기 하부 기판 플러그를 노출시키도록 형성되고,상기 포토레지스트 막을 상기 반도체 기판으로부터 제거하고,상기 보호 절연막을 마스크로 사용해서 상기 하부 기판 플러그에 선택적 에피텍셜 공정을 수행하여 상기 상부 콘택홀을 충분히 채우는 상부 기판 플러그 막을 형성하고,상기 상부 기판 플러그 막을 덮도록 상기 보호 절연막 상에 상부 바디 막을 형성하고,상기 상부 바디 막 상에 반도체 열 공정을 수행하는 것을 포함하는 반도체 장치의 형성방법.
- 제 18 항에 있어서,상기 상부 바디 막 및 상기 상부 기판 플러그 막은 비정질 실리콘 및 단결정 실리콘을 각각 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 상부 바디 성장막을 형성하는 것은,상기 보호 절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 보호 절연막을 노출시키는 개구부를 가지도록 형성되고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 보호 절연막을 식각하여 상부 콘택홀을 형성하되, 상기 상부 콘택홀은 상기 하부 기판 플러그를 노출시키도록 형성되고,상기 포토레지스트 막을 상기 반도체 기판으로부터 제거하고,상기 상부 콘택홀을 충분히 채우도록 상기 보호 절연막 상에 상부 바디 막을 형성하고,상기 상부 바디 막 상에 반도체 열 공정을 수행하는 것을 포함하는 반도체 장치의 형성방법.
- 제 20 항에 있어서,상기 상부 바디 막은 비정질 실리콘을 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 소자 분리막은 실리콘 옥사이드를 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 보호 절연막 및 상기 매립 절연막은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 선택된 하나를 가지는 물질을 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 반도체 장치는 휘발성 및 비휘발성 메모리 소자들 중 선택된 하나로 형성되는 것이 특징인 반도체 장치의 형성방법.
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